JPH0936718A - 微分回路及びそれを用いたタイミング抽出回路 - Google Patents

Abstract

(57)【要約】 【目的】 単一電源で動作が可能で、遅延回路を接地す
る必要がなく、精度が高く、製造の容易な微分回路及び
タイミング抽出回路を提供する。 【構成】 入力信号ＩＮ１，ＩＮ２が入力されると、そ
れが入力バッファ１２で差動増幅される。入力バッファ
１２から出力された相補的な第１及び第２の信号Ｓ１
２，Ｓ１２Ｂのうち、第１の信号Ｓ１２は固定遅延回路
１３で遅延されて第１の遅延信号Ｓ１２ａが生成され
る。第２の信号Ｓ１２Ｂは、固定遅延回路１３で遅延さ
れて第２の遅延信号Ｓ１２Ｂａが生成される。第１の信
号Ｓ１２と第２の遅延信号Ｓ１２Ｂａとが加算され、第
１の微分波形Ｓ１３が生成される。第２の信号Ｓ１２Ｂ
と第１の遅延信号Ｓ１２ａとが加算されて第２の微分波
形Ｓ１３Ｂが生成される。これらの微分波形Ｓ１３，Ｓ
１３Ｂは出力バッファ１４により、出力信号ＯＵＴ１，
ＯＵＴ２の形で出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光伝送器や光受信器等
に用いられる微分回路と、その微分回路を用いて入力デ
ータからクロック成分を抽出するタイミング抽出回路
（このタイミング抽出回路には、基準クロック信号を逓
倍する逓倍器等が含まれる）に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献：１９９１年電子情報通信学会秋季大会予稿集Ｃ−
４１８、菊池等「１０Ｇb/s GaAs-MESFET タイミング
抽出ＩＣ」Ｐ．５−１３２ 一般に、光伝送システムにおいては、光伝送路の一端に
光送信端局装置を設け、伝送速度の低い回線を複数本多
重化し、より高い伝送速度の光信号を光伝送路に送出す
る。前記多重化は、通常、光送信端局装置に供給される
基準クロック信号を、光伝送路に送出する光信号の伝送
速度のクロック信号に逓倍されたクロック信号を基準と
して行われる。クロック信号を逓倍するためには、前記
基準クロック信号の微分波形を生成し、整流する必要が
ある。また、光受信器において入力データ信号を識別再
生する場合、通常、等化処理されたデータ信号を所定の
クロック信号によってラッチすることにより行われる。
前記入力信号がＲＺ（Return to Zero）符号のように、
クロック成分を持つ信号であれば、フィルタを通すこと
によって容易にクロック成分を抽出することができる。
しかし最近では、前記入力データ信号の符号形式はＮＲ
Ｚ（Non Returnto Zero）符号に標準化される方向にあ
り、クロック成分を抽出するためには、入力データ信号
を微分し、折り返す非線形回路が必要となる。例えば、
従来の光受信器、特にＧb/s 程度の高速に動作する光受
信器においては、前記文献に記載されているような微分
回路を採用している。

【０００３】図２は、前記文献に記載された従来の微分
回路の構成ブロック図である。この微分回路は、入力バ
ッファ１、固定遅延回路２，３、及び出力バッファ４よ
り構成されている。入力バッファ１は、相補的な入力信
号ＩＮと反転入力信号ＩＮＢを入力する回路である。入
力バッファ１の２つの出力信号のうち、一方の出力信号
Ｓ１は、一方の固定遅延回路２で所定時間遅延されて信
号Ｓ２ａとなり、その信号Ｓ２ａがグランドで反転され
て信号Ｓ２ｂとなる。この信号Ｓ２ｂは、再び固定遅延
回路２で遅延されて信号Ｓ２ｃとなり、入力バッファ１
の出力信号Ｓ１と加算されて微分波形Ｓ２となる。微分
波形Ｓ２は、出力バッファ４に入力され、その出力バッ
ファ４から出力信号ＯＵＴが出力される。入力バッファ
１の他方の出力信号は、前記と同様に、固定遅延回路３
を介してグランドに接続されると共に、出力バッファ４
の他方の入力側に接続され、その出力バッファ４の他方
の出力側から反転出力信号ＯＵＴＢが出力されるように
なっている。

【０００４】図３は、図２に示す微分回路の動作を説明
するための信号波形図である。この信号波形図を参照し
つつ、図２の動作を説明する。入力信号ＩＮが入力バッ
ファ１に入力されると、該入力バッファ１から信号Ｓ１
が出力される。固定遅延回路２は、その一端が出力バッ
ファ１の出力側に接続され、他端がグランドで終端さ
れ、遅延時間τ／２の伝送線路で形成されている。その
ため、信号Ｓ１は、固定遅延回路２を伝搬して遅延時間
τ／２だけ遅れた信号Ｓ２ａとなり、その信号Ｓ２ａが
グランド側で論理反転して信号Ｓ２ｂとなる。信号Ｓ２
ｂは、再び固定遅延回路２を伝搬して遅延時間τ／２だ
け遅れた信号Ｓ２ｃとなる。この信号Ｓ２ｃは、信号Ｓ
１に対して遅延時間τだけ遅れており、この信号Ｓ２ｃ
と信号Ｓ１とが加算され、パルス幅τを有する信号Ｓ１
の微分波形Ｓ２が得られる。微分波形Ｓ２は出力バッフ
ァ４に入力され、その出力バッファ４から出力信号ＯＵ
Ｔが出力される。同様に、反転入力信号ＩＮＢを入力バ
ッファ１に入力すれば、出力バッファ４から、微分波形
Ｓ２の反転論理波形の反転出力信号ＯＵＴＢが出力され
る。これらの出力信号ＯＵＴ，ＯＵＴＢは、後段にミキ
サ回路等の整流回路が接続されるときに必要となる。

【０００５】図２の微分回路の後段、つまり出力バッフ
ァ４の出力側に、ミキサ回路等の整流回路を接続すれ
ば、タイミング抽出回路を構成できる。出力バッファ４
の出力信号ＯＵＴ，ＯＵＴＢを整流回路で整流すれば、
図３に示すような波形の整流信号Ｓ５が得られ、クロッ
ク成分が生成される。前記整流信号Ｓ５の波形をフーリ
エ変換することにより、生成されるクロック成分Ａは、
パルス幅τと１bit 周期に相当するパルス幅Ｔ0 とで、
次式（１）の関係で表される。

【数１】 従って、（２）式の条件でパルス幅τを設計すれば、最
大のクロック成分が得られる。

【数２】

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
微分回路及びそれを用いたタイミング抽出回路では、次
の（ａ）〜（ｃ）のような問題があり、それを解決する
ことが困難であった。 （ａ） 従来の回路では、入力バッファ１の出力側に２
つの固定遅延回路２，３の一端が接続され、それらの固
定遅延回路２，３の他端がグランドに終端されている。
そのため、入力バッファ出力のバイアス電位を、グラン
ドと等しくなるように設計する必要がある。つまり、入
力バッファ１を動作させるためには、プラス、マイナス
合わせて２つの電源が必要となる。 （ｂ） 固定遅延回路２，３は、例えばコプレーナ線路
やマイクロストリップ線路等で構成されるが、それらの
線路を直接グランドに終端することができないので、ワ
イヤ等を介してグランドに終端することになる。しか
し、このようなワイヤ等を介して線路をグランドに接続
した場合、そのワイヤ等に高周波信号が流れると、リア
クタンス等が生じる。そのため、固定遅延回路２，３の
他端を高周波的にグランドに接地するのは困難である。 （ｃ） （１）式から分かるように、固定遅延回路２，
３の伝搬遅延時間τ／２が（２）式の条件に合致しない
場合、クロック成分が減少する。そのため、基準クロッ
ク信号の１周期または１bit の周期Ｔ0 、即ち伝送速度
が変わる度に固定遅延回路２，３の伝搬遅延時間τ／２
を設計しなければならない。しかも、その固定遅延回路
２，３の製造精度に、高い精度が要求される。本発明
は、このような従来技術が持っていた課題を解決した微
分回路及びそれを用いたタイミング抽出回路を提供する
ものである。

【０００７】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、微分回路において、第１と第２の入
力信号を差動増幅して相補的な第１と第２の信号を出力
する入力インピーダンス整合用（入力インピーダンスマ
ッチング用）の差動型入力バッファと、第１と第２の微
分波形を生成する固定遅延回路と、前記第１と第２の微
分波形を入力して第１と第２の出力信号を出力する出力
インピーダンスマッチング用の出力バッファとを、備え
ている。ここで、固定遅延回路は、前記第１の信号を所
定時間伝搬遅延させて第１の遅延信号を生成すると共
に、前記第２の信号を前記第１の信号とは逆方向に前記
所定時間伝搬遅延させて第２の遅延信号を生成し、前記
第１の信号と前記第２の遅延信号とを加算して第１の微
分波形を生成すると共に、前記第２の信号と前記第１の
遅延信号とを加算して第２の微分波形を生成する回路で
ある。

【０００８】第２の発明は、微分回路において、第１と
第２の入力信号を差動増幅して相補的な第１と第２の信
号を出力する入力インピーダンスマッチング用の差動型
入力バッファと、第１と第２の微分波形を生成する伝搬
遅延時間の調整可能な可変遅延回路と、前記第１と第２
の微分波形を入力して第１と第２の出力信号を出力する
出力インピーダンスマッチング用の出力バッファとを、
備えている。ここで、可変遅延回路は、前記第１の信号
を所定の伝搬遅延時間だけ遅延させて第１の遅延信号を
生成すると共に、前記第２の信号を前記第１の信号と逆
方向に前記所定の伝搬遅延時間だけ遅延させて第２の遅
延信号を生成し、前記第１の信号と前記第２の遅延信号
とを加算して第１の微分波形を生成すると共に、前記第
２の信号と前記第１の遅延信号とを加算して第２の微分
波形を生成する回路である。

【０００９】第３の発明は、第２の発明の微分回路にお
いて、前記可変遅延回路は、前記第１及び第２の出力信
号を整流した整流信号においてデューティが５０％にな
るように前記伝搬遅延時間を調整可能な構成にしてい
る。第４の発明は、タイミング抽出回路において、第
１、第２又は第３の発明の微分回路と、前記第１及び第
２の出力信号を整流して整流信号を出力する整流回路と
を、備えている。第５の発明は、タイミング抽出回路に
おいて、第２の発明の微分回路と、前記微分回路の第１
及び第２の出力信号を整流して整流信号を出力する整流
回路と、前記整流信号を積分し、前記第１及び第２の出
力信号のパルス幅に対応した電圧値を検出して出力する
低域通過フィルタ（以下、「ＬＰＦ」と呼ぶ）と、比較
回路とを備えている。比較回路は、前記ＬＰＦの出力電
圧値と可変基準電圧源の電圧値とを比較し、前記整流信
号においてデューティが５０％になるよう前記可変遅延
回路の伝搬遅延時間を制御する回路である。

【００１０】

【作用】第１及び第４の発明によれば、以上のように微
分回路あるいはタイミング抽出回路を構成したので、第
１及び第２の入力信号が入力されると、それらの入力信
号が入力バッファによって差動増幅され、相補的な第１
及び第２の信号が出力される。第１の信号は、固定遅延
回路の一端から他端に向かって伝搬し、所定の遅延時間
だけ遅れた第１の遅延信号が生成される。第２の信号
は、固定遅延回路の他端から一端方向へ伝搬し、所定の
遅延時間だけ遅れた第２の遅延信号が生成される。第１
の信号と第２の遅延信号とが加算され、第１の微分波形
が生成される。第２の信号と第１の遅延信号が加算さ
れ、第２の微分波形が生成される。これらの第１及び第
２の微分波形は、出力バッファに入力され、その出力バ
ッファから第１及び第２の出力信号が出力される。出力
バッファの出力側に整流回路が設けられているときに
は、その整流回路によって出力バッファの出力信号が整
流される。第２及び第３の発明の微分回路、あるいは第
４の発明のタイミング抽出回路によれば、可変遅延回路
によって伝搬遅延時間の調整が行える。第５の発明のタ
イミング抽出回路によれば、微分回路の出力信号は整流
回路で整流され、その整流信号がＬＰＦで積分され、前
記第１及び第２の出力信号のパルス幅に対応した電圧値
が検出されて比較回路へ送られる。比較回路では、ＬＰ
Ｆの出力電圧値と可変基準電圧源の電圧値とを比較し、
整流回路から出力される整流信号においてデューティ比
が５０％になるよう可変遅延回路の伝搬遅延時間を制御
する。

【００１１】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示す微分回路の構成ブ
ロック図である。この微分回路は、第１の入力信号ＩＮ
１を入力する入力端子１１−１と、第２の入力信号ＩＮ
２を入力する入力端子１１−２とを有し、それらの入力
端子１１−１，１１−２が入力インピーダンスマッチン
グ用の差動型入力バッファ１２の入力側に接続されてい
る。入力バッファ１２は、第１の入力信号ＩＮ１と第２
の入力信号ＩＮ２を差動増幅して、相補的な第１の信号
Ｓ１２とその反転信号である第２の信号Ｓ１２Ｂとを、
非反転出力側と反転出力側からそれぞれ出力する回路で
ある。入力バッファ１２の非反転出力側と反転出力側と
の間には、固定遅延回路１３が接続され、さらにその固
定遅延回路１３の一端と他端が、出力インピーダンスマ
ッチング用の出力バッファ１４の非反転入力側と反転入
力側にそれぞれ接続されている。

【００１２】固定遅延回路１３は、例えば遅延時間τの
伝送線路で形成され、入力バッファ１２から出力された
第１及び第２の信号Ｓ１２，Ｓ１２Ｂのうち、第１の信
号Ｓ１２を伝搬させて遅延時間τだけ遅れた第１の遅延
信号Ｓ１２ａを生成すると共に、第２の信号Ｓ１２Ｂを
第１の信号Ｓ１２とは逆方向に伝搬させて遅延時間τだ
け遅れた第２の遅延信号Ｓ１２Ｂａを生成し、さらに、
第１の信号Ｓ１２と第２の遅延信号Ｓ１２Ｂａとを加算
して第１の微分波形Ｓ１３を生成すると共に、第２の信
号Ｓ１２Ｂと第１の遅延信号Ｓ１２ａとを加算して反転
された第２の微分波形Ｓ１３Ｂを生成する回路である。
出力バッファ１４は、非反転入力側及び反転入力側から
第１及び第２の微分波形Ｓ１３，１３Ｂを入力し、第１
の出力信号ＯＵＴ１及び第２の出力信号ＯＵＴ２を出力
端子１５−１，１５−２へ出力する回路である。出力端
子１５−１，１５−２に整流回路を接続することによ
り、タイミング抽出回路を構成できる。この整流回路
は、相補的な第１及び第２の出力信号ＯＵＴ１，ＯＵＴ
２を整流して、相補的な第１の整流信号Ｓ１６と反転さ
れた第２の整流信号Ｓ１６Ｂとを出力する回路である。

【００１３】図４は、図１の微分回路及びそれを用いた
タイミング抽出回路の動作を説明するための信号波形図
である。以下、この図４を参照しつつ、図１の動作を説
明する。入力信号ＩＮ１，ＩＮ２が入力端子１１−１，
１１−２に入力されると、その入力信号ＩＮ１，ＩＮ２
が入力バッファ１２で差動増幅され、該入力バッファ１
２から相補的な第１及び第２の信号Ｓ１２，Ｓ１２Ｂが
出力される。第１の信号Ｓ１２は、固定遅延回路１３の
一端から他端方向へ伝搬していき、遅延時間τだけ遅れ
た第１の遅延信号Ｓ１２ａがその固定遅延回路１３の他
端から出力される。第２の信号Ｓ１２Ｂは、固定遅延回
路１３の他端から一端方向へ伝搬していき、遅延時間τ
だけ遅れた第２の遅延信号Ｓ１２Ｂａがその固定遅延回
路１３の一端から出力される。そして、第１の信号Ｓ１
２と第２の遅延信号Ｓ１２Ｂａとが加算され、第１の微
分波形Ｓ１３が生成されて出力バッファ１４の非反転入
力側へ送られる。さらに、第２の信号Ｓ１２Ｂと第１の
遅延信号Ｓ１２ａとが加算され、第２の微分波形Ｓ１３
Ｂが生成されて出力バッファ１４の反転入力側へ送られ
る。出力バッファ１４では、相補的な第１及び第２の微
分波形Ｓ１３，Ｓ１３Ｂを入力し、相補的な第１及び第
２の出力信号ＯＵＴ１，ＯＵＴ２を出力端子１５−１，
１５−２へ出力する。この出力信号ＯＵＴ１，ＯＵＴ２
を図示しない整流回路によって整流することにより、図
４に示すような第１及び第２の整流信号Ｓ１６，Ｓ１６
Ｂが得られ、クロック成分が生成される。

【００１４】以上のように、この第１の実施例では、次
の（ａ）〜（ｃ）のような効果がある。 （ａ） 従来の微分回路では、２つの固定遅延回路２，
３の一端がグランドに接続されている。これに対し、こ
の第１の実施例では、従来の２つの固定遅延回路２，３
のグランド接続側を１つにまとめた形の１つの固定遅延
回路１３を設け、差動型回路特有の左右対象性からその
固定遅延回路１３の中間で仮想接地された回路構成とな
っているので、入力バッファ１２の出力側、及び出力バ
ッファ１４の入力側のバイアス電位をグランドと等しく
なるように設計する必要がなくなる。そのため、単一電
源の回路を構成することが可能となり、回路構成が簡単
になる。また、従来の固定遅延回路２，３では、それを
例えばコプレーナ線路やマイクロストリップ線路で形成
した場合、それらの一端を高周波的にグランドに接地す
ることが困難であった。しかし、この第１の実施例の固
定遅延回路１３では、従来のように接地する必要がなく
なるので、精度の良い微分回路を簡単に製造できる。 （ｂ） 固定遅延回路１３の中間点が電気的に決定され
るので、従来のように例えば伝送線路で形成された２個
の固定遅延回路２，３の物理長を同じになるように合わ
せ込む必要がなくなる。そのため、ばらつきが少なく、
精度の良い微分回路を簡単に製造できる。 （ｃ） 固定遅延回路１３の出力のバイアス点を等しく
できるので、出力端子１５−１，１５−２に接続される
ミキサ回路等の整流回路の、入力オフセットによる抑圧
比劣化等の悪影響を低減することができる。

【００１５】第２の実施例 図５は、本発明の第２の実施例を示す微分回路の構成ブ
ロック図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。この微分回路
では、第１の実施例の微分回路中の固定遅延回路１３を
可変遅延回路２３に置き換えた構成となっており、その
他は第１の実施例と同一の回路構成である。可変遅延回
路２３は、可変リアクタンスや可変キャパシタ等を用い
て伝搬遅延時間τの調整可能な構成になっている。ま
た、この可変遅延回路２３は、出力信号ＯＵＴ１，ＯＵ
Ｔ２を整流回路で整流した整流信号Ｓ１６，Ｓ１６Ｂに
おいてデューティが５０％になるように伝搬遅延時間τ
を調整できる回路構成になっている。

【００１６】次に、動作を説明する。この微分回路は、
図１の微分回路と同様に、入力バッファ１２から出力さ
れた第１の信号Ｓ１２を、可変遅延回路２３中を伝搬さ
せ、遅延時間τだけ遅れた第１の遅延信号Ｓ１２ａを生
成し、さらに、第２の信号Ｓ１２Ｂを、第１の信号Ｓ１
２とは逆方向に可変遅延回路２３中を伝搬させ、遅延時
間τだけ遅れた第２の遅延信号Ｓ１２Ｂａを生成する。
すると、第１の信号Ｓ１２と第２の遅延信号Ｓ１２Ｂａ
とが加算されて第１の微分波形Ｓ１３が生成されると共
に、第２の信号Ｓ１２Ｂと第１の遅延信号Ｓ１２ａとが
加算されて第２の微分波形Ｓ１３Ｂが生成される。この
第１及び第２の微分波形Ｓ１３，Ｓ１３Ｂは、出力バッ
ファ１４に入力され、その出力バッファ１４から出力信
号ＯＵＴ１，ＯＵＴ２が出力される。この際、可変遅延
回路２３の遅延時間τを前記（２）式の条件を満足する
ように調整し、出力信号ＯＵＴ１，ＯＵＴ２を図示しな
い整流回路によって整流することにより、最大のクロッ
ク成分を抽出できる。

【００１７】以上のように、この第２の実施例では、第
１の実施例の効果（ａ）〜（ｃ）とほぼ同様の効果を有
する上に、次の（ｄ），（ｅ）のような効果もある。 （ｄ） 出力端子１５−１，１５−２に整流回路を接続
し、入力信号ＩＮ１，ＩＮ２として入力データ信号を入
力すれば、伝送速度が異なった場合や、あるいは遅延回
路の伝搬遅延時間τの精度が不十分な場合でも、可変遅
延回路２３の遅延時間τの調整により、入力データ信号
から最大のクロック成分を抽出することが可能となる。 （ｅ） 前記（ｄ）において、入力データ信号をクロッ
ク信号に置き換えて考えれば、前記と同様にして、入力
クロック信号の２倍の周波数に相当するクロック信号を
抽出でき、逓倍器としても使用可能である。

【００１８】第３の実施例 図６は、本発明の第３の実施例を示すタイミング抽出回
路の構成図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。このタイミ
ング抽出回路では、図５の微分回路を有し、その出力側
に整流回路２４が接続され、さらにその整流回路２４の
出力側に出力端子２５が接続されている。さらに、出力
端子２５に、ＬＰＦ２６と、さらにその出力側に比較回
路３０が接続され、その比較回路３０の出力側が、可変
遅延回路２３の遅延制御端子に接続されている。整流回
路２４は、出力バッファ１４の相補的な第１及び第２の
出力信号ＯＵＴ１，ＯＵＴ２を整流して整流信号Ｓ２４
を出力端子２５へ出力する回路であり、例えば、入力バ
ッファ、信号分配回路、乗算器、及び出力バッファ等で
構成されている。ＬＰＦ２６は、整流信号Ｓ２４を積分
し、第１及び第２の出力信号ＯＵＴ１，ＯＵＴ２のパル
ス幅に対応した電圧値を検出して出力するフィルタであ
る。比較回路３０は、ＬＰＦ２６の出力電圧値と可変基
準電圧源３４の電圧値とを比較し、整流信号Ｓ２４にお
いてデューティが５０％になるよう可変遅延回路２３の
伝搬遅延時間τを制御する回路である。この比較回路３
０は、抵抗３１，３２、可変基準電圧源３４、及び演算
増幅器（以下、「オペアンプ」と呼ぶ）３３より構成さ
れている。オペアンプ３３の反転入力側は、抵抗３１を
介してＬＰＦ２６の出力側に接続されると共に、抵抗３
２を介して該オペアンプ３３の出力側に接続されてい
る。オペアンプ３３の非反転入力側は、可変基準電圧源
３４を介してグランドに接続されている。このオペアン
プ３３の出力側が、可変遅延回路２３の遅延制御端子に
接続されている。

【００１９】次に、動作を説明する。図５の微分回路と
同様に、入力信号ＩＮ１，ＩＮ２が入力端子１１−１，
１１−２に入力されると、その入力信号ＩＮ１，ＩＮ２
が入力バッファ１２で差動増幅され、相補的な第１及び
第２の信号Ｓ１２，Ｓ１２Ｂが出力される。この第１及
び第２の信号Ｓ１２，Ｓ１２Ｂが可変遅延回路２３で遅
延時間τだけ遅延され、第１及び第２の微分波形Ｓ１
３，Ｓ１３Ｂが生成される。この第１及び第２の微分波
形Ｓ１３，Ｓ１３Ｂが出力バッファ１４に入力され、そ
の出力バッファ１４から第１及び第２の出力信号ＯＵＴ
１，ＯＵＴ２が出力される。第１及び第２の出力信号Ｏ
ＵＴ１，ＯＵＴ２は、整流回路２４で整流され、該整流
回路２４から整流信号Ｓ２４が出力される。整流信号Ｓ
２４は、ＬＰＦ２６によって積分され、その整流信号Ｓ
２４のデューティに比例した直流信号Ｓ２６が生成さ
れ、比較回路３０へ送られる。比較回路３０は、直流信
号Ｓ２６が可変基準電圧源３４の電圧値に等しくなるよ
う可変遅延回路２３の遅延量を制御する。そのため、可
変基準電圧源３４の電圧値を調整することにより、出力
端子２５から、最大のクロック成分を抽出することが可
能となる。しかも、温度特性等によって整流信号Ｓ２４
のデューティが変動した場合についても、常に最適状態
に制御される。

【００２０】以上のように、この第３の実施例では、第
１の実施例の効果（ａ）〜（ｃ）及び第２の実施例の効
果（ｄ）とほぼ同様の効果を有する上に、次の（ｆ），
（ｇ）のような効果もある。 （ｆ） 温度特性等によって整流信号Ｓ２４のデューテ
ィが変動した場合についても、入力信号ＩＮ１，ＩＮ２
として例えば入力データ信号を入力端子１１−１，１１
−２に入力すれば、その入力データ信号から最大のクロ
ック成分を抽出可能な最適状態に制御できる。 （ｇ） 第２の実施例と同様に、前記（ｆ）において入
力データ信号をクロック信号に置き換えれば、その入力
クロック信号の２倍の周波数に相当するクロック信号が
抽出され、逓倍器としても使用可能である。なお、本発
明は上記実施例に限定されず、例えば、図６の比較回路
３０を他の回路構成に変更したり、あるいは、上述した
２逓倍の逓倍器を２段、４段等といった偶数個縦続接続
することにより、４、８等の逓倍数を持つ逓倍器を構成
することも可能である。

【００２１】

【発明の効果】以上詳細に説明したように、第１及び第
４の発明によれば、次の（ａ）〜（ｃ）のような効果が
ある。 （ａ） 差動型回路特有の左右対象性から、固定遅延回
路の中間で仮想接地されているので、入力バッファの出
力側及び出力バッファの入力側のバイアス電位をグラン
ドと等しくするように設計する必要がなくなる。そのた
め、単一電源の回路を構成することが可能となり、回路
構成を簡単化できる。また、固定遅延回路を従来のよう
にグランドに接地する必要がなくなるので、ばらつきの
ない、精度の良い回路を簡単に製造できる。 （ｂ） 固定遅延回路の中間点が電気的に決定されるの
で、従来のように例えば伝送線路で構成される２個の固
定遅延回路の物理長を同じになるように合わせ込む必要
がなくなる。そのため、ばらつきのない、精度の良い回
路を、より簡単に製造できる。 （ｃ） 遅延回路出力のバイアス点を等しくできるの
で、後段に設けられるミキサ回路等の整流回路の、入力
オフセットによる抑圧比劣化等の悪影響を低減すること
ができる。

【００２２】第２、第３及び第４の発明によれば、第１
の発明とほぼ同様の効果を有する上に、次の（ｄ），
（ｅ）のような効果もある。 （ｄ） 伝送速度が異なった場合や、あるいは遅延回路
の伝搬遅延時間の精度が不十分な場合でも、可変遅延回
路の遅延時間の調整により、入力信号として入力データ
信号を入力バッファに入力した場合、その入力データ信
号から最大のクロック成分を抽出可能となる。 （ｅ） 前記（ｄ）において、入力データ信号をクロッ
ク信号に置き換えれば、入力クロック信号の偶数倍の周
波数に相当するクロック信号が抽出され、逓倍器として
も使用可能である。第５の発明によれば、第１の発明の
効果（ａ）〜（ｃ）及び第２の発明の効果（ｄ）とほぼ
同様の効果を有する上に、次の（ｆ），（ｇ）のような
効果もある。 （ｆ） 温度特性等によって整流信号のデューティが変
動した場合についても、入力データ信号から最大のクロ
ック成分を抽出可能な最適状態に制御できる。 （ｇ） 第２の発明と同様に、第１及び第２の入力信号
として入力クロック信号を入力バッファに入力すれば、
その入力クロック信号の偶数倍の周波数に相当するクロ
ック信号の抽出が行える逓倍器としても使用可能であ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す微分回路の構成ブ
ロック図である。

【図２】従来の微分回路の構成ブロック図である。

【図３】図２の信号波形図である。

【図４】図１の信号波形図である。

【図５】本発明の第２の実施例を示す微分回路の構成ブ
ロック図である。

【図６】本発明の第３の実施例を示すタイミング抽出回
路の構成図である。

【符号の説明】

１２ 入力バッファ １３ 固定遅延回路 １４ 出力バッファ ２３ 可変遅延回路 ２４ 整流回路 ２６ ＬＰＦ ３０ 比較回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１と第２の入力信号を差動増幅して相
   補的な第１と第２の信号を出力する入力インピーダンス
   整合用の差動型入力バッファと、 前記第１の信号を所定時間伝搬遅延させて第１の遅延信
   号を生成すると共に、前記第２の信号を前記第１の信号
   とは逆方向に前記所定時間伝搬遅延させて第２の遅延信
   号を生成し、前記第１の信号と前記第２の遅延信号とを
   加算して第１の微分波形を生成すると共に、前記第２の
   信号と前記第１の遅延信号とを加算して第２の微分波形
   を生成する固定遅延回路と、 前記第１と第２の微分波形を入力して第１と第２の出力
   信号を出力する出力インピーダンス整合用の出力バッフ
   ァとを、 備えたことを特徴とする微分回路。
2. 【請求項２】 第１と第２の入力信号を差動増幅して相
   補的な第１と第２の信号を出力する入力インピーダンス
   整合用の差動型入力バッファと、 前記第１の信号を所定の伝搬遅延時間だけ遅延させて第
   １の遅延信号を生成すると共に、前記第２の信号を前記
   第１の信号とは逆方向に前記所定の伝搬遅延時間だけ遅
   延させて第２の遅延信号を生成し、前記第１の信号と前
   記第２の遅延信号とを加算して第１の微分波形を生成す
   ると共に、前記第２の信号と前記第１の遅延信号とを加
   算して第２の微分波形を生成する伝搬遅延時間の調整可
   能な可変遅延回路と、 前記第１と第２の微分波形を入力して第１と第２の出力
   信号を出力する出力インピーダンス整合用の出力バッフ
   ァとを、 備えたことを特徴とする微分回路。
3. 【請求項３】 請求項２記載の微分回路において、 前記可変遅延回路は、前記第１及び第２の出力信号を整
   流した整流信号においてデューティが５０％になるよう
   に前記伝搬遅延時間を調整可能な構成にしたことを特徴
   とする微分回路。
4. 【請求項４】 請求項１、２又は３の微分回路と、 前記第１及び第２の出力信号を整流して整流信号を出力
   する整流回路とを、 備えたことを特徴とするタイミング抽出回路。
5. 【請求項５】 請求項２の微分回路と、 前記微分回路の第１及び第２の出力信号を整流して整流
   信号を出力する整流回路と、 前記整流信号を積分し、前記第１及び第２の出力信号の
   パルス幅に対応した電圧値を検出して出力する低域通過
   フィルタと、 前記低域通過フィルタの出力電圧値と可変基準電圧源の
   電圧値とを比較し、前記整流信号においてデューティが
   ５０％になるよう前記可変遅延回路の伝搬遅延時間を制
   御する比較回路とを、 備えたことを特徴とするタイミング抽出回路。