JPH0936729A - 半導体装置 - Google Patents
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- JPH0936729A JPH0936729A JP7201670A JP20167095A JPH0936729A JP H0936729 A JPH0936729 A JP H0936729A JP 7201670 A JP7201670 A JP 7201670A JP 20167095 A JP20167095 A JP 20167095A JP H0936729 A JPH0936729 A JP H0936729A
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Abstract
(57)【要約】
【課題】 製造工程数が少なく、配線構造が簡略化され
て高集積化が図れるとともに、適正な出力レベルが得ら
れる半導体装置とする。 【解決手段】 論理回路１１は、ｎＭＯＳパス・トラン
ジスタ・ロジック・ネットワーク１２とその出力レベル
を補正するｎＭＯＳインバータ回路１３とで構成されて
いて、その両者には同一導電型のｎＭＯＳトランジスタ
が使用されている。レベル補正回路のｎＭＯＳインバー
タ回路１３には、少なくとも２つのｎＭＯＳトランジス
タからなるインバータ回路と、そのインバータ回路のゲ
ートにブートストラップ法によるＭＯＳトランジスタと
コンデンサとを使ったゲート電位補償回路が設けられて
いる。このため、上記論理回路１１を製造する場合は、
イオンドーピング回数とマスク枚数とが少なくなって、
製造コストが低減化され、配線構造が簡略化されて高集
積化し、適正な出力レベルを得ることができる。
て高集積化が図れるとともに、適正な出力レベルが得ら
れる半導体装置とする。 【解決手段】 論理回路１１は、ｎＭＯＳパス・トラン
ジスタ・ロジック・ネットワーク１２とその出力レベル
を補正するｎＭＯＳインバータ回路１３とで構成されて
いて、その両者には同一導電型のｎＭＯＳトランジスタ
が使用されている。レベル補正回路のｎＭＯＳインバー
タ回路１３には、少なくとも２つのｎＭＯＳトランジス
タからなるインバータ回路と、そのインバータ回路のゲ
ートにブートストラップ法によるＭＯＳトランジスタと
コンデンサとを使ったゲート電位補償回路が設けられて
いる。このため、上記論理回路１１を製造する場合は、
イオンドーピング回数とマスク枚数とが少なくなって、
製造コストが低減化され、配線構造が簡略化されて高集
積化し、適正な出力レベルを得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には、論理回路とその論理回路の出力レベルを
補正するレベル補正回路からなる半導体装置に関する。
し、詳細には、論理回路とその論理回路の出力レベルを
補正するレベル補正回路からなる半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置で構成された論理回路
には、ＣＭＯＳスタティック論理回路などがある。この
ＣＭＯＳスタティック論理回路は、動作余裕が大きく、
設計が簡単で、そのままスケーリングができ、直流電流
が流れないことから広く集積回路に使われている。しか
し、このＣＭＯＳスタティック論理回路は、トランジス
タ数が多く、集積度に難点があるため、少ないトランジ
スタ数で論理回路を構成することが要請されている。
には、ＣＭＯＳスタティック論理回路などがある。この
ＣＭＯＳスタティック論理回路は、動作余裕が大きく、
設計が簡単で、そのままスケーリングができ、直流電流
が流れないことから広く集積回路に使われている。しか
し、このＣＭＯＳスタティック論理回路は、トランジス
タ数が多く、集積度に難点があるため、少ないトランジ
スタ数で論理回路を構成することが要請されている。
【０００３】そこで、現在は、低消費電力性と、高い処
理性能、および高集積化を同時に達成する論理回路とし
て、パス・トランジスタ・ロジック（Pass-transistor
Logic）回路が注目されている。このパス・トランジス
タ・ロジック回路は、「Ｈ」レベルの信号でも、「Ｌ」
レベルの信号でも駆動できることに特徴がある。
理性能、および高集積化を同時に達成する論理回路とし
て、パス・トランジスタ・ロジック（Pass-transistor
Logic）回路が注目されている。このパス・トランジス
タ・ロジック回路は、「Ｈ」レベルの信号でも、「Ｌ」
レベルの信号でも駆動できることに特徴がある。
【０００４】例えば、図６は、従来のコンプリメンタリ
ー・パス・トランジスタ・ロジック（ＣＰＬ：Compleme
ntary Pass-transistor Logic）１回路の構成を示す図
である。図６に示すように、ＣＰＬ１は、例えば、ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク２
と、ＣＭＯＳインバータ回路３とで構成されている。
ー・パス・トランジスタ・ロジック（ＣＰＬ：Compleme
ntary Pass-transistor Logic）１回路の構成を示す図
である。図６に示すように、ＣＰＬ１は、例えば、ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク２
と、ＣＭＯＳインバータ回路３とで構成されている。
【０００５】そして、上記ｎＭＯＳパス・トランジスタ
・ロジック・ネットワーク２は、「Ｈ」レベルの信号を
通すと、ここから出力される「Ｈ」レベルが電源電圧Ｖ
ddよりもｎＭＯＳのしきい値電圧分だけ低下する。この
ため、パス・トランジスタ・ロジック・ネットワーク２
の出力段には、ＣＭＯＳインバータ回路３を付加して、
低下した論理レベルを元に戻すとともに、負荷の駆動力
を増強している。
・ロジック・ネットワーク２は、「Ｈ」レベルの信号を
通すと、ここから出力される「Ｈ」レベルが電源電圧Ｖ
ddよりもｎＭＯＳのしきい値電圧分だけ低下する。この
ため、パス・トランジスタ・ロジック・ネットワーク２
の出力段には、ＣＭＯＳインバータ回路３を付加して、
低下した論理レベルを元に戻すとともに、負荷の駆動力
を増強している。
【０００６】ところが、上記ＣＭＯＳインバータ回路３
は、図７に示すように、ｐＭＯＳトランジスタ４とｎＭ
ＯＳトランジスタ５とで構成されており、ＣＭＯＳイン
バータ回路３の動作時にｎＭＯＳトランジスタ５が完全
にオフできなくなって、スタティック電流が流れたり、
また、電源電圧が低下すると、ＣＭＯＳインバータの動
作余裕がなくなる。
は、図７に示すように、ｐＭＯＳトランジスタ４とｎＭ
ＯＳトランジスタ５とで構成されており、ＣＭＯＳイン
バータ回路３の動作時にｎＭＯＳトランジスタ５が完全
にオフできなくなって、スタティック電流が流れたり、
また、電源電圧が低下すると、ＣＭＯＳインバータの動
作余裕がなくなる。
【０００７】そこで、従来のＣＰＬ１は、図６に示すよ
うに、ｐＭＯＳ交差ラッチ回路６をさらに付加して、出
力される「Ｈ」レベルを電源電圧Ｖddに補正することが
行われている。
うに、ｐＭＯＳ交差ラッチ回路６をさらに付加して、出
力される「Ｈ」レベルを電源電圧Ｖddに補正することが
行われている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図６に示すように、
論理回路のパス・トランジスタ・ロジック・ネットワー
ク２が同一導電型のｎＭＯＳ（あるいは、ｐＭＯＳで構
成することもできる）トランジスタのみで構成されてい
るにも関わらず、その出力段には出力レベル低下を防止
するためのＣＭＯＳインバータ回路３が設けられるとと
もに、そのＣＭＯＳインバータ回路３の出力レベルを補
正するためのｐＭＯＳ交差ラッチ回路６をさらに設ける
必要があった。これは、パス・トランジスタ・ロジック
を作成する基板上にｎＭＯＳとｐＭＯＳの両方の導電型
からなるトランジスタを作り込むことになるため、配線
や素子構造が複雑となり、回路面積が大きくなるととも
に、イオンドーピング回数やマスク枚数が増加して、製
造コストが高くなるという問題があった。
うな従来の半導体装置にあっては、図６に示すように、
論理回路のパス・トランジスタ・ロジック・ネットワー
ク２が同一導電型のｎＭＯＳ（あるいは、ｐＭＯＳで構
成することもできる）トランジスタのみで構成されてい
るにも関わらず、その出力段には出力レベル低下を防止
するためのＣＭＯＳインバータ回路３が設けられるとと
もに、そのＣＭＯＳインバータ回路３の出力レベルを補
正するためのｐＭＯＳ交差ラッチ回路６をさらに設ける
必要があった。これは、パス・トランジスタ・ロジック
を作成する基板上にｎＭＯＳとｐＭＯＳの両方の導電型
からなるトランジスタを作り込むことになるため、配線
や素子構造が複雑となり、回路面積が大きくなるととも
に、イオンドーピング回数やマスク枚数が増加して、製
造コストが高くなるという問題があった。
【０００９】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、論理回路や論理回路の出力レベルを
補正するレベル補正回路を、ｐＭＯＳあるいはｎＭＯＳ
のような同一導電型のＭＯＳトランジスタで構成するこ
とで、製造工程数が少なく、配線構造を簡略化して高集
積化するとともに、適正な出力レベルが得られる半導体
装置を提供することを目的としている。
れたものであって、論理回路や論理回路の出力レベルを
補正するレベル補正回路を、ｐＭＯＳあるいはｎＭＯＳ
のような同一導電型のＭＯＳトランジスタで構成するこ
とで、製造工程数が少なく、配線構造を簡略化して高集
積化するとともに、適正な出力レベルが得られる半導体
装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】請求項１記載の半導体装
置は、ＭＯＳトランジスタで構成される論理回路と、該
論理回路の出力レベルを補正するレベル補正回路と、を
備え、前記論理回路と前記レベル補正回路とを構成する
ＭＯＳトランジスタが同一導電型であることを特徴とす
る。従って、論理回路とレベル補正回路で使用するＭＯ
Ｓトランジスタを同一導電型に統一したため、イオンド
ーピング回数とマスク枚数とが少なくできて、製造コス
トが低減化し、配線構造が簡略化されて高集積化すると
ともに、適正な出力レベルを得ることができる。
置は、ＭＯＳトランジスタで構成される論理回路と、該
論理回路の出力レベルを補正するレベル補正回路と、を
備え、前記論理回路と前記レベル補正回路とを構成する
ＭＯＳトランジスタが同一導電型であることを特徴とす
る。従って、論理回路とレベル補正回路で使用するＭＯ
Ｓトランジスタを同一導電型に統一したため、イオンド
ーピング回数とマスク枚数とが少なくできて、製造コス
トが低減化し、配線構造が簡略化されて高集積化すると
ともに、適正な出力レベルを得ることができる。
【００１１】また、請求項２記載の半導体装置は、前記
論理回路が、ローレベルあるいはハイレベルの何れの入
力レベルでも駆動できるパス・トランジスタ・ロジック
回路で構成されていてもよい。従って、論理回路にパス
・トランジスタ・ロジックを用いた場合は、一層の低消
費電力性と、動作速度の高速化と、高集積化を図ること
が可能となり、同一導電型のＭＯＳトランジスタを使っ
た相乗効果が得られる。
論理回路が、ローレベルあるいはハイレベルの何れの入
力レベルでも駆動できるパス・トランジスタ・ロジック
回路で構成されていてもよい。従って、論理回路にパス
・トランジスタ・ロジックを用いた場合は、一層の低消
費電力性と、動作速度の高速化と、高集積化を図ること
が可能となり、同一導電型のＭＯＳトランジスタを使っ
た相乗効果が得られる。
【００１２】また、請求項３記載の半導体装置は、前記
レベル補正回路が、同一導電型のＭＯＳトランジスタか
らなるインバータ回路と、該インバータ回路を構成する
ＭＯＳトランジスタのゲート部に同一導電型のＭＯＳト
ランジスタとコンデンサとからなり、前記インバータ回
路のＭＯＳトランジスタのゲート電位の変動を補償する
ゲート電位補償回路とを備えるようにしてもよい。従っ
て、レベル補正回路は、インバータ回路によりパス・ト
ランジスタ・ロジックからの入力レベルを補正し、さら
に、そのインバータ回路のＭＯＳトランジスタのゲート
電位の変動を、ブートストラップ法のＭＯＳトランジス
タとコンデンサとを使ったゲート電位補償回路により補
償することにより、出力レベルを適正なレベルに補正す
ることができる。
レベル補正回路が、同一導電型のＭＯＳトランジスタか
らなるインバータ回路と、該インバータ回路を構成する
ＭＯＳトランジスタのゲート部に同一導電型のＭＯＳト
ランジスタとコンデンサとからなり、前記インバータ回
路のＭＯＳトランジスタのゲート電位の変動を補償する
ゲート電位補償回路とを備えるようにしてもよい。従っ
て、レベル補正回路は、インバータ回路によりパス・ト
ランジスタ・ロジックからの入力レベルを補正し、さら
に、そのインバータ回路のＭＯＳトランジスタのゲート
電位の変動を、ブートストラップ法のＭＯＳトランジス
タとコンデンサとを使ったゲート電位補償回路により補
償することにより、出力レベルを適正なレベルに補正す
ることができる。
【００１３】また、請求項４記載の半導体装置は、前記
インバータ回路が、同一導電型のＭＯＳトランジスタの
ソースもしくはドレインが電源からグラウンドに向かっ
て少なくとも２個直列に接続された第１および第２のＭ
ＯＳトランジスタと、前記第１および第２のＭＯＳトラ
ンジスタの接続部に接続された第１の出力端部と、同一
導電型のＭＯＳトランジスタのソースもしくはドレイン
が電源からグラウンドに向かって少なくとも２個直列に
接続された第３および第４のＭＯＳトランジスタと、前
記第３および第４のＭＯＳトランジスタの接続部に接続
された第２の出力端部と、を備え、前記ゲート電位保持
回路が、出力端が前記第１または第２のＭＯＳトランジ
スタのゲートに接続された第５のＭＯＳトランジスタ
と、一端が前記第１および第２のＭＯＳトランジスタの
接続部に接続され、他端が前記第５のＭＯＳトランジス
タの出力端に接続された第１のコンデンサと、出力端が
前記第３または第４のＭＯＳトランジスタのゲートに接
続された第６のＭＯＳトランジスタと、一端が前記第３
および第４のＭＯＳトランジスタの接続部に接続され、
他端が前記第６のＭＯＳトランジスタの出力端に接続さ
れた第２のコンデンサと、を備えていてもよい。
インバータ回路が、同一導電型のＭＯＳトランジスタの
ソースもしくはドレインが電源からグラウンドに向かっ
て少なくとも２個直列に接続された第１および第２のＭ
ＯＳトランジスタと、前記第１および第２のＭＯＳトラ
ンジスタの接続部に接続された第１の出力端部と、同一
導電型のＭＯＳトランジスタのソースもしくはドレイン
が電源からグラウンドに向かって少なくとも２個直列に
接続された第３および第４のＭＯＳトランジスタと、前
記第３および第４のＭＯＳトランジスタの接続部に接続
された第２の出力端部と、を備え、前記ゲート電位保持
回路が、出力端が前記第１または第２のＭＯＳトランジ
スタのゲートに接続された第５のＭＯＳトランジスタ
と、一端が前記第１および第２のＭＯＳトランジスタの
接続部に接続され、他端が前記第５のＭＯＳトランジス
タの出力端に接続された第１のコンデンサと、出力端が
前記第３または第４のＭＯＳトランジスタのゲートに接
続された第６のＭＯＳトランジスタと、一端が前記第３
および第４のＭＯＳトランジスタの接続部に接続され、
他端が前記第６のＭＯＳトランジスタの出力端に接続さ
れた第２のコンデンサと、を備えていてもよい。
【００１４】また、請求項５記載の半導体装置は、前記
ＭＯＳトランジスタがｎ型のＭＯＳトランジスタでのみ
構成されていてもよい。
ＭＯＳトランジスタがｎ型のＭＯＳトランジスタでのみ
構成されていてもよい。
【００１５】また、請求項６記載の半導体装置は、前記
ＭＯＳトランジスタの半導体層が単結晶シリコンで構成
されていてもよい。
ＭＯＳトランジスタの半導体層が単結晶シリコンで構成
されていてもよい。
【００１６】
【発明の実施の形態】以下、本発明の半導体装置の実施
の形態を図面に基づいて説明する。図１〜図５は、本発
明の半導体装置である論理回路の実施の形態を示す図で
ある。ここでは、半導体装置を構成する論理回路にパス
・トランジスタ・ロジックが用いられ、この論理回路を
構成する全てのトランジスタに同一導電型のｎＭＯＳト
ランジスタ、あるいは、論理回路を構成する全てのトラ
ンジスタにｐＭＯＳトランジスタを使って実施したもの
である。
の形態を図面に基づいて説明する。図１〜図５は、本発
明の半導体装置である論理回路の実施の形態を示す図で
ある。ここでは、半導体装置を構成する論理回路にパス
・トランジスタ・ロジックが用いられ、この論理回路を
構成する全てのトランジスタに同一導電型のｎＭＯＳト
ランジスタ、あるいは、論理回路を構成する全てのトラ
ンジスタにｐＭＯＳトランジスタを使って実施したもの
である。
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る論理回路１１の構成を示す図であ
る。図１に示すように、第１の実施の形態の論理回路１
１は、ｎＭＯＳパス・トランジスタ・ロジック・ネット
ワーク（Pass-transistor Logic Network）１２と、ｎ
ＭＯＳインバータ回路１３とで構成されている。
１の実施の形態に係る論理回路１１の構成を示す図であ
る。図１に示すように、第１の実施の形態の論理回路１
１は、ｎＭＯＳパス・トランジスタ・ロジック・ネット
ワーク（Pass-transistor Logic Network）１２と、ｎ
ＭＯＳインバータ回路１３とで構成されている。
【００１８】ｎＭＯＳパス・トランジスタ・ロジック・
ネットワーク１２は、従来のＣＭＯＳスタティック論理
回路のようにゲート・レベルで論理を合成するのではな
く、トランジスタ・レベルで論理を合成する論理回路で
ある。このパス・トランジスタ・ロジックは、現在、Ｃ
ＡＤ（ Computer Aided Design）などにより論理回路を
自動合成することが可能であって、構成されるトランジ
スタ数を最小数に近づけることができる。このため、消
費電力が低減され、回路面積が小さく、高速動作し、低
コスト化することが可能な論理回路とすることができ
る。また、パス・トランジスタ・ロジックは、「Ｈ」レ
ベルでも「Ｌ」レベルでも駆動することができる点に特
徴がある。
ネットワーク１２は、従来のＣＭＯＳスタティック論理
回路のようにゲート・レベルで論理を合成するのではな
く、トランジスタ・レベルで論理を合成する論理回路で
ある。このパス・トランジスタ・ロジックは、現在、Ｃ
ＡＤ（ Computer Aided Design）などにより論理回路を
自動合成することが可能であって、構成されるトランジ
スタ数を最小数に近づけることができる。このため、消
費電力が低減され、回路面積が小さく、高速動作し、低
コスト化することが可能な論理回路とすることができ
る。また、パス・トランジスタ・ロジックは、「Ｈ」レ
ベルでも「Ｌ」レベルでも駆動することができる点に特
徴がある。
【００１９】図１に示すパス・トランジスタ・ロジック
・ネットワーク１２は、複数のｎＭＯＳトランジスタが
それぞれ接続されていて、各ゲートとドレインから入力
される論理の組み合わせを変えることにより、所望の論
理回路を自由に構成することができる。例えば、アンド
・ナンド回路、オア・ノア回路、エクスクルシブ・オア
・ノア回路等を、ここでは４個のｎＭＯＳトランジスタ
を使って容易に構成することができる。
・ネットワーク１２は、複数のｎＭＯＳトランジスタが
それぞれ接続されていて、各ゲートとドレインから入力
される論理の組み合わせを変えることにより、所望の論
理回路を自由に構成することができる。例えば、アンド
・ナンド回路、オア・ノア回路、エクスクルシブ・オア
・ノア回路等を、ここでは４個のｎＭＯＳトランジスタ
を使って容易に構成することができる。
【００２０】ｎＭＯＳインバータ回路１３は、上記ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられ、パス・トランジスタ・ロジック・
ネットワーク１２からの出力レベルを適正なレベルに補
正するレベル補正回路である。パス・トランジスタ・ロ
ジック・ネットワーク１２に「Ｈ」レベルの信号を通す
と、ここから出力される「Ｈ」レベルが電源電圧Ｖddよ
りもｎＭＯＳのしきい値電圧分だけ低下する。このた
め、パス・トランジスタ・ロジック・ネットワーク１２
の出力段には、ｎＭＯＳインバータ回路１３を付加し
て、低下した論理レベルを元に戻している。本発明の特
徴的な構成は、このｎＭＯＳインバータ回路１３にあ
り、これを図２〜図４を使って説明する。
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられ、パス・トランジスタ・ロジック・
ネットワーク１２からの出力レベルを適正なレベルに補
正するレベル補正回路である。パス・トランジスタ・ロ
ジック・ネットワーク１２に「Ｈ」レベルの信号を通す
と、ここから出力される「Ｈ」レベルが電源電圧Ｖddよ
りもｎＭＯＳのしきい値電圧分だけ低下する。このた
め、パス・トランジスタ・ロジック・ネットワーク１２
の出力段には、ｎＭＯＳインバータ回路１３を付加し
て、低下した論理レベルを元に戻している。本発明の特
徴的な構成は、このｎＭＯＳインバータ回路１３にあ
り、これを図２〜図４を使って説明する。
【００２１】図２は、ｎＭＯＳインバータ回路１３の具
体的な回路構成例を示す図であり、図３は、図２のｎＭ
ＯＳインバータ回路１３のシンボルを示す図であり、図
４は、図２のｎＭＯＳインバータ回路１３の入力信号と
出力信号の波形図である。
体的な回路構成例を示す図であり、図３は、図２のｎＭ
ＯＳインバータ回路１３のシンボルを示す図であり、図
４は、図２のｎＭＯＳインバータ回路１３の入力信号と
出力信号の波形図である。
【００２２】まず、構成を説明する。図２に示すよう
に、第１の実施の形態における特徴は、上記したパス・
トランジスタ・ロジックと同一導電型のトランジスタに
よってｎＭＯＳインバータ回路１３が構成されており、
ｎＭＯＳインバータ回路１３は、さらに２つのインバー
タ回路１４、１５に分けられる。
に、第１の実施の形態における特徴は、上記したパス・
トランジスタ・ロジックと同一導電型のトランジスタに
よってｎＭＯＳインバータ回路１３が構成されており、
ｎＭＯＳインバータ回路１３は、さらに２つのインバー
タ回路１４、１５に分けられる。
【００２３】そこで、インバータ回路１４は、３個のｎ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、１個のコンデ
ンサＣ１とで構成されている。通常のインバータ回路
は、ｎＭＯＳトランジスタＱ２およびＱ３のソースおよ
びドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）との
間に直列に接続されているだけで、ｎＭＯＳトランジス
タＱ２のゲートには、入力端部（ＩＮ）から正論理又は
負論理が印加され、ｎＭＯＳトランジスタＱ３のゲート
には、反転入力端部（￣ＩＮ）から入力端部（ＩＮ）側
とは逆の論理が印加される。
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、１個のコンデ
ンサＣ１とで構成されている。通常のインバータ回路
は、ｎＭＯＳトランジスタＱ２およびＱ３のソースおよ
びドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）との
間に直列に接続されているだけで、ｎＭＯＳトランジス
タＱ２のゲートには、入力端部（ＩＮ）から正論理又は
負論理が印加され、ｎＭＯＳトランジスタＱ３のゲート
には、反転入力端部（￣ＩＮ）から入力端部（ＩＮ）側
とは逆の論理が印加される。
【００２４】以上のような従来のインバータ回路の構成
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、反転
出力端部（￣ＯＵＴ）からは「０」が出力されるが、逆
に、入力端部（ＩＮ）に「１」が入力され、反転入力端
部（￣ＩＮ）から「０」が入力されると、反転出力端部
（￣ＯＵＴ）からは充分上がりきらないハイレベルの
「１」が出力されることになる。これは、パス・トラン
ジスタ・ロジック・ネットワーク１２からｎＭＯＳトラ
ンジスタＱ２をオンする際に入力される「Ｈ」レベルの
ゲート電位が、電源電圧ＶddよりもｎＭＯＳのしきい値
電圧分だけ低下することになるからである。
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、反転
出力端部（￣ＯＵＴ）からは「０」が出力されるが、逆
に、入力端部（ＩＮ）に「１」が入力され、反転入力端
部（￣ＩＮ）から「０」が入力されると、反転出力端部
（￣ＯＵＴ）からは充分上がりきらないハイレベルの
「１」が出力されることになる。これは、パス・トラン
ジスタ・ロジック・ネットワーク１２からｎＭＯＳトラ
ンジスタＱ２をオンする際に入力される「Ｈ」レベルの
ゲート電位が、電源電圧ＶddよりもｎＭＯＳのしきい値
電圧分だけ低下することになるからである。
【００２５】そこで、第１の実施の形態では、図２に示
すように、インバータ回路１４のｎＭＯＳトランジスタ
Ｑ２のゲートと入力端部（ＩＮ）との間に、ゲートに電
源電圧（Ｖdd）が印加されたｎＭＯＳトランジスタＱ１
を設けるとともに、ｎＭＯＳトランジスタＱ２とＱ３の
接続部と、前記ｎＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２のゲートとの間に、コンデンサＣ１を介
して接続するように構成されている。この回路構成は、
いわゆるブートストラップ法といわれ、ｎＭＯＳトラン
ジスタＱ２のゲート容量を増大させて、ゲートに十分な
オン電圧（ここでは、「Ｈ」の電圧）を保持して、出力
レベルの低下を防止するものである。
すように、インバータ回路１４のｎＭＯＳトランジスタ
Ｑ２のゲートと入力端部（ＩＮ）との間に、ゲートに電
源電圧（Ｖdd）が印加されたｎＭＯＳトランジスタＱ１
を設けるとともに、ｎＭＯＳトランジスタＱ２とＱ３の
接続部と、前記ｎＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２のゲートとの間に、コンデンサＣ１を介
して接続するように構成されている。この回路構成は、
いわゆるブートストラップ法といわれ、ｎＭＯＳトラン
ジスタＱ２のゲート容量を増大させて、ゲートに十分な
オン電圧（ここでは、「Ｈ」の電圧）を保持して、出力
レベルの低下を防止するものである。
【００２６】従って、インバータ回路１４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｎＭＯＳトラン
ジスタＱ３がオフ動作し、ｎＭＯＳトランジスタＱ２を
確実にオンして、電源電圧（Ｖdd）からレベル低下の無
いハイレベル「１」を反転出力端部（￣ＯＵＴ）から出
力することができる。
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｎＭＯＳトラン
ジスタＱ３がオフ動作し、ｎＭＯＳトランジスタＱ２を
確実にオンして、電源電圧（Ｖdd）からレベル低下の無
いハイレベル「１」を反転出力端部（￣ＯＵＴ）から出
力することができる。
【００２７】また、第１の実施の形態に係るｎＭＯＳイ
ンバータ回路１３は、さらにインバータ回路１５を備え
ており、入力端部（ＩＮ）から入力される論理を反転し
た論理が出力端部（ＯＵＴ）から出力される。インバー
タ回路１５の構成は、インバータ回路１４と同様の構成
からなり、それぞれＱ１→Ｑ４、Ｑ２→Ｑ５、Ｑ３→Ｑ
６、Ｃ１→Ｃ２に相当し、相互の接続関係も同様であ
る。
ンバータ回路１３は、さらにインバータ回路１５を備え
ており、入力端部（ＩＮ）から入力される論理を反転し
た論理が出力端部（ＯＵＴ）から出力される。インバー
タ回路１５の構成は、インバータ回路１４と同様の構成
からなり、それぞれＱ１→Ｑ４、Ｑ２→Ｑ５、Ｑ３→Ｑ
６、Ｃ１→Ｃ２に相当し、相互の接続関係も同様であ
る。
【００２８】異なる点は、図２に示すように、入力端部
（ＩＮ）に対して、インバータ回路１４は、電源（Ｖd
d）側に接続されたｎＭＯＳトランジスタＱ２のゲート
につながるｎＭＯＳトランジスタＱ１に接続されている
が、インバータ回路１５では、逆のグラウンド（ＧＮ
Ｄ）側に接続されたｎＭＯＳトランジスタＱ６のゲート
に接続されている。また、反転入力端部（￣ＩＮ）に対
しては、インバータ回路１４は、グラウンド（ＧＮＤ）
側に接続されたｎＭＯＳトランジスタＱ３のゲートに接
続されるとともに、インバータ回路１５では、逆の電源
（Ｖdd）側に接続されたｎＭＯＳトランジスタＱ５のゲ
ートにつながるｎＭＯＳトランジスタＱ４に接続されて
いる。
（ＩＮ）に対して、インバータ回路１４は、電源（Ｖd
d）側に接続されたｎＭＯＳトランジスタＱ２のゲート
につながるｎＭＯＳトランジスタＱ１に接続されている
が、インバータ回路１５では、逆のグラウンド（ＧＮ
Ｄ）側に接続されたｎＭＯＳトランジスタＱ６のゲート
に接続されている。また、反転入力端部（￣ＩＮ）に対
しては、インバータ回路１４は、グラウンド（ＧＮＤ）
側に接続されたｎＭＯＳトランジスタＱ３のゲートに接
続されるとともに、インバータ回路１５では、逆の電源
（Ｖdd）側に接続されたｎＭＯＳトランジスタＱ５のゲ
ートにつながるｎＭＯＳトランジスタＱ４に接続されて
いる。
【００２９】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路１４と１５とが
逆に接続されているため、インバータ回路１４の出力が
反転出力端部（￣ＯＵＴ）となり、インバータ回路１５
の出力が出力端部（ＯＵＴ）となって、それぞれ反対の
論理を出力することができる。
端部（￣ＩＮ）に対してインバータ回路１４と１５とが
逆に接続されているため、インバータ回路１４の出力が
反転出力端部（￣ＯＵＴ）となり、インバータ回路１５
の出力が出力端部（ＯＵＴ）となって、それぞれ反対の
論理を出力することができる。
【００３０】上記図２に示したｎＭＯＳインバータ回路
１３をシンボルで表わしたのが図３であり、入力端部
（ＩＮ）と反転入力端部（￣ＩＮ）、および、出力端部
（ＯＵＴ）と反転出力端部（￣ＯＵＴ）との関係を示し
ている。そして、この図３と同じシンボルが図１のｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられている。
１３をシンボルで表わしたのが図３であり、入力端部
（ＩＮ）と反転入力端部（￣ＩＮ）、および、出力端部
（ＯＵＴ）と反転出力端部（￣ＯＵＴ）との関係を示し
ている。そして、この図３と同じシンボルが図１のｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられている。
【００３１】第１の実施の形態では、上記したように、
ｎＭＯＳパス・トランジスタ・ロジック・ネットワーク
１２の出力段に、ｎＭＯＳインバータ回路１３を設けた
ため、論理回路を構成するＭＯＳトランジスタ全てを同
一導電型とすることが可能である。従って、従来のよう
に、ｎＭＯＳパス・トランジスタ・ロジック・ネットワ
ーク１２に対して、ＣＭＯＳインバータ回路やｐＭＯＳ
交差ラッチ回路を設ける場合と比べて、素子構造が簡略
化され、イオンドーピング工程数やマスク枚数を減少す
ることができるので、製造コストを低減できる。
ｎＭＯＳパス・トランジスタ・ロジック・ネットワーク
１２の出力段に、ｎＭＯＳインバータ回路１３を設けた
ため、論理回路を構成するＭＯＳトランジスタ全てを同
一導電型とすることが可能である。従って、従来のよう
に、ｎＭＯＳパス・トランジスタ・ロジック・ネットワ
ーク１２に対して、ＣＭＯＳインバータ回路やｐＭＯＳ
交差ラッチ回路を設ける場合と比べて、素子構造が簡略
化され、イオンドーピング工程数やマスク枚数を減少す
ることができるので、製造コストを低減できる。
【００３２】また、ｎＭＯＳパス・トランジスタ・ロジ
ック・ネットワーク１２の出力段には、出力レベルの低
下を防止するため、従来はＣＭＯＳインバータ回路を設
けていたが、第１の実施の形態では同一導電型のｎＭＯ
Ｓインバータ回路を採用している。そして、このｎＭＯ
Ｓインバータ回路を採用すると出力レベルの低下が確実
に防止できないため、ｎＭＯＳインバータ回路内のゲー
ト部にさらにｎＭＯＳトランジスタとコンデンサとを組
込んだブートストラップ法を採用し、ゲート電位の変動
を補償することにより出力レベルの低下が補正され、適
正な出力レベルが得られるレベル補正回路を構成してい
る。
ック・ネットワーク１２の出力段には、出力レベルの低
下を防止するため、従来はＣＭＯＳインバータ回路を設
けていたが、第１の実施の形態では同一導電型のｎＭＯ
Ｓインバータ回路を採用している。そして、このｎＭＯ
Ｓインバータ回路を採用すると出力レベルの低下が確実
に防止できないため、ｎＭＯＳインバータ回路内のゲー
ト部にさらにｎＭＯＳトランジスタとコンデンサとを組
込んだブートストラップ法を採用し、ゲート電位の変動
を補償することにより出力レベルの低下が補正され、適
正な出力レベルが得られるレベル補正回路を構成してい
る。
【００３３】具体的には、図１に示すｎＭＯＳパス・ト
ランジスタ・ロジック・ネットワーク１２からｎＭＯＳ
インバータ回路１３に入力される入力端部（ＩＮ）の入
力信号波形は、図４（ａ）に示すように、本来の入力信
号の電位が、ローレベル「Ｌ」が０Ｖで、ハイレベル
「Ｈ」が５Ｖであるべきものが、ハイレベル「Ｈ」の出
力電位が低下していることがわかる。しかし、第１の実
施の形態のｎＭＯＳインバータ回路１３を介して出力端
部（ＯＵＴ）から出力される反転出力波形は、図４
（ｂ）に示すように、ハイレベル「Ｈ」が５Ｖに確実に
シフトアップされおり、ｎＭＯＳインバータ回路１３の
レベル補正作用によって適正な論理出力が得られること
がわかる。
ランジスタ・ロジック・ネットワーク１２からｎＭＯＳ
インバータ回路１３に入力される入力端部（ＩＮ）の入
力信号波形は、図４（ａ）に示すように、本来の入力信
号の電位が、ローレベル「Ｌ」が０Ｖで、ハイレベル
「Ｈ」が５Ｖであるべきものが、ハイレベル「Ｈ」の出
力電位が低下していることがわかる。しかし、第１の実
施の形態のｎＭＯＳインバータ回路１３を介して出力端
部（ＯＵＴ）から出力される反転出力波形は、図４
（ｂ）に示すように、ハイレベル「Ｈ」が５Ｖに確実に
シフトアップされおり、ｎＭＯＳインバータ回路１３の
レベル補正作用によって適正な論理出力が得られること
がわかる。
【００３４】（第２の実施の形態）上記第１の実施の形
態では、論理回路１１に用いるトランジスタを全てｎＭ
ＯＳトランジスタとして構成したが、これとは逆に、第
２の実施の形態では、トランジスタを全てｐＭＯＳトラ
ンジスタで構成した例を説明する。図５は、第２の実施
の形態に係るｐＭＯＳインバータ回路２３の回路構成例
を示す図である。
態では、論理回路１１に用いるトランジスタを全てｎＭ
ＯＳトランジスタとして構成したが、これとは逆に、第
２の実施の形態では、トランジスタを全てｐＭＯＳトラ
ンジスタで構成した例を説明する。図５は、第２の実施
の形態に係るｐＭＯＳインバータ回路２３の回路構成例
を示す図である。
【００３５】なお、論理回路１１に用いるトランジスタ
を全てｐＭＯＳトランジスタで構成する場合は、図示し
ていないが、図１のパス・トランジスタ・ロジック・ネ
ットワーク１２に相当する部分が全てｐＭＯＳトランジ
スタで構成されている。そして、図５に示すように、ｐ
ＭＯＳインバータ回路２３は、さらに２つのインバータ
回路２４、２５に分けられる。
を全てｐＭＯＳトランジスタで構成する場合は、図示し
ていないが、図１のパス・トランジスタ・ロジック・ネ
ットワーク１２に相当する部分が全てｐＭＯＳトランジ
スタで構成されている。そして、図５に示すように、ｐ
ＭＯＳインバータ回路２３は、さらに２つのインバータ
回路２４、２５に分けられる。
【００３６】インバータ回路２４は、３個のｎＭＯＳト
ランジスタＱ１１、Ｑ１２、Ｑ１３と、１個のコンデン
サＣ１１とで構成されている。通常のインバータ回路
は、ｐＭＯＳトランジスタＱ１２およびＱ１３のソース
およびドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）
との間に直列に接続されているだけで、ｐＭＯＳトラン
ジスタＱ１２のゲートには、入力端部（ＩＮ）から正論
理又は負論理が印加され、ｐＭＯＳトランジスタＱ１３
のゲートには、反転入力端部（￣ＩＮ）から入力端部
（ＩＮ）とは逆の論理が印加される。
ランジスタＱ１１、Ｑ１２、Ｑ１３と、１個のコンデン
サＣ１１とで構成されている。通常のインバータ回路
は、ｐＭＯＳトランジスタＱ１２およびＱ１３のソース
およびドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）
との間に直列に接続されているだけで、ｐＭＯＳトラン
ジスタＱ１２のゲートには、入力端部（ＩＮ）から正論
理又は負論理が印加され、ｐＭＯＳトランジスタＱ１３
のゲートには、反転入力端部（￣ＩＮ）から入力端部
（ＩＮ）とは逆の論理が印加される。
【００３７】このような従来のｐＭＯＳインバータ回路
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、出力
端部（ＯＵＴ）から「１」が出力されるが、逆に、入力
端部（ＩＮ）に「１」が入力され、反転入力端部（￣Ｉ
Ｎ）から「０」が入力されると、出力端部（ＯＵＴ）か
らは充分下がりきらないローレベルの「０」が出力され
ることになる。これは、ｐＭＯＳトランジスタＱ１３が
オンするときに、そのしきい値電圧分だけグラウンド
（ＧＮＤ）レベルが上昇するからである。
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、出力
端部（ＯＵＴ）から「１」が出力されるが、逆に、入力
端部（ＩＮ）に「１」が入力され、反転入力端部（￣Ｉ
Ｎ）から「０」が入力されると、出力端部（ＯＵＴ）か
らは充分下がりきらないローレベルの「０」が出力され
ることになる。これは、ｐＭＯＳトランジスタＱ１３が
オンするときに、そのしきい値電圧分だけグラウンド
（ＧＮＤ）レベルが上昇するからである。
【００３８】そこで、第２の実施の形態では、図５に示
すように、インバータ回路２４のｐＭＯＳトランジスタ
Ｑ１３のゲートと反転入力端部（￣ＩＮ）との間に、ゲ
ートにグラウンド電位（ＧＮＤ）を印加されたｐＭＯＳ
トランジスタＱ１１を設けるとともに、ｐＭＯＳトラン
ジスタＱ１２とＱ１３の接続部と、前記ｐＭＯＳトラン
ジスタＱ１１とｐＭＯＳトランジスタＱ１３のゲートと
の間に、コンデンサＣ１１を介して接続するように構成
されている。このブートストラップ法による回路構成
は、ｐＭＯＳトランジスタＱ１３のゲート容量を増大さ
せて、ゲートに十分なオン電圧（ここでは、「Ｌ」の電
圧）が保持されるようにして、出力されるローレベルの
上昇を防止するものである。
すように、インバータ回路２４のｐＭＯＳトランジスタ
Ｑ１３のゲートと反転入力端部（￣ＩＮ）との間に、ゲ
ートにグラウンド電位（ＧＮＤ）を印加されたｐＭＯＳ
トランジスタＱ１１を設けるとともに、ｐＭＯＳトラン
ジスタＱ１２とＱ１３の接続部と、前記ｐＭＯＳトラン
ジスタＱ１１とｐＭＯＳトランジスタＱ１３のゲートと
の間に、コンデンサＣ１１を介して接続するように構成
されている。このブートストラップ法による回路構成
は、ｐＭＯＳトランジスタＱ１３のゲート容量を増大さ
せて、ゲートに十分なオン電圧（ここでは、「Ｌ」の電
圧）が保持されるようにして、出力されるローレベルの
上昇を防止するものである。
【００３９】従って、インバータ回路２４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｐＭＯＳトラン
ジスタＱ１２がオフ動作して、ｐＭＯＳトランジスタＱ
１３を確実にオン動作させるため、出力端部（ＯＵＴ）
からはグラウンド電位（ＧＮＤ）の上昇の無いローレベ
ル「０」を出力することができる。
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｐＭＯＳトラン
ジスタＱ１２がオフ動作して、ｐＭＯＳトランジスタＱ
１３を確実にオン動作させるため、出力端部（ＯＵＴ）
からはグラウンド電位（ＧＮＤ）の上昇の無いローレベ
ル「０」を出力することができる。
【００４０】また、第２の実施の形態に係るｐＭＯＳイ
ンバータ回路２３は、インバータ回路２５を備えてお
り、入力端部（ＩＮ）から入力される論理が反転された
論理を反転出力端部（￣ＯＵＴ）から出力する。インバ
ータ回路２５の構成は、インバータ回路２４と同様であ
って、それぞれＱ１１→Ｑ１４、Ｑ１２→Ｑ１５、Ｑ１
３→Ｑ１６、Ｃ１１→Ｃ１２に相当し、相互の接続関係
も同様である。
ンバータ回路２３は、インバータ回路２５を備えてお
り、入力端部（ＩＮ）から入力される論理が反転された
論理を反転出力端部（￣ＯＵＴ）から出力する。インバ
ータ回路２５の構成は、インバータ回路２４と同様であ
って、それぞれＱ１１→Ｑ１４、Ｑ１２→Ｑ１５、Ｑ１
３→Ｑ１６、Ｃ１１→Ｃ１２に相当し、相互の接続関係
も同様である。
【００４１】異なる点は、図５に示すように、入力端部
（ＩＮ）に対して、インバータ回路２４は、電源（Ｖd
d）側に接続されたｐＭＯＳトランジスタＱ１２のゲー
トに接続されるとともに、インバータ回路２５では、逆
のグラウンド（ＧＮＤ）側に接続されたｐＭＯＳトラン
ジスタＱ１６のゲートにつながるｐＭＯＳトランジスタ
Ｑ１４に接続される。また、反転入力端部（￣ＩＮ）に
対しては、インバータ回路２４は、グラウンド（ＧＮ
Ｄ）側に接続されたｐＭＯＳトランジスタＱ１３のゲー
トにつながるｐＭＯＳトランジスタＱ１１に接続され、
インバータ回路２５では、逆の電源（Ｖdd）側に接続さ
れたｐＭＯＳトランジスタＱ１５のゲートに接続されて
いる。
（ＩＮ）に対して、インバータ回路２４は、電源（Ｖd
d）側に接続されたｐＭＯＳトランジスタＱ１２のゲー
トに接続されるとともに、インバータ回路２５では、逆
のグラウンド（ＧＮＤ）側に接続されたｐＭＯＳトラン
ジスタＱ１６のゲートにつながるｐＭＯＳトランジスタ
Ｑ１４に接続される。また、反転入力端部（￣ＩＮ）に
対しては、インバータ回路２４は、グラウンド（ＧＮ
Ｄ）側に接続されたｐＭＯＳトランジスタＱ１３のゲー
トにつながるｐＭＯＳトランジスタＱ１１に接続され、
インバータ回路２５では、逆の電源（Ｖdd）側に接続さ
れたｐＭＯＳトランジスタＱ１５のゲートに接続されて
いる。
【００４２】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路２４と２５とが
逆に接続されているため、インバータ回路２４の出力が
出力端部（ＯＵＴ）となり、インバータ回路２５の出力
が反転出力端部（￣ＯＵＴ）となって、それぞれ反対の
論理が出力されるものである。そして、図５に示すｐＭ
ＯＳインバータ回路２３は、図示しないｐＭＯＳパス・
トランジスタ・ロジック・ネットワークの出力段に設け
られて構成されている。
端部（￣ＩＮ）に対してインバータ回路２４と２５とが
逆に接続されているため、インバータ回路２４の出力が
出力端部（ＯＵＴ）となり、インバータ回路２５の出力
が反転出力端部（￣ＯＵＴ）となって、それぞれ反対の
論理が出力されるものである。そして、図５に示すｐＭ
ＯＳインバータ回路２３は、図示しないｐＭＯＳパス・
トランジスタ・ロジック・ネットワークの出力段に設け
られて構成されている。
【００４３】第２の実施の形態では、上記したように、
ｐＭＯＳパス・トランジスタ・ロジック・ネットワーク
の出力段に、ｐＭＯＳインバータ回路２３を設けたた
め、ロジック回路を構成するＭＯＳトランジスタ全てを
同一導電型とすることが可能である。従って、従来例と
比較すると、素子構造が簡略化され、イオンドーピング
工程数やマスク枚数を減少することができるので、製造
コストを低減できる。
ｐＭＯＳパス・トランジスタ・ロジック・ネットワーク
の出力段に、ｐＭＯＳインバータ回路２３を設けたた
め、ロジック回路を構成するＭＯＳトランジスタ全てを
同一導電型とすることが可能である。従って、従来例と
比較すると、素子構造が簡略化され、イオンドーピング
工程数やマスク枚数を減少することができるので、製造
コストを低減できる。
【００４４】また、ｐＭＯＳパス・トランジスタ・ロジ
ック・ネットワークの出力段には、出力レベル（ローレ
ベル）が上昇するのを防止するため、同一導電型のｐＭ
ＯＳインバータ回路を採用し、さらに、このｐＭＯＳイ
ンバータ回路による出力レベルの上昇を確実に防止する
ため、ｐＭＯＳインバータ回路２３内にさらにＭＯＳト
ランジスタとコンデンサとを組込んだブートストラップ
法を採用している。このため、出力レベルの上昇を補正
して、適正な出力レベルが得られるレベル補正回路とす
ることができる。
ック・ネットワークの出力段には、出力レベル（ローレ
ベル）が上昇するのを防止するため、同一導電型のｐＭ
ＯＳインバータ回路を採用し、さらに、このｐＭＯＳイ
ンバータ回路による出力レベルの上昇を確実に防止する
ため、ｐＭＯＳインバータ回路２３内にさらにＭＯＳト
ランジスタとコンデンサとを組込んだブートストラップ
法を採用している。このため、出力レベルの上昇を補正
して、適正な出力レベルが得られるレベル補正回路とす
ることができる。
【００４５】具体的には、図示しないｐＭＯＳパス・ト
ランジスタ・ロジック・ネットワークからｐＭＯＳイン
バータ回路２３の入力端部（ＩＮ）に入力される信号
は、本来の入力信号の電位が、ローレベル「Ｌ」が０Ｖ
で、ハイレベル「Ｈ」が５Ｖであるべきものが、ローレ
ベル「Ｌ」の出力電位が０Ｖよりも高くなっている。し
かし、第２の実施の形態のｐＭＯＳインバータ回路２３
を介して出力端部（ＯＵＴ）から出力される反転出力波
形は、ローレベル「Ｌ」が確実に０Ｖとなる。このよう
に、第２の実施の形態の論理回路は、ｐＭＯＳインバー
タ回路２３によるレベル補正作用によって適正な論理出
力を得ることができる。
ランジスタ・ロジック・ネットワークからｐＭＯＳイン
バータ回路２３の入力端部（ＩＮ）に入力される信号
は、本来の入力信号の電位が、ローレベル「Ｌ」が０Ｖ
で、ハイレベル「Ｈ」が５Ｖであるべきものが、ローレ
ベル「Ｌ」の出力電位が０Ｖよりも高くなっている。し
かし、第２の実施の形態のｐＭＯＳインバータ回路２３
を介して出力端部（ＯＵＴ）から出力される反転出力波
形は、ローレベル「Ｌ」が確実に０Ｖとなる。このよう
に、第２の実施の形態の論理回路は、ｐＭＯＳインバー
タ回路２３によるレベル補正作用によって適正な論理出
力を得ることができる。
【００４６】上記したように、第２の実施の形態に係る
論理回路は、パス・トランジスタ・ロジックを用いたこ
とにより、最小数に近いトランジスタ数で回路を構成す
ることが可能であって、低消費電力化と、高速化と、高
集積化を図ることができる。
論理回路は、パス・トランジスタ・ロジックを用いたこ
とにより、最小数に近いトランジスタ数で回路を構成す
ることが可能であって、低消費電力化と、高速化と、高
集積化を図ることができる。
【００４７】そして、このパス・トランジスタ・ロジッ
クからなる論理回路の出力段には、パス・トランジスタ
・ロジックで用いたトランジスタと同じ導電型からなる
ｐＭＯＳトランジスタを用いて構成したｐＭＯＳインバ
ータ回路２３を設けたことにより、出力レベルの補正が
可能となり、さらに、パス・トランジスタ・ロジックと
ＭＯＳインバータ回路とを同一工程で作成できるため、
イオンドーピング工程数とマスク枚数が少なくなり、素
子構造が簡略化され、素子面積が小さくなって、高集積
化と製造コストの低減化とを図ることができる。
クからなる論理回路の出力段には、パス・トランジスタ
・ロジックで用いたトランジスタと同じ導電型からなる
ｐＭＯＳトランジスタを用いて構成したｐＭＯＳインバ
ータ回路２３を設けたことにより、出力レベルの補正が
可能となり、さらに、パス・トランジスタ・ロジックと
ＭＯＳインバータ回路とを同一工程で作成できるため、
イオンドーピング工程数とマスク枚数が少なくなり、素
子構造が簡略化され、素子面積が小さくなって、高集積
化と製造コストの低減化とを図ることができる。
【００４８】また、ｐＭＯＳパス・トランジスタ・ロジ
ックの出力レベルを補正するｐＭＯＳインバータ回路に
は、同一導電型のｐＭＯＳトランジスタとコンデンサと
を付加したブートストラップ法を採用したことにより、
インバータ回路の出力レベルが補正されて適正なレベル
を出力することが可能となる。従って、第２の実施の形
態に係る論理回路を使用しても誤動作しなくなり、信頼
性の高い論理回路とすることができる。
ックの出力レベルを補正するｐＭＯＳインバータ回路に
は、同一導電型のｐＭＯＳトランジスタとコンデンサと
を付加したブートストラップ法を採用したことにより、
インバータ回路の出力レベルが補正されて適正なレベル
を出力することが可能となる。従って、第２の実施の形
態に係る論理回路を使用しても誤動作しなくなり、信頼
性の高い論理回路とすることができる。
【００４９】以上、本発明者によってなされた発明を好
適な実施の形態に基づいて具体的に説明したが、本発明
は上記した実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。なお、上記した実施の形態では、論理回路
にパス・トランジスタ・ロジックを用いたが、必ずしも
これに限定されるものではなく、出力レベルの補正を要
する論理回路であれば種々の論理回路に対して適用する
ことができる。
適な実施の形態に基づいて具体的に説明したが、本発明
は上記した実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。なお、上記した実施の形態では、論理回路
にパス・トランジスタ・ロジックを用いたが、必ずしも
これに限定されるものではなく、出力レベルの補正を要
する論理回路であれば種々の論理回路に対して適用する
ことができる。
【００５０】また、上記実施の形態では、パス・トラン
ジスタ・ロジックの出力レベルを補正するＭＯＳインバ
ータ回路にブートストラップ法により同一導電型のＭＯ
Ｓトランジスタとコンデンサの両方を付加した構成で説
明したが、何れか一方を付加する場合でもよく、さらに
複数のコンデンサやＭＯＳトランジスタを付加して構成
するようにしてもよい。
ジスタ・ロジックの出力レベルを補正するＭＯＳインバ
ータ回路にブートストラップ法により同一導電型のＭＯ
Ｓトランジスタとコンデンサの両方を付加した構成で説
明したが、何れか一方を付加する場合でもよく、さらに
複数のコンデンサやＭＯＳトランジスタを付加して構成
するようにしてもよい。
【００５１】さらに、本実施の形態に係る論理回路を、
例えば、液晶表示装置の駆動回路などに好適に適用する
ことができる。また、本実施の形態では、半導体装置を
単結晶シリコンで構成することにより、移動度の高い、
高速動作可能な半導体装置とすることができる。
例えば、液晶表示装置の駆動回路などに好適に適用する
ことができる。また、本実施の形態では、半導体装置を
単結晶シリコンで構成することにより、移動度の高い、
高速動作可能な半導体装置とすることができる。
【００５２】
【発明の効果】本発明の半導体装置によれば、論理回路
がＭＯＳトランジスタで構成され、その該論理回路の出
力レベルをレベル補正回路で補正し、前記論理回路と前
記レベル補正回路とが同一導電型のＭＯＳトランジスタ
で構成されている。従って、論理回路とレベル補正回路
のＭＯＳトランジスタを同一導電型としたので、イオン
ドーピング回数、フォトリソグラフィ工程数、マスク枚
数が減少して、製造コストが低減化し、配線構造等が簡
略化されて高集積化できるとともに、適正な出力レベル
を得ることができる。
がＭＯＳトランジスタで構成され、その該論理回路の出
力レベルをレベル補正回路で補正し、前記論理回路と前
記レベル補正回路とが同一導電型のＭＯＳトランジスタ
で構成されている。従って、論理回路とレベル補正回路
のＭＯＳトランジスタを同一導電型としたので、イオン
ドーピング回数、フォトリソグラフィ工程数、マスク枚
数が減少して、製造コストが低減化し、配線構造等が簡
略化されて高集積化できるとともに、適正な出力レベル
を得ることができる。
【００５３】特に、前記論理回路を、パス・トランジス
タ・ロジック回路で構成したことにより、一層の低消費
電力性と、動作速度の高速化と、高集積化を図ることが
可能となり、同一導電型のＭＯＳトランジスタを使った
ことによる相乗効果が得られる。
タ・ロジック回路で構成したことにより、一層の低消費
電力性と、動作速度の高速化と、高集積化を図ることが
可能となり、同一導電型のＭＯＳトランジスタを使った
ことによる相乗効果が得られる。
【００５４】また、前記レベル補正回路を、同一導電型
のＭＯＳトランジスタからなるインバータ回路と、その
インバータ回路を構成するＭＯＳトランジスタのゲート
部に同一導電型のＭＯＳトランジスタとコンデンサから
なるゲート電位補償回路を備えている。従って、レベル
補正回路は、インバータ回路によりパス・トランジスタ
・ロジックからの入力レベルを補正し、さらに、そのイ
ンバータ回路のＭＯＳトランジスタのゲート電位の変動
を、ブートストラップ法のＭＯＳトランジスタとコンデ
ンサとを使ったゲート電位補償回路による補償により、
出力レベルを適正なレベルに補正することができる。
のＭＯＳトランジスタからなるインバータ回路と、その
インバータ回路を構成するＭＯＳトランジスタのゲート
部に同一導電型のＭＯＳトランジスタとコンデンサから
なるゲート電位補償回路を備えている。従って、レベル
補正回路は、インバータ回路によりパス・トランジスタ
・ロジックからの入力レベルを補正し、さらに、そのイ
ンバータ回路のＭＯＳトランジスタのゲート電位の変動
を、ブートストラップ法のＭＯＳトランジスタとコンデ
ンサとを使ったゲート電位補償回路による補償により、
出力レベルを適正なレベルに補正することができる。
【００５５】また、ＭＯＳトランジスタの半導体層を単
結晶シリコンで構成したので、移動度の高い、高速動作
可能な半導体装置とすることができる。
結晶シリコンで構成したので、移動度の高い、高速動作
可能な半導体装置とすることができる。
【図１】本発明の第１の実施の形態に係る論理回路の構
成を示す図。
成を示す図。
【図２】ｎＭＯＳインバータ回路の具体的な回路構成例
を示す図、
を示す図、
【図３】図２のｎＭＯＳインバータ回路のシンボルを示
す図。
す図。
【図４】図２のｎＭＯＳインバータ回路の入力信号と出
力信号の波形図。
力信号の波形図。
【図５】本発明の第２の実施の形態に係るｐＭＯＳイン
バータ回路の回路構成例を示す図。
バータ回路の回路構成例を示す図。
【図６】従来のＣＰＬ回路の構成を示す図。
【図７】従来のＣＭＯＳインバータ回路を示す図。
１１ 論理回路 １２ ｎＭＯＳパス・トランジスタ・ロジッ
ク・ネットワーク １３ ｎＭＯＳインバータ回路 １４，１５ インバータ回路 ２３ ｐＭＯＳインバータ回路 ２４，２５ インバータ回路
ク・ネットワーク １３ ｎＭＯＳインバータ回路 １４，１５ インバータ回路 ２３ ｐＭＯＳインバータ回路 ２４，２５ インバータ回路
【手続補正書】
【提出日】平成８年４月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には、論理回路とその論理回路の出力レベルを
補正するレベル補正回路からなる半導体装置に関する。
し、詳細には、論理回路とその論理回路の出力レベルを
補正するレベル補正回路からなる半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置で構成された論理回路
には、ＣＭＯＳスタティック論理回路などがある。この
ＣＭＯＳスタティック論理回路は、動作余裕が大きく、
設計が簡単で、そのままスケーリングができ、直流電流
が流れないことから広く集積回路に使われている。しか
し、このＣＭＯＳスタティック論理回路は、トランジス
タ数が多く、集積度に難点があるため、少ないトランジ
スタ数で論理回路を構成することが要請されている。
には、ＣＭＯＳスタティック論理回路などがある。この
ＣＭＯＳスタティック論理回路は、動作余裕が大きく、
設計が簡単で、そのままスケーリングができ、直流電流
が流れないことから広く集積回路に使われている。しか
し、このＣＭＯＳスタティック論理回路は、トランジス
タ数が多く、集積度に難点があるため、少ないトランジ
スタ数で論理回路を構成することが要請されている。
【０００３】そこで、現在は、低消費電力性と、高い処
理性能、および高集積化を同時に達成する論理回路とし
て、パス・トランジスタ・ロジック（Pass-transistor
Logic）回路が注目されている。このパス・トランジス
タ・ロジック回路は、「Ｈ」レベルの信号でも、「Ｌ」
レベルの信号でも駆動できることに特徴がある。
理性能、および高集積化を同時に達成する論理回路とし
て、パス・トランジスタ・ロジック（Pass-transistor
Logic）回路が注目されている。このパス・トランジス
タ・ロジック回路は、「Ｈ」レベルの信号でも、「Ｌ」
レベルの信号でも駆動できることに特徴がある。
【０００４】例えば、図６は、従来のコンプリメンタリ
ー・パス・トランジスタ・ロジック（ＣＰＬ：Compleme
ntary Pass-transistor Logic）１回路の構成を示す図
である。図６に示すように、ＣＰＬ１は、例えば、ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク２
と、ＣＭＯＳインバータ回路３とで構成されている。
ー・パス・トランジスタ・ロジック（ＣＰＬ：Compleme
ntary Pass-transistor Logic）１回路の構成を示す図
である。図６に示すように、ＣＰＬ１は、例えば、ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク２
と、ＣＭＯＳインバータ回路３とで構成されている。
【０００５】そして、上記ｎＭＯＳパス・トランジスタ
・ロジック・ネットワーク２は、「Ｈ」レベルの信号を
通すと、ここから出力される「Ｈ」レベルが電源電圧Ｖ
ddよりもｎＭＯＳのしきい値電圧分だけ低下する。この
ため、パス・トランジスタ・ロジック・ネットワーク２
の出力段には、ＣＭＯＳインバータ回路３を付加して、
低下した論理レベルを元に戻すとともに、負荷の駆動力
を増強している。
・ロジック・ネットワーク２は、「Ｈ」レベルの信号を
通すと、ここから出力される「Ｈ」レベルが電源電圧Ｖ
ddよりもｎＭＯＳのしきい値電圧分だけ低下する。この
ため、パス・トランジスタ・ロジック・ネットワーク２
の出力段には、ＣＭＯＳインバータ回路３を付加して、
低下した論理レベルを元に戻すとともに、負荷の駆動力
を増強している。
【０００６】ところが、上記ＣＭＯＳインバータ回路３
は、図７に示すように、ｐＭＯＳトランジスタ４とｎＭ
ＯＳトランジスタ５とで構成されており、ＣＭＯＳイン
バータ回路３の動作時にｎＭＯＳトランジスタ５が完全
にオフできなくなって、スタティック電流が流れたり、
また、電源電圧が低下すると、ＣＭＯＳインバータの動
作余裕がなくなる。
は、図７に示すように、ｐＭＯＳトランジスタ４とｎＭ
ＯＳトランジスタ５とで構成されており、ＣＭＯＳイン
バータ回路３の動作時にｎＭＯＳトランジスタ５が完全
にオフできなくなって、スタティック電流が流れたり、
また、電源電圧が低下すると、ＣＭＯＳインバータの動
作余裕がなくなる。
【０００７】そこで、従来のＣＰＬ１は、図６に示すよ
うに、ｐＭＯＳ交差ラッチ回路６をさらに付加して、出
力される「Ｈ」レベルを電源電圧Ｖddに補正することが
行われている。
うに、ｐＭＯＳ交差ラッチ回路６をさらに付加して、出
力される「Ｈ」レベルを電源電圧Ｖddに補正することが
行われている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図６に示すように、
論理回路のパス・トランジスタ・ロジック・ネットワー
ク２が同一導電型のｎＭＯＳ（あるいは、ｐＭＯＳで構
成することもできる）トランジスタのみで構成されてい
るにも関わらず、その出力段には出力レベル低下を防止
するためのＣＭＯＳインバータ回路３が設けられるとと
もに、そのＣＭＯＳインバータ回路３の出力レベルを補
正するためのｐＭＯＳ交差ラッチ回路６をさらに設ける
必要があった。これは、パス・トランジスタ・ロジック
を作成する基板上にｎＭＯＳとｐＭＯＳの両方の導電型
からなるトランジスタを作り込むことになるため、配線
や素子構造が複雑となり、回路面積が大きくなるととも
に、イオンドーピング回数やマスク枚数が増加して、製
造コストが高くなるという問題があった。
うな従来の半導体装置にあっては、図６に示すように、
論理回路のパス・トランジスタ・ロジック・ネットワー
ク２が同一導電型のｎＭＯＳ（あるいは、ｐＭＯＳで構
成することもできる）トランジスタのみで構成されてい
るにも関わらず、その出力段には出力レベル低下を防止
するためのＣＭＯＳインバータ回路３が設けられるとと
もに、そのＣＭＯＳインバータ回路３の出力レベルを補
正するためのｐＭＯＳ交差ラッチ回路６をさらに設ける
必要があった。これは、パス・トランジスタ・ロジック
を作成する基板上にｎＭＯＳとｐＭＯＳの両方の導電型
からなるトランジスタを作り込むことになるため、配線
や素子構造が複雑となり、回路面積が大きくなるととも
に、イオンドーピング回数やマスク枚数が増加して、製
造コストが高くなるという問題があった。
【０００９】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、論理回路や論理回路の出力レベルを
補正するレベル補正回路を、ｐＭＯＳあるいはｎＭＯＳ
のような同一導電型の絶縁ゲート型トランジスタで構成
することで、製造工程数が少なく、配線構造を簡略化し
て高集積化するとともに、適正な出力レベルが得られる
半導体装置を提供することを目的としている。
れたものであって、論理回路や論理回路の出力レベルを
補正するレベル補正回路を、ｐＭＯＳあるいはｎＭＯＳ
のような同一導電型の絶縁ゲート型トランジスタで構成
することで、製造工程数が少なく、配線構造を簡略化し
て高集積化するとともに、適正な出力レベルが得られる
半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】請求項１記載の半導体装
置は、絶縁ゲート型トランジスタで構成される論理回路
と、該論理回路の出力レベルを補正するレベル補正回路
と、を備え、前記論理回路と前記レベル補正回路とを構
成する絶縁ゲート型トランジスタが同一導電型であるこ
とを特徴とする。従って、論理回路とレベル補正回路で
使用する絶縁ゲート型トランジスタを同一導電型に統一
したため、イオンドーピング回数とマスク枚数とが少な
くできて、製造コストが低減化し、配線構造が簡略化さ
れて高集積化するとともに、適正な出力レベルを得るこ
とができる。
置は、絶縁ゲート型トランジスタで構成される論理回路
と、該論理回路の出力レベルを補正するレベル補正回路
と、を備え、前記論理回路と前記レベル補正回路とを構
成する絶縁ゲート型トランジスタが同一導電型であるこ
とを特徴とする。従って、論理回路とレベル補正回路で
使用する絶縁ゲート型トランジスタを同一導電型に統一
したため、イオンドーピング回数とマスク枚数とが少な
くできて、製造コストが低減化し、配線構造が簡略化さ
れて高集積化するとともに、適正な出力レベルを得るこ
とができる。
【００１１】また、請求項２記載の半導体装置は、前記
論理回路が、ローレベルあるいはハイレベルの何れの入
力レベルでも駆動できるパス・トランジスタ・ロジック
回路で構成されていてもよい。従って、論理回路にパス
・トランジスタ・ロジックを用いた場合は、一層の低消
費電力性と、動作速度の高速化と、高集積化を図ること
が可能となり、同一導電型の絶縁ゲート型トランジスタ
を使った相乗効果が得られる。
論理回路が、ローレベルあるいはハイレベルの何れの入
力レベルでも駆動できるパス・トランジスタ・ロジック
回路で構成されていてもよい。従って、論理回路にパス
・トランジスタ・ロジックを用いた場合は、一層の低消
費電力性と、動作速度の高速化と、高集積化を図ること
が可能となり、同一導電型の絶縁ゲート型トランジスタ
を使った相乗効果が得られる。
【００１２】また、請求項３記載の半導体装置は、前記
レベル補正回路が、同一導電型の絶縁ゲート型トランジ
スタからなるインバータ回路と、該インバータ回路を構
成する絶縁ゲート型トランジスタのゲート部に同一導電
型の絶縁ゲート型トランジスタとコンデンサとからな
り、前記インバータ回路の絶縁ゲート型トランジスタの
ゲート電位の変動を補償するゲート電位補償回路とを備
えるようにしてもよい。従って、レベル補正回路は、イ
ンバータ回路によりパス・トランジスタ・ロジックから
の入力レベルを補正し、さらに、そのインバータ回路の
絶縁ゲート型トランジスタのゲート電位の変動を、ブー
トストラップ法の絶縁ゲート型トランジスタとコンデン
サとを使ったゲート電位補償回路により補償することに
より、出力レベルを適正なレベルに補正することができ
る。
レベル補正回路が、同一導電型の絶縁ゲート型トランジ
スタからなるインバータ回路と、該インバータ回路を構
成する絶縁ゲート型トランジスタのゲート部に同一導電
型の絶縁ゲート型トランジスタとコンデンサとからな
り、前記インバータ回路の絶縁ゲート型トランジスタの
ゲート電位の変動を補償するゲート電位補償回路とを備
えるようにしてもよい。従って、レベル補正回路は、イ
ンバータ回路によりパス・トランジスタ・ロジックから
の入力レベルを補正し、さらに、そのインバータ回路の
絶縁ゲート型トランジスタのゲート電位の変動を、ブー
トストラップ法の絶縁ゲート型トランジスタとコンデン
サとを使ったゲート電位補償回路により補償することに
より、出力レベルを適正なレベルに補正することができ
る。
【００１３】また、請求項４記載の半導体装置は、前記
インバータ回路が、同一導電型の絶縁ゲート型トランジ
スタのソースもしくはドレインが電源からグラウンドに
向かって少なくとも２個直列に接続された第１および第
２の絶縁ゲート型トランジスタと、前記第１および第２
の絶縁ゲート型トランジスタの接続部に接続された第１
の出力端部と、同一導電型の絶縁ゲート型トランジスタ
のソースもしくはドレインが電源からグラウンドに向か
って少なくとも２個直列に接続された第３および第４の
絶縁ゲート型トランジスタと、前記第３および第４の絶
縁ゲート型トランジスタの接続部に接続された第２の出
力端部と、を備え、前記ゲート電位保持回路が、出力端
が前記第１または第２の絶縁ゲート型トランジスタのゲ
ートに接続された第５の絶縁ゲート型トランジスタと、
一端が前記第１および第２の絶縁ゲート型トランジスタ
の接続部に接続され、他端が前記第５の絶縁ゲート型ト
ランジスタの出力端に接続された第１のコンデンサと、
出力端が前記第３または第４の絶縁ゲート型トランジス
タのゲートに接続された第６の絶縁ゲート型トランジス
タと、一端が前記第３および第４の絶縁ゲート型トラン
ジスタの接続部に接続され、他端が前記第６の絶縁ゲー
ト型トランジスタの出力端に接続された第２のコンデン
サと、を備えていてもよい。
インバータ回路が、同一導電型の絶縁ゲート型トランジ
スタのソースもしくはドレインが電源からグラウンドに
向かって少なくとも２個直列に接続された第１および第
２の絶縁ゲート型トランジスタと、前記第１および第２
の絶縁ゲート型トランジスタの接続部に接続された第１
の出力端部と、同一導電型の絶縁ゲート型トランジスタ
のソースもしくはドレインが電源からグラウンドに向か
って少なくとも２個直列に接続された第３および第４の
絶縁ゲート型トランジスタと、前記第３および第４の絶
縁ゲート型トランジスタの接続部に接続された第２の出
力端部と、を備え、前記ゲート電位保持回路が、出力端
が前記第１または第２の絶縁ゲート型トランジスタのゲ
ートに接続された第５の絶縁ゲート型トランジスタと、
一端が前記第１および第２の絶縁ゲート型トランジスタ
の接続部に接続され、他端が前記第５の絶縁ゲート型ト
ランジスタの出力端に接続された第１のコンデンサと、
出力端が前記第３または第４の絶縁ゲート型トランジス
タのゲートに接続された第６の絶縁ゲート型トランジス
タと、一端が前記第３および第４の絶縁ゲート型トラン
ジスタの接続部に接続され、他端が前記第６の絶縁ゲー
ト型トランジスタの出力端に接続された第２のコンデン
サと、を備えていてもよい。
【００１４】また、請求項５記載の半導体装置は、前記
絶縁ゲート型トランジスタがｎ型の絶縁ゲート型トラン
ジスタでのみ構成されていてもよい。
絶縁ゲート型トランジスタがｎ型の絶縁ゲート型トラン
ジスタでのみ構成されていてもよい。
【００１５】また、請求項６記載の半導体装置は、前記
絶縁ゲート型トランジスタの半導体層が単結晶シリコン
で構成されていてもよい。
絶縁ゲート型トランジスタの半導体層が単結晶シリコン
で構成されていてもよい。
【００１６】
【発明の実施の形態】以下、本発明の半導体装置の実施
の形態を図面に基づいて説明する。図１〜図５は、本発
明の半導体装置である論理回路の実施の形態を示す図で
ある。ここでは、半導体装置を構成する論理回路にパス
・トランジスタ・ロジックが用いられ、この論理回路を
構成する全てのトランジスタに同一導電型のｎＭＯＳト
ランジスタ、あるいは、論理回路を構成する全ての絶縁
ゲート型トランジスタにｐＭＯＳトランジスタを使って
実施したものである。
の形態を図面に基づいて説明する。図１〜図５は、本発
明の半導体装置である論理回路の実施の形態を示す図で
ある。ここでは、半導体装置を構成する論理回路にパス
・トランジスタ・ロジックが用いられ、この論理回路を
構成する全てのトランジスタに同一導電型のｎＭＯＳト
ランジスタ、あるいは、論理回路を構成する全ての絶縁
ゲート型トランジスタにｐＭＯＳトランジスタを使って
実施したものである。
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る論理回路１１の構成を示す図であ
る。図１に示すように、第１の実施の形態の論理回路１
１は、ｎＭＯＳパス・トランジスタ・ロジック・ネット
ワーク（Pass-transistor Logic Network）１２と、ｎ
ＭＯＳインバータ回路１３とで構成されている。
１の実施の形態に係る論理回路１１の構成を示す図であ
る。図１に示すように、第１の実施の形態の論理回路１
１は、ｎＭＯＳパス・トランジスタ・ロジック・ネット
ワーク（Pass-transistor Logic Network）１２と、ｎ
ＭＯＳインバータ回路１３とで構成されている。
【００１８】ｎＭＯＳパス・トランジスタ・ロジック・
ネットワーク１２は、従来のＣＭＯＳスタティック論理
回路のようにゲート・レベルで論理を合成するのではな
く、トランジスタ・レベルで論理を合成する論理回路で
ある。このパス・トランジスタ・ロジックは、現在、Ｃ
ＡＤ（ Computer Aided Design）などにより論理回路を
自動合成することが可能であって、構成されるトランジ
スタ数を最小数に近づけることができる。このため、消
費電力が低減され、回路面積が小さく、高速動作し、低
コスト化することが可能な論理回路とすることができ
る。また、パス・トランジスタ・ロジックは、「Ｈ」レ
ベルでも「Ｌ」レベルでも駆動することができる点に特
徴がある。
ネットワーク１２は、従来のＣＭＯＳスタティック論理
回路のようにゲート・レベルで論理を合成するのではな
く、トランジスタ・レベルで論理を合成する論理回路で
ある。このパス・トランジスタ・ロジックは、現在、Ｃ
ＡＤ（ Computer Aided Design）などにより論理回路を
自動合成することが可能であって、構成されるトランジ
スタ数を最小数に近づけることができる。このため、消
費電力が低減され、回路面積が小さく、高速動作し、低
コスト化することが可能な論理回路とすることができ
る。また、パス・トランジスタ・ロジックは、「Ｈ」レ
ベルでも「Ｌ」レベルでも駆動することができる点に特
徴がある。
【００１９】図１に示すパス・トランジスタ・ロジック
・ネットワーク１２は、複数のｎＭＯＳトランジスタが
それぞれ接続されていて、各ゲートとドレインから入力
される論理の組み合わせを変えることにより、所望の論
理回路を自由に構成することができる。例えば、アンド
・ナンド回路、オア・ノア回路、エクスクルシブ・オア
・ノア回路等を、ここでは４個のｎＭＯＳトランジスタ
を使って容易に構成することができる。
・ネットワーク１２は、複数のｎＭＯＳトランジスタが
それぞれ接続されていて、各ゲートとドレインから入力
される論理の組み合わせを変えることにより、所望の論
理回路を自由に構成することができる。例えば、アンド
・ナンド回路、オア・ノア回路、エクスクルシブ・オア
・ノア回路等を、ここでは４個のｎＭＯＳトランジスタ
を使って容易に構成することができる。
【００２０】ｎＭＯＳインバータ回路１３は、上記ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられ、パス・トランジスタ・ロジック・
ネットワーク１２からの出力レベルを適正なレベルに補
正するレベル補正回路である。パス・トランジスタ・ロ
ジック・ネットワーク１２に「Ｈ」レベルの信号を通す
と、ここから出力される「Ｈ」レベルが電源電圧Ｖddよ
りもｎＭＯＳのしきい値電圧分だけ低下する。このた
め、パス・トランジスタ・ロジック・ネットワーク１２
の出力段には、ｎＭＯＳインバータ回路１３を付加し
て、低下した論理レベルを元に戻している。本発明の特
徴的な構成は、このｎＭＯＳインバータ回路１３にあ
り、これを図２〜図４を使って説明する。
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられ、パス・トランジスタ・ロジック・
ネットワーク１２からの出力レベルを適正なレベルに補
正するレベル補正回路である。パス・トランジスタ・ロ
ジック・ネットワーク１２に「Ｈ」レベルの信号を通す
と、ここから出力される「Ｈ」レベルが電源電圧Ｖddよ
りもｎＭＯＳのしきい値電圧分だけ低下する。このた
め、パス・トランジスタ・ロジック・ネットワーク１２
の出力段には、ｎＭＯＳインバータ回路１３を付加し
て、低下した論理レベルを元に戻している。本発明の特
徴的な構成は、このｎＭＯＳインバータ回路１３にあ
り、これを図２〜図４を使って説明する。
【００２１】図２は、ｎＭＯＳインバータ回路１３の具
体的な回路構成例を示す図であり、図３は、図２のｎＭ
ＯＳインバータ回路１３のシンボルを示す図であり、図
４は、図２のｎＭＯＳインバータ回路１３の入力信号と
出力信号の波形図である。
体的な回路構成例を示す図であり、図３は、図２のｎＭ
ＯＳインバータ回路１３のシンボルを示す図であり、図
４は、図２のｎＭＯＳインバータ回路１３の入力信号と
出力信号の波形図である。
【００２２】まず、構成を説明する。図２に示すよう
に、第１の実施の形態における特徴は、上記したパス・
トランジスタ・ロジックと同一導電型のトランジスタに
よってｎＭＯＳインバータ回路１３が構成されており、
ｎＭＯＳインバータ回路１３は、さらに２つのインバー
タ回路１４、１５に分けられる。
に、第１の実施の形態における特徴は、上記したパス・
トランジスタ・ロジックと同一導電型のトランジスタに
よってｎＭＯＳインバータ回路１３が構成されており、
ｎＭＯＳインバータ回路１３は、さらに２つのインバー
タ回路１４、１５に分けられる。
【００２３】そこで、インバータ回路１４は、３個のｎ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、１個のコンデ
ンサＣ１とで構成されている。通常のインバータ回路
は、ｎＭＯＳトランジスタＱ２およびＱ３のソースおよ
びドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）との
間に直列に接続されているだけで、ｎＭＯＳトランジス
タＱ２のゲートには、入力端部（ＩＮ）から正論理又は
負論理が印加され、ｎＭＯＳトランジスタＱ３のゲート
には、反転入力端部（￣ＩＮ）から入力端部（ＩＮ）側
とは逆の論理が印加される。
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、１個のコンデ
ンサＣ１とで構成されている。通常のインバータ回路
は、ｎＭＯＳトランジスタＱ２およびＱ３のソースおよ
びドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）との
間に直列に接続されているだけで、ｎＭＯＳトランジス
タＱ２のゲートには、入力端部（ＩＮ）から正論理又は
負論理が印加され、ｎＭＯＳトランジスタＱ３のゲート
には、反転入力端部（￣ＩＮ）から入力端部（ＩＮ）側
とは逆の論理が印加される。
【００２４】以上のような従来のインバータ回路の構成
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、反転
出力端部（￣ＯＵＴ）からは「０」が出力されるが、逆
に、入力端部（ＩＮ）に「１」が入力され、反転入力端
部（￣ＩＮ）から「０」が入力されると、反転出力端部
（￣ＯＵＴ）からは充分上がりきらないハイレベルの
「１」が出力されることになる。これは、パス・トラン
ジスタ・ロジック・ネットワーク１２からｎＭＯＳトラ
ンジスタＱ２をオンする際に入力される「Ｈ」レベルの
ゲート電位が、電源電圧ＶddよりもｎＭＯＳのしきい値
電圧分だけ低下することになるからである。
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、反転
出力端部（￣ＯＵＴ）からは「０」が出力されるが、逆
に、入力端部（ＩＮ）に「１」が入力され、反転入力端
部（￣ＩＮ）から「０」が入力されると、反転出力端部
（￣ＯＵＴ）からは充分上がりきらないハイレベルの
「１」が出力されることになる。これは、パス・トラン
ジスタ・ロジック・ネットワーク１２からｎＭＯＳトラ
ンジスタＱ２をオンする際に入力される「Ｈ」レベルの
ゲート電位が、電源電圧ＶddよりもｎＭＯＳのしきい値
電圧分だけ低下することになるからである。
【００２５】そこで、第１の実施の形態では、図２に示
すように、インバータ回路１４のｎＭＯＳトランジスタ
Ｑ２のゲートと入力端部（ＩＮ）との間に、ゲートに電
源電圧（Ｖdd）が印加されたｎＭＯＳトランジスタＱ１
を設けるとともに、ｎＭＯＳトランジスタＱ２とＱ３の
接続部と、前記ｎＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２のゲートとの間に、コンデンサＣ１を介
して接続するように構成されている。この回路構成は、
いわゆるブートストラップ法といわれ、ｎＭＯＳトラン
ジスタＱ２のゲート容量を増大させて、ゲートに十分な
オン電圧（ここでは、「Ｈ」の電圧）を保持して、出力
レベルの低下を防止するものである。
すように、インバータ回路１４のｎＭＯＳトランジスタ
Ｑ２のゲートと入力端部（ＩＮ）との間に、ゲートに電
源電圧（Ｖdd）が印加されたｎＭＯＳトランジスタＱ１
を設けるとともに、ｎＭＯＳトランジスタＱ２とＱ３の
接続部と、前記ｎＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２のゲートとの間に、コンデンサＣ１を介
して接続するように構成されている。この回路構成は、
いわゆるブートストラップ法といわれ、ｎＭＯＳトラン
ジスタＱ２のゲート容量を増大させて、ゲートに十分な
オン電圧（ここでは、「Ｈ」の電圧）を保持して、出力
レベルの低下を防止するものである。
【００２６】従って、インバータ回路１４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｎＭＯＳトラン
ジスタＱ３がオフ動作し、ｎＭＯＳトランジスタＱ２を
確実にオンして、電源電圧（Ｖdd）からレベル低下の無
いハイレベル「１」を反転出力端部（￣ＯＵＴ）から出
力することができる。
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｎＭＯＳトラン
ジスタＱ３がオフ動作し、ｎＭＯＳトランジスタＱ２を
確実にオンして、電源電圧（Ｖdd）からレベル低下の無
いハイレベル「１」を反転出力端部（￣ＯＵＴ）から出
力することができる。
【００２７】また、第１の実施の形態に係るｎＭＯＳイ
ンバータ回路１３は、さらにインバータ回路１５を備え
ており、入力端部（ＩＮ）から入力される論理を反転し
た論理が出力端部（ＯＵＴ）から出力される。インバー
タ回路１５の構成は、インバータ回路１４と同様の構成
からなり、それぞれＱ１→Ｑ４、Ｑ２→Ｑ５、Ｑ３→Ｑ
６、Ｃ１→Ｃ２に相当し、相互の接続関係も同様であ
る。
ンバータ回路１３は、さらにインバータ回路１５を備え
ており、入力端部（ＩＮ）から入力される論理を反転し
た論理が出力端部（ＯＵＴ）から出力される。インバー
タ回路１５の構成は、インバータ回路１４と同様の構成
からなり、それぞれＱ１→Ｑ４、Ｑ２→Ｑ５、Ｑ３→Ｑ
６、Ｃ１→Ｃ２に相当し、相互の接続関係も同様であ
る。
【００２８】異なる点は、図２に示すように、入力端部
（ＩＮ）に対して、インバータ回路１４は、電源（Ｖd
d）側に接続されたｎＭＯＳトランジスタＱ２のゲート
につながるｎＭＯＳトランジスタＱ１に接続されている
が、インバータ回路１５では、逆のグラウンド（ＧＮ
Ｄ）側に接続されたｎＭＯＳトランジスタＱ６のゲート
に接続されている。また、反転入力端部（￣ＩＮ）に対
しては、インバータ回路１４は、グラウンド（ＧＮＤ）
側に接続されたｎＭＯＳトランジスタＱ３のゲートに接
続されるとともに、インバータ回路１５では、逆の電源
（Ｖdd）側に接続されたｎＭＯＳトランジスタＱ５のゲ
ートにつながるｎＭＯＳトランジスタＱ４に接続されて
いる。
（ＩＮ）に対して、インバータ回路１４は、電源（Ｖd
d）側に接続されたｎＭＯＳトランジスタＱ２のゲート
につながるｎＭＯＳトランジスタＱ１に接続されている
が、インバータ回路１５では、逆のグラウンド（ＧＮ
Ｄ）側に接続されたｎＭＯＳトランジスタＱ６のゲート
に接続されている。また、反転入力端部（￣ＩＮ）に対
しては、インバータ回路１４は、グラウンド（ＧＮＤ）
側に接続されたｎＭＯＳトランジスタＱ３のゲートに接
続されるとともに、インバータ回路１５では、逆の電源
（Ｖdd）側に接続されたｎＭＯＳトランジスタＱ５のゲ
ートにつながるｎＭＯＳトランジスタＱ４に接続されて
いる。
【００２９】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路１４と１５とが
逆に接続されているため、インバータ回路１４の出力が
反転出力端部（￣ＯＵＴ）となり、インバータ回路１５
の出力が出力端部（ＯＵＴ）となって、それぞれ反対の
論理を出力することができる。
端部（￣ＩＮ）に対してインバータ回路１４と１５とが
逆に接続されているため、インバータ回路１４の出力が
反転出力端部（￣ＯＵＴ）となり、インバータ回路１５
の出力が出力端部（ＯＵＴ）となって、それぞれ反対の
論理を出力することができる。
【００３０】上記図２に示したｎＭＯＳインバータ回路
１３をシンボルで表わしたのが図３であり、入力端部
（ＩＮ）と反転入力端部（￣ＩＮ）、および、出力端部
（ＯＵＴ）と反転出力端部（￣ＯＵＴ）との関係を示し
ている。そして、この図３と同じシンボルが図１のｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられている。
１３をシンボルで表わしたのが図３であり、入力端部
（ＩＮ）と反転入力端部（￣ＩＮ）、および、出力端部
（ＯＵＴ）と反転出力端部（￣ＯＵＴ）との関係を示し
ている。そして、この図３と同じシンボルが図１のｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられている。
【００３１】第１の実施の形態では、上記したように、
ｎＭＯＳパス・トランジスタ・ロジック・ネットワーク
１２の出力段に、ｎＭＯＳインバータ回路１３を設けた
ため、論理回路を構成するＭＯＳトランジスタ全てを同
一導電型とすることが可能である。従って、従来のよう
に、ｎＭＯＳパス・トランジスタ・ロジック・ネットワ
ーク１２に対して、ＣＭＯＳインバータ回路やｐＭＯＳ
交差ラッチ回路を設ける場合と比べて、素子構造が簡略
化され、イオンドーピング工程数やマスク枚数を減少す
ることができるので、製造コストを低減できる。
ｎＭＯＳパス・トランジスタ・ロジック・ネットワーク
１２の出力段に、ｎＭＯＳインバータ回路１３を設けた
ため、論理回路を構成するＭＯＳトランジスタ全てを同
一導電型とすることが可能である。従って、従来のよう
に、ｎＭＯＳパス・トランジスタ・ロジック・ネットワ
ーク１２に対して、ＣＭＯＳインバータ回路やｐＭＯＳ
交差ラッチ回路を設ける場合と比べて、素子構造が簡略
化され、イオンドーピング工程数やマスク枚数を減少す
ることができるので、製造コストを低減できる。
【００３２】また、ｎＭＯＳパス・トランジスタ・ロジ
ック・ネットワーク１２の出力段には、出力レベルの低
下を防止するため、従来はＣＭＯＳインバータ回路を設
けていたが、第１の実施の形態では同一導電型のｎＭＯ
Ｓインバータ回路を採用している。そして、このｎＭＯ
Ｓインバータ回路を採用すると出力レベルの低下が確実
に防止できないため、ｎＭＯＳインバータ回路内のゲー
ト部にさらにｎＭＯＳトランジスタとコンデンサとを組
込んだブートストラップ法を採用し、ゲート電位の変動
を補償することにより出力レベルの低下が補正され、適
正な出力レベルが得られるレベル補正回路を構成してい
る。
ック・ネットワーク１２の出力段には、出力レベルの低
下を防止するため、従来はＣＭＯＳインバータ回路を設
けていたが、第１の実施の形態では同一導電型のｎＭＯ
Ｓインバータ回路を採用している。そして、このｎＭＯ
Ｓインバータ回路を採用すると出力レベルの低下が確実
に防止できないため、ｎＭＯＳインバータ回路内のゲー
ト部にさらにｎＭＯＳトランジスタとコンデンサとを組
込んだブートストラップ法を採用し、ゲート電位の変動
を補償することにより出力レベルの低下が補正され、適
正な出力レベルが得られるレベル補正回路を構成してい
る。
【００３３】具体的には、図１に示すｎＭＯＳパス・ト
ランジスタ・ロジック・ネットワーク１２からｎＭＯＳ
インバータ回路１３に入力される入力端部（ＩＮ）の入
力信号波形は、図４（ａ）に示すように、本来の入力信
号の電位が、ローレベル「Ｌ」が０Ｖで、ハイレベル
「Ｈ」が５Ｖであるべきものが、ハイレベル「Ｈ」の出
力電位が低下していることがわかる。しかし、第１の実
施の形態のｎＭＯＳインバータ回路１３を介して出力端
部（ＯＵＴ）から出力される反転出力波形は、図４
（ｂ）に示すように、ハイレベル「Ｈ」が５Ｖに確実に
シフトアップされおり、ｎＭＯＳインバータ回路１３の
レベル補正作用によって適正な論理出力が得られること
がわかる。
ランジスタ・ロジック・ネットワーク１２からｎＭＯＳ
インバータ回路１３に入力される入力端部（ＩＮ）の入
力信号波形は、図４（ａ）に示すように、本来の入力信
号の電位が、ローレベル「Ｌ」が０Ｖで、ハイレベル
「Ｈ」が５Ｖであるべきものが、ハイレベル「Ｈ」の出
力電位が低下していることがわかる。しかし、第１の実
施の形態のｎＭＯＳインバータ回路１３を介して出力端
部（ＯＵＴ）から出力される反転出力波形は、図４
（ｂ）に示すように、ハイレベル「Ｈ」が５Ｖに確実に
シフトアップされおり、ｎＭＯＳインバータ回路１３の
レベル補正作用によって適正な論理出力が得られること
がわかる。
【００３４】（第２の実施の形態）上記第１の実施の形
態では、論理回路１１に用いるトランジスタを全てｎＭ
ＯＳトランジスタとして構成したが、これとは逆に、第
２の実施の形態では、トランジスタを全てｐＭＯＳトラ
ンジスタで構成した例を説明する。図５は、第２の実施
の形態に係るｐＭＯＳインバータ回路２３の回路構成例
を示す図である。
態では、論理回路１１に用いるトランジスタを全てｎＭ
ＯＳトランジスタとして構成したが、これとは逆に、第
２の実施の形態では、トランジスタを全てｐＭＯＳトラ
ンジスタで構成した例を説明する。図５は、第２の実施
の形態に係るｐＭＯＳインバータ回路２３の回路構成例
を示す図である。
【００３５】なお、論理回路１１に用いるトランジスタ
を全てｐＭＯＳトランジスタで構成する場合は、図示し
ていないが、図１のパス・トランジスタ・ロジック・ネ
ットワーク１２に相当する部分が全てｐＭＯＳトランジ
スタで構成されている。そして、図５に示すように、ｐ
ＭＯＳインバータ回路２３は、さらに２つのインバータ
回路２４、２５に分けられる。
を全てｐＭＯＳトランジスタで構成する場合は、図示し
ていないが、図１のパス・トランジスタ・ロジック・ネ
ットワーク１２に相当する部分が全てｐＭＯＳトランジ
スタで構成されている。そして、図５に示すように、ｐ
ＭＯＳインバータ回路２３は、さらに２つのインバータ
回路２４、２５に分けられる。
【００３６】インバータ回路２４は、３個のｎＭＯＳト
ランジスタＱ１１、Ｑ１２、Ｑ１３と、１個のコンデン
サＣ１１とで構成されている。通常のインバータ回路
は、ｐＭＯＳトランジスタＱ１２およびＱ１３のソース
およびドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）
との間に直列に接続されているだけで、ｐＭＯＳトラン
ジスタＱ１２のゲートには、入力端部（ＩＮ）から正論
理又は負論理が印加され、ｐＭＯＳトランジスタＱ１３
のゲートには、反転入力端部（￣ＩＮ）から入力端部
（ＩＮ）とは逆の論理が印加される。
ランジスタＱ１１、Ｑ１２、Ｑ１３と、１個のコンデン
サＣ１１とで構成されている。通常のインバータ回路
は、ｐＭＯＳトランジスタＱ１２およびＱ１３のソース
およびドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）
との間に直列に接続されているだけで、ｐＭＯＳトラン
ジスタＱ１２のゲートには、入力端部（ＩＮ）から正論
理又は負論理が印加され、ｐＭＯＳトランジスタＱ１３
のゲートには、反転入力端部（￣ＩＮ）から入力端部
（ＩＮ）とは逆の論理が印加される。
【００３７】このような従来のｐＭＯＳインバータ回路
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、出力
端部（ＯＵＴ）から「１」が出力されるが、逆に、入力
端部（ＩＮ）に「１」が入力され、反転入力端部（￣Ｉ
Ｎ）から「０」が入力されると、出力端部（ＯＵＴ）か
らは充分下がりきらないローレベルの「０」が出力され
ることになる。これは、ｐＭＯＳトランジスタＱ１３が
オンするときに、そのしきい値電圧分だけグラウンド
（ＧＮＤ）レベルが上昇するからである。
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、出力
端部（ＯＵＴ）から「１」が出力されるが、逆に、入力
端部（ＩＮ）に「１」が入力され、反転入力端部（￣Ｉ
Ｎ）から「０」が入力されると、出力端部（ＯＵＴ）か
らは充分下がりきらないローレベルの「０」が出力され
ることになる。これは、ｐＭＯＳトランジスタＱ１３が
オンするときに、そのしきい値電圧分だけグラウンド
（ＧＮＤ）レベルが上昇するからである。
【００３８】そこで、第２の実施の形態では、図５に示
すように、インバータ回路２４のｐＭＯＳトランジスタ
Ｑ１３のゲートと反転入力端部（￣ＩＮ）との間に、ゲ
ートにグラウンド電位（ＧＮＤ）を印加されたｐＭＯＳ
トランジスタＱ１１を設けるとともに、ｐＭＯＳトラン
ジスタＱ１２とＱ１３の接続部と、前記ｐＭＯＳトラン
ジスタＱ１１とｐＭＯＳトランジスタＱ１３のゲートと
の間に、コンデンサＣ１１を介して接続するように構成
されている。このブートストラップ法による回路構成
は、ｐＭＯＳトランジスタＱ１３のゲート容量を増大さ
せて、ゲートに十分なオン電圧（ここでは、「Ｌ」の電
圧）が保持されるようにして、出力されるローレベルの
上昇を防止するものである。
すように、インバータ回路２４のｐＭＯＳトランジスタ
Ｑ１３のゲートと反転入力端部（￣ＩＮ）との間に、ゲ
ートにグラウンド電位（ＧＮＤ）を印加されたｐＭＯＳ
トランジスタＱ１１を設けるとともに、ｐＭＯＳトラン
ジスタＱ１２とＱ１３の接続部と、前記ｐＭＯＳトラン
ジスタＱ１１とｐＭＯＳトランジスタＱ１３のゲートと
の間に、コンデンサＣ１１を介して接続するように構成
されている。このブートストラップ法による回路構成
は、ｐＭＯＳトランジスタＱ１３のゲート容量を増大さ
せて、ゲートに十分なオン電圧（ここでは、「Ｌ」の電
圧）が保持されるようにして、出力されるローレベルの
上昇を防止するものである。
【００３９】従って、インバータ回路２４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｐＭＯＳトラン
ジスタＱ１２がオフ動作して、ｐＭＯＳトランジスタＱ
１３を確実にオン動作させるため、出力端部（ＯＵＴ）
からはグラウンド電位（ＧＮＤ）の上昇の無いローレベ
ル「０」を出力することができる。
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｐＭＯＳトラン
ジスタＱ１２がオフ動作して、ｐＭＯＳトランジスタＱ
１３を確実にオン動作させるため、出力端部（ＯＵＴ）
からはグラウンド電位（ＧＮＤ）の上昇の無いローレベ
ル「０」を出力することができる。
【００４０】また、第２の実施の形態に係るｐＭＯＳイ
ンバータ回路２３は、インバータ回路２５を備えてお
り、入力端部（ＩＮ）から入力される論理が反転された
論理を反転出力端部（￣ＯＵＴ）から出力する。インバ
ータ回路２５の構成は、インバータ回路２４と同様であ
って、それぞれＱ１１→Ｑ１４、Ｑ１２→Ｑ１５、Ｑ１
３→Ｑ１６、Ｃ１１→Ｃ１２に相当し、相互の接続関係
も同様である。
ンバータ回路２３は、インバータ回路２５を備えてお
り、入力端部（ＩＮ）から入力される論理が反転された
論理を反転出力端部（￣ＯＵＴ）から出力する。インバ
ータ回路２５の構成は、インバータ回路２４と同様であ
って、それぞれＱ１１→Ｑ１４、Ｑ１２→Ｑ１５、Ｑ１
３→Ｑ１６、Ｃ１１→Ｃ１２に相当し、相互の接続関係
も同様である。
【００４１】異なる点は、図５に示すように、入力端部
（ＩＮ）に対して、インバータ回路２４は、電源（Ｖd
d）側に接続されたｐＭＯＳトランジスタＱ１２のゲー
トに接続されるとともに、インバータ回路２５では、逆
のグラウンド（ＧＮＤ）側に接続されたｐＭＯＳトラン
ジスタＱ１６のゲートにつながるｐＭＯＳトランジスタ
Ｑ１４に接続される。また、反転入力端部（￣ＩＮ）に
対しては、インバータ回路２４は、グラウンド（ＧＮ
Ｄ）側に接続されたｐＭＯＳトランジスタＱ１３のゲー
トにつながるｐＭＯＳトランジスタＱ１１に接続され、
インバータ回路２５では、逆の電源（Ｖdd）側に接続さ
れたｐＭＯＳトランジスタＱ１５のゲートに接続されて
いる。
（ＩＮ）に対して、インバータ回路２４は、電源（Ｖd
d）側に接続されたｐＭＯＳトランジスタＱ１２のゲー
トに接続されるとともに、インバータ回路２５では、逆
のグラウンド（ＧＮＤ）側に接続されたｐＭＯＳトラン
ジスタＱ１６のゲートにつながるｐＭＯＳトランジスタ
Ｑ１４に接続される。また、反転入力端部（￣ＩＮ）に
対しては、インバータ回路２４は、グラウンド（ＧＮ
Ｄ）側に接続されたｐＭＯＳトランジスタＱ１３のゲー
トにつながるｐＭＯＳトランジスタＱ１１に接続され、
インバータ回路２５では、逆の電源（Ｖdd）側に接続さ
れたｐＭＯＳトランジスタＱ１５のゲートに接続されて
いる。
【００４２】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路２４と２５とが
逆に接続されているため、インバータ回路２４の出力が
出力端部（ＯＵＴ）となり、インバータ回路２５の出力
が反転出力端部（￣ＯＵＴ）となって、それぞれ反対の
論理が出力されるものである。そして、図５に示すｐＭ
ＯＳインバータ回路２３は、図示しないｐＭＯＳパス・
トランジスタ・ロジック・ネットワークの出力段に設け
られて構成されている。
端部（￣ＩＮ）に対してインバータ回路２４と２５とが
逆に接続されているため、インバータ回路２４の出力が
出力端部（ＯＵＴ）となり、インバータ回路２５の出力
が反転出力端部（￣ＯＵＴ）となって、それぞれ反対の
論理が出力されるものである。そして、図５に示すｐＭ
ＯＳインバータ回路２３は、図示しないｐＭＯＳパス・
トランジスタ・ロジック・ネットワークの出力段に設け
られて構成されている。
【００４３】第２の実施の形態では、上記したように、
ｐＭＯＳパス・トランジスタ・ロジック・ネットワーク
の出力段に、ｐＭＯＳインバータ回路２３を設けたた
め、ロジック回路を構成するＭＯＳトランジスタ全てを
同一導電型とすることが可能である。従って、従来例と
比較すると、素子構造が簡略化され、イオンドーピング
工程数やマスク枚数を減少することができるので、製造
コストを低減できる。
ｐＭＯＳパス・トランジスタ・ロジック・ネットワーク
の出力段に、ｐＭＯＳインバータ回路２３を設けたた
め、ロジック回路を構成するＭＯＳトランジスタ全てを
同一導電型とすることが可能である。従って、従来例と
比較すると、素子構造が簡略化され、イオンドーピング
工程数やマスク枚数を減少することができるので、製造
コストを低減できる。
【００４４】また、ｐＭＯＳパス・トランジスタ・ロジ
ック・ネットワークの出力段には、出力レベル（ローレ
ベル）が上昇するのを防止するため、同一導電型のｐＭ
ＯＳインバータ回路を採用し、さらに、このｐＭＯＳイ
ンバータ回路による出力レベルの上昇を確実に防止する
ため、ｐＭＯＳインバータ回路２３内にさらにＭＯＳト
ランジスタとコンデンサとを組込んだブートストラップ
法を採用している。このため、出力レベルの上昇を補正
して、適正な出力レベルが得られるレベル補正回路とす
ることができる。
ック・ネットワークの出力段には、出力レベル（ローレ
ベル）が上昇するのを防止するため、同一導電型のｐＭ
ＯＳインバータ回路を採用し、さらに、このｐＭＯＳイ
ンバータ回路による出力レベルの上昇を確実に防止する
ため、ｐＭＯＳインバータ回路２３内にさらにＭＯＳト
ランジスタとコンデンサとを組込んだブートストラップ
法を採用している。このため、出力レベルの上昇を補正
して、適正な出力レベルが得られるレベル補正回路とす
ることができる。
【００４５】具体的には、図示しないｐＭＯＳパス・ト
ランジスタ・ロジック・ネットワークからｐＭＯＳイン
バータ回路２３の入力端部（ＩＮ）に入力される信号
は、本来の入力信号の電位が、ローレベル「Ｌ」が０Ｖ
で、ハイレベル「Ｈ」が５Ｖであるべきものが、ローレ
ベル「Ｌ」の出力電位が０Ｖよりも高くなっている。し
かし、第２の実施の形態のｐＭＯＳインバータ回路２３
を介して出力端部（ＯＵＴ）から出力される反転出力波
形は、ローレベル「Ｌ」が確実に０Ｖとなる。このよう
に、第２の実施の形態の論理回路は、ｐＭＯＳインバー
タ回路２３によるレベル補正作用によって適正な論理出
力を得ることができる。
ランジスタ・ロジック・ネットワークからｐＭＯＳイン
バータ回路２３の入力端部（ＩＮ）に入力される信号
は、本来の入力信号の電位が、ローレベル「Ｌ」が０Ｖ
で、ハイレベル「Ｈ」が５Ｖであるべきものが、ローレ
ベル「Ｌ」の出力電位が０Ｖよりも高くなっている。し
かし、第２の実施の形態のｐＭＯＳインバータ回路２３
を介して出力端部（ＯＵＴ）から出力される反転出力波
形は、ローレベル「Ｌ」が確実に０Ｖとなる。このよう
に、第２の実施の形態の論理回路は、ｐＭＯＳインバー
タ回路２３によるレベル補正作用によって適正な論理出
力を得ることができる。
【００４６】上記したように、第２の実施の形態に係る
論理回路は、パス・トランジスタ・ロジックを用いたこ
とにより、最小数に近いトランジスタ数で回路を構成す
ることが可能であって、低消費電力化と、高速化と、高
集積化を図ることができる。
論理回路は、パス・トランジスタ・ロジックを用いたこ
とにより、最小数に近いトランジスタ数で回路を構成す
ることが可能であって、低消費電力化と、高速化と、高
集積化を図ることができる。
【００４７】そして、このパス・トランジスタ・ロジッ
クからなる論理回路の出力段には、パス・トランジスタ
・ロジックで用いたトランジスタと同じ導電型からなる
ｐＭＯＳトランジスタを用いて構成したｐＭＯＳインバ
ータ回路２３を設けたことにより、出力レベルの補正が
可能となり、さらに、パス・トランジスタ・ロジックと
ＭＯＳインバータ回路とを同一工程で作成できるため、
イオンドーピング工程数とマスク枚数が少なくなり、素
子構造が簡略化され、素子面積が小さくなって、高集積
化と製造コストの低減化とを図ることができる。
クからなる論理回路の出力段には、パス・トランジスタ
・ロジックで用いたトランジスタと同じ導電型からなる
ｐＭＯＳトランジスタを用いて構成したｐＭＯＳインバ
ータ回路２３を設けたことにより、出力レベルの補正が
可能となり、さらに、パス・トランジスタ・ロジックと
ＭＯＳインバータ回路とを同一工程で作成できるため、
イオンドーピング工程数とマスク枚数が少なくなり、素
子構造が簡略化され、素子面積が小さくなって、高集積
化と製造コストの低減化とを図ることができる。
【００４８】また、ｐＭＯＳパス・トランジスタ・ロジ
ックの出力レベルを補正するｐＭＯＳインバータ回路に
は、同一導電型のｐＭＯＳトランジスタとコンデンサと
を付加したブートストラップ法を採用したことにより、
インバータ回路の出力レベルが補正されて適正なレベル
を出力することが可能となる。従って、第２の実施の形
態に係る論理回路を使用しても誤動作しなくなり、信頼
性の高い論理回路とすることができる。
ックの出力レベルを補正するｐＭＯＳインバータ回路に
は、同一導電型のｐＭＯＳトランジスタとコンデンサと
を付加したブートストラップ法を採用したことにより、
インバータ回路の出力レベルが補正されて適正なレベル
を出力することが可能となる。従って、第２の実施の形
態に係る論理回路を使用しても誤動作しなくなり、信頼
性の高い論理回路とすることができる。
【００４９】以上、本発明者によってなされた発明を好
適な実施の形態に基づいて具体的に説明したが、本発明
は上記した実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。なお、上記した実施の形態では、論理回路
にパス・トランジスタ・ロジックを用いたが、必ずしも
これに限定されるものではなく、出力レベルの補正を要
する論理回路であれば種々の論理回路に対して適用する
ことができる。
適な実施の形態に基づいて具体的に説明したが、本発明
は上記した実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。なお、上記した実施の形態では、論理回路
にパス・トランジスタ・ロジックを用いたが、必ずしも
これに限定されるものではなく、出力レベルの補正を要
する論理回路であれば種々の論理回路に対して適用する
ことができる。
【００５０】また、上記実施の形態では、パス・トラン
ジスタ・ロジックの出力レベルを補正するＭＯＳインバ
ータ回路にブートストラップ法により同一導電型のＭＯ
Ｓトランジスタとコンデンサの両方を付加した構成で説
明したが、何れか一方を付加する場合でもよく、さらに
複数のコンデンサやＭＯＳトランジスタを付加して構成
するようにしてもよい。
ジスタ・ロジックの出力レベルを補正するＭＯＳインバ
ータ回路にブートストラップ法により同一導電型のＭＯ
Ｓトランジスタとコンデンサの両方を付加した構成で説
明したが、何れか一方を付加する場合でもよく、さらに
複数のコンデンサやＭＯＳトランジスタを付加して構成
するようにしてもよい。
【００５１】さらに、本実施の形態に係る論理回路を、
例えば、液晶表示装置の駆動回路などに好適に適用する
ことができる。また、本実施の形態では、半導体装置を
単結晶シリコンで構成することにより、移動度の高い、
高速動作可能な半導体装置とすることができる。
例えば、液晶表示装置の駆動回路などに好適に適用する
ことができる。また、本実施の形態では、半導体装置を
単結晶シリコンで構成することにより、移動度の高い、
高速動作可能な半導体装置とすることができる。
【００５２】
【発明の効果】本発明の半導体装置によれば、論理回路
が絶縁ゲート型トランジスタで構成され、その該論理回
路の出力レベルをレベル補正回路で補正し、前記論理回
路と前記レベル補正回路とが同一導電型の絶縁ゲート型
トランジスタで構成されている。従って、論理回路とレ
ベル補正回路の絶縁ゲート型トランジスタを同一導電型
としたので、イオンドーピング回数、フォトリソグラフ
ィ工程数、マスク枚数が減少して、製造コストが低減化
し、配線構造等が簡略化されて高集積化できるととも
に、適正な出力レベルを得ることができる。
が絶縁ゲート型トランジスタで構成され、その該論理回
路の出力レベルをレベル補正回路で補正し、前記論理回
路と前記レベル補正回路とが同一導電型の絶縁ゲート型
トランジスタで構成されている。従って、論理回路とレ
ベル補正回路の絶縁ゲート型トランジスタを同一導電型
としたので、イオンドーピング回数、フォトリソグラフ
ィ工程数、マスク枚数が減少して、製造コストが低減化
し、配線構造等が簡略化されて高集積化できるととも
に、適正な出力レベルを得ることができる。
【００５３】特に、前記論理回路を、パス・トランジス
タ・ロジック回路で構成したことにより、一層の低消費
電力性と、動作速度の高速化と、高集積化を図ることが
可能となり、同一導電型の絶縁ゲート型トランジスタを
使ったことによる相乗効果が得られる。
タ・ロジック回路で構成したことにより、一層の低消費
電力性と、動作速度の高速化と、高集積化を図ることが
可能となり、同一導電型の絶縁ゲート型トランジスタを
使ったことによる相乗効果が得られる。
【００５４】また、前記レベル補正回路を、同一導電型
の絶縁ゲート型トランジスタからなるインバータ回路
と、そのインバータ回路を構成する絶縁ゲート型トラン
ジスタのゲート部に同一導電型の絶縁ゲート型トランジ
スタとコンデンサからなるゲート電位補償回路を備えて
いる。従って、レベル補正回路は、インバータ回路によ
りパス・トランジスタ・ロジックからの入力レベルを補
正し、さらに、そのインバータ回路の絶縁ゲート型トラ
ンジスタのゲート電位の変動を、ブートストラップ法の
絶縁ゲート型トランジスタとコンデンサとを使ったゲー
ト電位補償回路による補償により、出力レベルを適正な
レベルに補正することができる。
の絶縁ゲート型トランジスタからなるインバータ回路
と、そのインバータ回路を構成する絶縁ゲート型トラン
ジスタのゲート部に同一導電型の絶縁ゲート型トランジ
スタとコンデンサからなるゲート電位補償回路を備えて
いる。従って、レベル補正回路は、インバータ回路によ
りパス・トランジスタ・ロジックからの入力レベルを補
正し、さらに、そのインバータ回路の絶縁ゲート型トラ
ンジスタのゲート電位の変動を、ブートストラップ法の
絶縁ゲート型トランジスタとコンデンサとを使ったゲー
ト電位補償回路による補償により、出力レベルを適正な
レベルに補正することができる。
【００５５】また、絶縁ゲート型トランジスタの半導体
層を単結晶シリコンで構成したので、移動度の高い、高
速動作可能な半導体装置とすることができる。
層を単結晶シリコンで構成したので、移動度の高い、高
速動作可能な半導体装置とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る論理回路の構
成を示す図。
成を示す図。
【図２】ｎＭＯＳインバータ回路の具体的な回路構成例
を示す図、
を示す図、
【図３】図２のｎＭＯＳインバータ回路のシンボルを示
す図。
す図。
【図４】図２のｎＭＯＳインバータ回路の入力信号と出
力信号の波形図。
力信号の波形図。
【図５】本発明の第２の実施の形態に係るｐＭＯＳイン
バータ回路の回路構成例を示す図。
バータ回路の回路構成例を示す図。
【図６】従来のＣＰＬ回路の構成を示す図。
【図７】従来のＣＭＯＳインバータ回路を示す図。
【符号の説明】 １１ 論理回路 １２ ｎＭＯＳパス・トランジスタ・ロジッ
ク・ネットワーク １３ ｎＭＯＳインバータ回路 １４，１５ インバータ回路 ２３ ｐＭＯＳインバータ回路 ２４，２５ インバータ回路
ク・ネットワーク １３ ｎＭＯＳインバータ回路 １４，１５ インバータ回路 ２３ ｐＭＯＳインバータ回路 ２４，２５ インバータ回路
Claims (6)
- 【請求項１】ＭＯＳトランジスタで構成される論理回路
と、 該論理回路の出力レベルを補正するレベル補正回路と、 を備え、 前記論理回路と前記レベル補正回路とを構成するＭＯＳ
トランジスタが同一導電型であることを特徴とする半導
体装置。 - 【請求項２】前記論理回路が、 ローレベルあるいはハイレベルの何れの入力レベルでも
駆動できるパス・トランジスタ・ロジック回路で構成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記レベル補正回路が、 同一導電型のＭＯＳトランジスタからなるインバータ回
路と、 該インバータ回路を構成するＭＯＳトランジスタのゲー
ト部に同一導電型のＭＯＳトランジスタとコンデンサと
からなり、前記インバータ回路のＭＯＳトランジスタの
ゲート電位の変動を補償するゲート電位補償回路と、 を備えていることを特徴とする請求項１または請求項２
記載の半導体装置。 - 【請求項４】前記インバータ回路が、 同一導電型のＭＯＳトランジスタのソースもしくはドレ
インが電源からグラウンドに向かって少なくとも２個直
列に接続された第１および第２のＭＯＳトランジスタ
と、 前記第１および第２のＭＯＳトランジスタの接続部に接
続された第１の出力端部と、 同一導電型のＭＯＳトランジスタのソースもしくはドレ
インが電源からグラウンドに向かって少なくとも２個直
列に接続された第３および第４のＭＯＳトランジスタ
と、 前記第３および第４のＭＯＳトランジスタの接続部に接
続された第２の出力端部と、 を備え、 前記ゲート電位保持回路が、 出力端が前記第１または第２のＭＯＳトランジスタのゲ
ートに接続された第５のＭＯＳトランジスタと、 一端が前記第１および第２のＭＯＳトランジスタの接続
部に接続され、他端が前記第５のＭＯＳトランジスタの
出力端に接続された第１のコンデンサと、 出力端が前記第３または第４のＭＯＳトランジスタのゲ
ートに接続された第６のＭＯＳトランジスタと、 一端が前記第３および第４のＭＯＳトランジスタの接続
部に接続され、他端が前記第６のＭＯＳトランジスタの
出力端に接続された第２のコンデンサと、 を備えていることを特徴とする請求項３記載の半導体装
置。 - 【請求項５】前記ＭＯＳトランジスタがｎ型のＭＯＳト
ランジスタでのみ構成されていることを特徴とする請求
項１から請求項４までの何れかに記載の半導体装置。 - 【請求項６】前記ＭＯＳトランジスタの半導体層が単結
晶シリコンで構成されていることを特徴とする請求項１
から請求項５までの何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201670A JPH0936729A (ja) | 1995-07-13 | 1995-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201670A JPH0936729A (ja) | 1995-07-13 | 1995-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936729A true JPH0936729A (ja) | 1997-02-07 |
Family
ID=16444959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201670A Pending JPH0936729A (ja) | 1995-07-13 | 1995-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936729A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002335153A (ja) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
| JP2013062014A (ja) * | 2011-08-24 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013207771A (ja) * | 2012-03-29 | 2013-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPWO2012029874A1 (ja) * | 2010-09-02 | 2013-10-31 | シャープ株式会社 | 信号処理回路、インバータ回路、バッファ回路、ドライバ回路、レベルシフタ、表示装置 |
| JPWO2012029872A1 (ja) * | 2010-09-02 | 2013-10-31 | シャープ株式会社 | 信号処理回路、インバータ回路、バッファ回路、レベルシフタ、フリップフロップ、ドライバ回路、表示装置 |
| JP2019071671A (ja) * | 2019-01-23 | 2019-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019121843A (ja) * | 2017-12-28 | 2019-07-22 | アズビル株式会社 | 近接スイッチ及びクランプシステム |
-
1995
- 1995-07-13 JP JP7201670A patent/JPH0936729A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105520B2 (en) | 2001-05-11 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US7710384B2 (en) | 2001-05-11 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US8264445B2 (en) | 2001-05-11 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US20130057161A1 (en) | 2001-05-11 | 2013-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse Output Circuit, Shift Register and Display Device |
| US10916319B2 (en) | 2001-05-11 | 2021-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US10424390B2 (en) | 2001-05-11 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US10109368B2 (en) | 2001-05-11 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9812218B2 (en) | 2001-05-11 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| JP2002335153A (ja) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
| US8786533B2 (en) | 2001-05-11 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9496291B2 (en) | 2001-05-11 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US8779809B2 (en) | 2010-09-02 | 2014-07-15 | Sharp Kabushiki Kaisha | Signal processing circuit, inverter circuit, buffer circuit, level shifter, flip-flop, driver circuit, and display device |
| US9024681B2 (en) | 2010-09-02 | 2015-05-05 | Sharp Kabushiki Kaisha | Signal processing circuit, inverter circuit, buffer circuit, driver circuit, level shifter, and display device |
| JPWO2012029872A1 (ja) * | 2010-09-02 | 2013-10-31 | シャープ株式会社 | 信号処理回路、インバータ回路、バッファ回路、レベルシフタ、フリップフロップ、ドライバ回路、表示装置 |
| JPWO2012029874A1 (ja) * | 2010-09-02 | 2013-10-31 | シャープ株式会社 | 信号処理回路、インバータ回路、バッファ回路、ドライバ回路、レベルシフタ、表示装置 |
| JP2013062014A (ja) * | 2011-08-24 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013207771A (ja) * | 2012-03-29 | 2013-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2019121843A (ja) * | 2017-12-28 | 2019-07-22 | アズビル株式会社 | 近接スイッチ及びクランプシステム |
| JP2019071671A (ja) * | 2019-01-23 | 2019-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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