JPH03149873A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03149873A JPH03149873A JP1289123A JP28912389A JPH03149873A JP H03149873 A JPH03149873 A JP H03149873A JP 1289123 A JP1289123 A JP 1289123A JP 28912389 A JP28912389 A JP 28912389A JP H03149873 A JPH03149873 A JP H03149873A
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- Japan
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- cell
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【概要〕
半導体集積回路装置に関し、
動作電源停止時にＩ／Ｏセルの出力端子に電圧が印加さ
れている場合であっても、Ｉ／Ｏセルの内部におけるリ
ーク電流を防止することのできる半導体集積回路装置を
従供することを目的とし、論理演算を行うロジックセル
と、ロジックセルの演算結果に応じて駆動用ＭＯＳトラ
ンジスタを駆動し、ディジタル信号を出力端子から出力
するＩ／Ｏセルとを備え、前記ＭＯＳトランジスタは、
そのドレインに高電位電源が印加され、ロジックセルの
演算結果をゲートで受けてソースからディジタル信号を
出力端子に出力する半導体集積回路装置において、前記
Ｉ／Ｏセルに、駆動用ＭＯＳトランジスタのソースとバ
ックゲート間に介装される第２のＭＯＳ トランジスタ
を設け、該第２のＭＯＳトランジスタは、駆動用ＭＯＳ
トランジスタのドレインに対し、高電位電源の印加が停
止されるとオフするような電圧がそのゲートに供給され
るように構成する。
れている場合であっても、Ｉ／Ｏセルの内部におけるリ
ーク電流を防止することのできる半導体集積回路装置を
従供することを目的とし、論理演算を行うロジックセル
と、ロジックセルの演算結果に応じて駆動用ＭＯＳトラ
ンジスタを駆動し、ディジタル信号を出力端子から出力
するＩ／Ｏセルとを備え、前記ＭＯＳトランジスタは、
そのドレインに高電位電源が印加され、ロジックセルの
演算結果をゲートで受けてソースからディジタル信号を
出力端子に出力する半導体集積回路装置において、前記
Ｉ／Ｏセルに、駆動用ＭＯＳトランジスタのソースとバ
ックゲート間に介装される第２のＭＯＳ トランジスタ
を設け、該第２のＭＯＳトランジスタは、駆動用ＭＯＳ
トランジスタのドレインに対し、高電位電源の印加が停
止されるとオフするような電圧がそのゲートに供給され
るように構成する。
本発明は、半導体集積回路装置に係り、詳しくは、出力
端子に常に電圧がかかっているようなインターフェース
におけるリーク電流の防止を図った半導体集積回路装置
に関する。
端子に常に電圧がかかっているようなインターフェース
におけるリーク電流の防止を図った半導体集積回路装置
に関する。
一般に： ＣＭＯＳデバイスは、その構造上から各所に
Ｐ−Ｎ接合からなるダイオードをもち、ゲート入力電極
にキャパシタンスをもつ、さらに、各所に寄生バイポー
ラトランジスタをもつため、使用するうえで種々の注意
が必要である。
Ｐ−Ｎ接合からなるダイオードをもち、ゲート入力電極
にキャパシタンスをもつ、さらに、各所に寄生バイポー
ラトランジスタをもつため、使用するうえで種々の注意
が必要である。
半導体集積回路装置は大きく分けて論理演算を行うロジ
ックセルとＩ／Ｏセルとに区分されるが、そのうち従来
のＣ−ＭＯＳデバイスのＩ／Ｏセルとしては、例えば第
３図に示すようなものがある。
ックセルとＩ／Ｏセルとに区分されるが、そのうち従来
のＣ−ＭＯＳデバイスのＩ／Ｏセルとしては、例えば第
３図に示すようなものがある。
第３図（ａ）はＩ／Ｏセルに用いるＭＯＳトランジスタ
の断面図、同図（ｂ）は回路図である。
の断面図、同図（ｂ）は回路図である。
これらの図において、ｌはＮ形の基板、、２はＰ形のウ
ェル、３はＮ形のドレイン、４はＮ形の−ソース、５は
ゲート酸化膜、６はゲート、７はシリコン酸化膜であり
、これらの領域によりＮチャネルのＭＯＳＩ−ランジス
タ８が構成されている。
ェル、３はＮ形のドレイン、４はＮ形の−ソース、５は
ゲート酸化膜、６はゲート、７はシリコン酸化膜であり
、これらの領域によりＮチャネルのＭＯＳＩ−ランジス
タ８が構成されている。
ゲート６には図示していないロジックセルからの２値レ
ベルの論Ｆｌ（Ｋ号（Ｈ”、Ｌ”レベル）が供給され、
ドレイン３には電源Ｖ□（例えば、＋５ｖ）が印加され
、ソース４から出力が取り出される。なお、出力が取り
出されるライン（これを出力端子９という）はウェル２
にも接続され、したがって、出力端子９はＭＯＳトラン
ジスタ８のバックゲートに接続される形となっている。
ベルの論Ｆｌ（Ｋ号（Ｈ”、Ｌ”レベル）が供給され、
ドレイン３には電源Ｖ□（例えば、＋５ｖ）が印加され
、ソース４から出力が取り出される。なお、出力が取り
出されるライン（これを出力端子９という）はウェル２
にも接続され、したがって、出力端子９はＭＯＳトラン
ジスタ８のバックゲートに接続される形となっている。
また、基板１．はＶ、に保たれている。したがって、Ｍ
ＯＳトランジスタ８はゲート６に加えられた入力信号に
よってオン／オフし、ソース４を″Ｈ″レベルにプルア
ップしたり、プルアップを停止したりして外部のデバイ
スに信号を出力する。
ＯＳトランジスタ８はゲート６に加えられた入力信号に
よってオン／オフし、ソース４を″Ｈ″レベルにプルア
ップしたり、プルアップを停止したりして外部のデバイ
スに信号を出力する。
しかしながら、このような従来の半導体集積回路装置に
あっては、Ｃ−ＭＯＳデバイスの構造上、ＭＯＳトラン
ジスタ８の電源ＶＯＷをオフにしたときＩ／Ｏセルの出
力端子（ソース４に接続されるラインに相当）に電圧が
かかっている場合、例えば出力端子に複数のデバイスが
接続され、該デバイスからＨ”レベルの電圧が印加され
ているような場合に、第３図（ａ）に示すようにウェル
２と基板ｌの間でＰＮ接合が形成されて図中矢印で示す
ような電流パスが生じてリーク電流が流れるという問題
点があった。このようなリーク電流は出力端子に接続さ
れる信号線の電圧降下を引き起こし、信号線に接続され
た複数のデバイスの誤動作等の悪影響があるので防止す
るのが望ましい。
あっては、Ｃ−ＭＯＳデバイスの構造上、ＭＯＳトラン
ジスタ８の電源ＶＯＷをオフにしたときＩ／Ｏセルの出
力端子（ソース４に接続されるラインに相当）に電圧が
かかっている場合、例えば出力端子に複数のデバイスが
接続され、該デバイスからＨ”レベルの電圧が印加され
ているような場合に、第３図（ａ）に示すようにウェル
２と基板ｌの間でＰＮ接合が形成されて図中矢印で示す
ような電流パスが生じてリーク電流が流れるという問題
点があった。このようなリーク電流は出力端子に接続さ
れる信号線の電圧降下を引き起こし、信号線に接続され
た複数のデバイスの誤動作等の悪影響があるので防止す
るのが望ましい。
以上はＮチャネルのＭＯＳトランジスタ８の例であるが
、第４図に示すようにＰチャネルのＭＯＳトランジスタ
１１のときもリーク電流が発生する。
、第４図に示すようにＰチャネルのＭＯＳトランジスタ
１１のときもリーク電流が発生する。
すなわち、第４図（ａ）はＭＯＳトランジスタ１１の断
面図、同図（ｂ）は回路図であり、図中１２はＮ形の基
板、１３はＰ形のソース、１４はＰ形のドレイン、１５
はゲート酸化膜、１６はゲート、１７はシリコン酸化膜
である。ソース１３およびＮ形の基板１２には電源■。
面図、同図（ｂ）は回路図であり、図中１２はＮ形の基
板、１３はＰ形のソース、１４はＰ形のドレイン、１５
はゲート酸化膜、１６はゲート、１７はシリコン酸化膜
である。ソース１３およびＮ形の基板１２には電源■。
。が供給され、したがって、バックゲートには■、。が
印加される。電源Ｖ、。の供給を停止したとき出力端子
１８に正側の電圧がかかつていると、ドレイン１４と基
板１２でＰＮ接合が形成され、図中矢印で示すように、
やはり同様にリーク電流が流れる。
印加される。電源Ｖ、。の供給を停止したとき出力端子
１８に正側の電圧がかかつていると、ドレイン１４と基
板１２でＰＮ接合が形成され、図中矢印で示すように、
やはり同様にリーク電流が流れる。
そこで本発明は、動作電源停止時にＩ／Ｏセルの出力端
子に電圧が印加されている場合であっても、Ｉ／Ｏセル
の内部におけるリーク電流を防止することのできる半導
体集積回路装置を提供することを目的としている。
子に電圧が印加されている場合であっても、Ｉ／Ｏセル
の内部におけるリーク電流を防止することのできる半導
体集積回路装置を提供することを目的としている。
〔課題を解決するための手段〕
本発明による半導体集積回路装置は上記目的を達成する
ため、論理演算を行うロジックセルと、ロジックセルの
演算結果に応じて駆動用ＭＯＳトランジスタを駆動し、
ディジタル信号を出力端子から出力するＩ／Ｏセルとを
備え、前記ＭＯＳトランジスタは、そのドレインに高電
位電源が印加され、ロジックセルの演算結果をゲートで
受けてソースからディジタル信号を出力端子に出力する
半導体集積回路装置において、前記Ｉ／Ｏセルに、駆動
用ＭＯＳトランジスタのソースとバックゲート間に介装
される第２のＭＯＳトランジスタを設け、該第２のＭＯ
Ｓトランジスタは、駆動用ＭＯＳトランジスタのドレイ
ンに対し、高電位電源の印加が停止されるとオフするよ
うな電圧がそのゲートに供給されるように構成している
。
ため、論理演算を行うロジックセルと、ロジックセルの
演算結果に応じて駆動用ＭＯＳトランジスタを駆動し、
ディジタル信号を出力端子から出力するＩ／Ｏセルとを
備え、前記ＭＯＳトランジスタは、そのドレインに高電
位電源が印加され、ロジックセルの演算結果をゲートで
受けてソースからディジタル信号を出力端子に出力する
半導体集積回路装置において、前記Ｉ／Ｏセルに、駆動
用ＭＯＳトランジスタのソースとバックゲート間に介装
される第２のＭＯＳトランジスタを設け、該第２のＭＯ
Ｓトランジスタは、駆動用ＭＯＳトランジスタのドレイ
ンに対し、高電位電源の印加が停止されるとオフするよ
うな電圧がそのゲートに供給されるように構成している
。
本発明では、Ｉ／Ｏセルにおける駆動用ＭＯＳトランジ
スタのソース・バックゲート間に第２のＭＯＳトランジ
スタが介挿され、駆動用ＭＯＳトランジスタのドレイン
に対し動作用の高電圧電源（例えば、■、。）の印加が
停止されると、第２のＭＯＳトランジスタがオフする。
スタのソース・バックゲート間に第２のＭＯＳトランジ
スタが介挿され、駆動用ＭＯＳトランジスタのドレイン
に対し動作用の高電圧電源（例えば、■、。）の印加が
停止されると、第２のＭＯＳトランジスタがオフする。
したがって、Ｉ／Ｏセルの出力端子に外部から電圧が印
加されている場合であっても、第２のＭＯＳトランジス
タがオフすることで、Ｉ／Ｏセルの内部におけるリーク
電流の糸路が断たれ、リーク電流が防止される。
加されている場合であっても、第２のＭＯＳトランジス
タがオフすることで、Ｉ／Ｏセルの内部におけるリーク
電流の糸路が断たれ、リーク電流が防止される。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図である。第１図はＩ／Ｏセルの主要部の断面
図、第２図はその回路図であり、これらの図において、
２１はＮ形の基板、２２はＰ形のウェル、２３はＮ形の
ドレイン、２４はＮ形のソース、２５はゲート酸化膜、
２６はゲート、２７はシリコン酸化膜で、これらの各類
ｊａにより駆動用のＮチャネルＭＯＳトランジスタ２８
が構成される。
例を示す図である。第１図はＩ／Ｏセルの主要部の断面
図、第２図はその回路図であり、これらの図において、
２１はＮ形の基板、２２はＰ形のウェル、２３はＮ形の
ドレイン、２４はＮ形のソース、２５はゲート酸化膜、
２６はゲート、２７はシリコン酸化膜で、これらの各類
ｊａにより駆動用のＮチャネルＭＯＳトランジスタ２８
が構成される。
一方、２９はＰ形のウェル、３０はＮ°形のドレイン、
３１はＮ９形のソース、３２はゲート酸化膜、３３はゲ
ートで、これらの各Ｎ域によりリークカット用のＮチャ
ネルのＭＯＳトランジスタ（第２のＭＯＳトランジスタ
に相当）３４が構成される。
３１はＮ９形のソース、３２はゲート酸化膜、３３はゲ
ートで、これらの各Ｎ域によりリークカット用のＮチャ
ネルのＭＯＳトランジスタ（第２のＭＯＳトランジスタ
に相当）３４が構成される。
３５は論理演算を行うロジックセルで、ロジックセル３
５の演算結果に対応する信号はＭＯＳトランジスタ２８
のゲート２６に供給される。また、ＭＯＳトランジスタ
２８のドレイン２３には正の電源Ｖ□（高電位電源に相
当）が供給され、ソース２４は出力端子３６に接続され
る。ＭＯＳトランジスタ２８はゲート２６に″Ｈ”レベ
ルの信号が加わると、オンして出力端子３６をＨ”レベ
ルに引き上げ、ゲート２６にＬ”レベルの信号が加わる
とオフして出力端子３６のプルアップを停止する。
５の演算結果に対応する信号はＭＯＳトランジスタ２８
のゲート２６に供給される。また、ＭＯＳトランジスタ
２８のドレイン２３には正の電源Ｖ□（高電位電源に相
当）が供給され、ソース２４は出力端子３６に接続され
る。ＭＯＳトランジスタ２８はゲート２６に″Ｈ”レベ
ルの信号が加わると、オンして出力端子３６をＨ”レベ
ルに引き上げ、ゲート２６にＬ”レベルの信号が加わる
とオフして出力端子３６のプルアップを停止する。
ＭＯＳトランジスタ３４はＭＯＳトランジスタ２８のソ
ース２４（すなわち、出力端子３６）とバックゲート間
に介挿さており、そのゲート３３には電源Ｖ□が印加さ
れ、ウェル２９（バックゲートに対応）は接地されてい
る。ドレイン２３およびゲート３３に印加されている電
源ｖ、。は、ロジックセル３５の動作電源が供給されて
いる間は継続して印加されており、ロジックセル３５の
動作電源の供給が停止されると同一タイミングで印加が
停止される。
ース２４（すなわち、出力端子３６）とバックゲート間
に介挿さており、そのゲート３３には電源Ｖ□が印加さ
れ、ウェル２９（バックゲートに対応）は接地されてい
る。ドレイン２３およびゲート３３に印加されている電
源ｖ、。は、ロジックセル３５の動作電源が供給されて
いる間は継続して印加されており、ロジックセル３５の
動作電源の供給が停止されると同一タイミングで印加が
停止される。
以上の構成において、上記動作電源の供給が停止されて
いる場合に、出力端子３６に外部から（例えば、後段の
デバイスから）正の電源が印加されてもＭＯＳトランジ
スタ３４のゲート３３に正の電源が加わっていないから
該ＭＯＳトランジスタ３４がオフして出力端子３６とＭ
ＯＳトランジスタ２８のバックゲート（ウェル２２に相
当）間がカットオフ状態となって従来のようなリークの
電流パスは生じない、したがって、リーク電流を防止す
ることができ、リーク電流の発生に起因する誤動作の悪
影響を防止することができる。
いる場合に、出力端子３６に外部から（例えば、後段の
デバイスから）正の電源が印加されてもＭＯＳトランジ
スタ３４のゲート３３に正の電源が加わっていないから
該ＭＯＳトランジスタ３４がオフして出力端子３６とＭ
ＯＳトランジスタ２８のバックゲート（ウェル２２に相
当）間がカットオフ状態となって従来のようなリークの
電流パスは生じない、したがって、リーク電流を防止す
ることができ、リーク電流の発生に起因する誤動作の悪
影響を防止することができる。
なお、上記実施例はリークカット用としてＮチャネルの
ＭＯＳトランジスタを用いているが、これに限らず、Ｐ
チャネルのＭＯＳトランジスタを用いる例であ≧てもよ
い、その場合はゲートに印加する電源をＮチャネルの場
合と逆にすればよく、そのようにすれば第４図に示した
従来例であっても解決可能となる。
ＭＯＳトランジスタを用いているが、これに限らず、Ｐ
チャネルのＭＯＳトランジスタを用いる例であ≧てもよ
い、その場合はゲートに印加する電源をＮチャネルの場
合と逆にすればよく、そのようにすれば第４図に示した
従来例であっても解決可能となる。
本発明によれば、動作電源停止時にＩ／Ｏセルの出力端
子に電圧が印加されているような場合であっても、Ｉ／
Ｏセルの内部におけるリーク電流の発生を防止すること
ができ、リーク電流の発生に起因する誤動作等の悪影響
を防止することができる。
子に電圧が印加されているような場合であっても、Ｉ／
Ｏセルの内部におけるリーク電流の発生を防止すること
ができ、リーク電流の発生に起因する誤動作等の悪影響
を防止することができる。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第２図はそのＩ／Ｏセルの主要部の断面図、第２図はそ
のＩ／Ｏセルの主要部の回路図、第３図は従来のＩ／Ｏ
セルの動作を説明する図、第４図は従来の他のＩ／Ｏセ
ルの動作を説明する図である。 ２１・・・・・・基板、 ２２．２９・・・・・・ウェル、 ２３．３０・・・・・・ドレイン、 ２４．３１−−−−−−ソース、 ２５．３２−−−−−−ゲート酸化膜、２６．３３・・
・・・・ゲート、 ２７．３２・・・・・・シリコン酸化膜、２８・・−Ｍ
ＯＳトランジスタ（駆動用ＭＯＳトランジスタ）、 ３４−−−−−−ＭＯＳ トランジスタ（第２のＭＯＳ
トランジスタ）、 ３５・・・−・ロジックセル、 ３６・−・・・・出力端子。 ー実施例のＩ／Ｏセルの主要部の断面図第１図 １ｍ″ （＋ Ｌ−」−一１−一一一一一一−４→ 出力第２図 気 Ｏ １ヵ場→、ＩＩ ＤＤ ′″Ｉ１ と １−崎 １／１ ■ＤＤ １１、 ＋ｒｉ
例を示す図であり、 第２図はそのＩ／Ｏセルの主要部の断面図、第２図はそ
のＩ／Ｏセルの主要部の回路図、第３図は従来のＩ／Ｏ
セルの動作を説明する図、第４図は従来の他のＩ／Ｏセ
ルの動作を説明する図である。 ２１・・・・・・基板、 ２２．２９・・・・・・ウェル、 ２３．３０・・・・・・ドレイン、 ２４．３１−−−−−−ソース、 ２５．３２−−−−−−ゲート酸化膜、２６．３３・・
・・・・ゲート、 ２７．３２・・・・・・シリコン酸化膜、２８・・−Ｍ
ＯＳトランジスタ（駆動用ＭＯＳトランジスタ）、 ３４−−−−−−ＭＯＳ トランジスタ（第２のＭＯＳ
トランジスタ）、 ３５・・・−・ロジックセル、 ３６・−・・・・出力端子。 ー実施例のＩ／Ｏセルの主要部の断面図第１図 １ｍ″ （＋ Ｌ−」−一１−一一一一一一−４→ 出力第２図 気 Ｏ １ヵ場→、ＩＩ ＤＤ ′″Ｉ１ と １−崎 １／１ ■ＤＤ １１、 ＋ｒｉ
Claims (1)
- 【特許請求の範囲】 論理演算を行うロジックセルと、 ロジックセルの演算結果に応じて駆動用ＭＯＳトランジ
スタを駆動し、ディジタル信号を出力端子から出力する
Ｉ／Ｏセルとを備え、 前記ＭＯＳトランジスタは、そのドレインに高電位電源
が印加され、ロジックセルの演算結果をゲートで受けて
ソースからディジタル信号を出力端子に出力する半導体
集積回路装置において、前記Ｉ／Ｏセルに、駆動用ＭＯ
Ｓトランジスタのソースとバックゲート間に介装される
第２のＭＯＳトランジスタを設け、 該第２のＭＯＳトランジスタは、駆動用ＭＯＳトランジ
スタのドレインに対し、高電位電源の印加が停止される
とオフするような電圧がそのゲートに供給されるように
構成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289123A JP2557534B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289123A JP2557534B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149873A true JPH03149873A (ja) | 1991-06-26 |
| JP2557534B2 JP2557534B2 (ja) | 1996-11-27 |
Family
ID=17739063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289123A Expired - Fee Related JP2557534B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557534B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0533339A3 (ja) * | 1991-09-16 | 1995-02-08 | Advanced Micro Devices Inc | |
| JPH11317460A (ja) * | 1998-03-06 | 1999-11-16 | Hewlett Packard Co <Hp> | 電流量を制御するシステム |
| DE112009003806T5 (de) | 2008-12-26 | 2012-06-28 | Omron Healthcare Co., Ltd. | Elektronisches Blutdruckmessgerät und Blutdruckmessverfahren |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152317U (ja) * | 1987-03-27 | 1988-10-06 |
-
1989
- 1989-11-07 JP JP1289123A patent/JP2557534B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152317U (ja) * | 1987-03-27 | 1988-10-06 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0533339A3 (ja) * | 1991-09-16 | 1995-02-08 | Advanced Micro Devices Inc | |
| JPH11317460A (ja) * | 1998-03-06 | 1999-11-16 | Hewlett Packard Co <Hp> | 電流量を制御するシステム |
| DE112009003806T5 (de) | 2008-12-26 | 2012-06-28 | Omron Healthcare Co., Ltd. | Elektronisches Blutdruckmessgerät und Blutdruckmessverfahren |
| DE112009003803T5 (de) | 2008-12-26 | 2012-08-09 | Omron Healthcare Co., Ltd. | Elektronisches Blutdruckmessgerät und Verfahren zur Blutdruckmessung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557534B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |