JPH0944998A

JPH0944998A - 再生信号処理回路および磁気記録再生装置

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Publication number: JPH0944998A
Application number: JP19750495A
Authority: JP
Inventors: Tsuguyoshi Hirooka; 嗣喜広岡; Shoichi Miyazawa; 章一宮沢; Ryutaro Hotta; 龍太郎堀田; Yoshiteru Ishida; 嘉輝石田; Haruto Katsu; 治人勝; Takashi Nara; 孝奈良; Terumi Takashi; 輝実高師
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-02
Filing date: 1995-08-02
Publication date: 1997-02-14

Abstract

(57)【要約】【目的】ＰＲＭＬ方式でありながら、回路規模、消費
電力の小さい、磁気記録装置用の信号処理回路を提供す
ることを目的とする。【構成】非再生時には、振幅制御回路ａ９が、ＬＰＦ
３の出力に基づいてＶＧＡ２を制御することで、振幅制
御を行う。再生時には、振幅制御回路ｂ１０が、波形等
化器５の出力に基づいて波形等化器５を利用して振幅を
制御する。波形等化器５としてトランスバーサル型のフ
ィルタを用いている場合には、センタータップの係数を
変更することで、振幅を制御する。さらには、振幅制御
回路ａ９を削除し、ＶＧＡに固定ゲインを与えるだけと
してもよい。【効果】振幅制御回路ｂ１０では、制御量をディジタ
ル値からアナログ値に変換する必要がないので回路規模
／消費電力を大きく低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、波形等化器を備えた磁
気記録再生装置に利用される再生信号処理回路およびこ
れを用いた磁気記録再生装置に関する。

【０００２】

【従来の技術】ＰＲＭＬ（Partial Response Maximum L
ikelihood）方式の磁気記録装置ではＰＲ波形等化を行
う波形等化器を装置内部に有している。波形等化器を内
蔵した磁気記録再生装置を、第一の従来技術として図１
２に示した。

【０００３】該磁気記録再生装置は、Ａ／Ｄ（Analog t
o Digital）変換器１０３、ディジタル波形等化器１０
４等で構成されている。このような装置については、例
えば、Rick Philiot他「A 7MB/sec ,Mixed-Signal,Magne
tic Recording Channel DSPUsing Partial Response Si
gnaling With Maximum Likelihood Detection」,1993ISS
CC等に見られる。

【０００４】該装置では、信号振幅を制御するために、
ＬＰＦ（Low Pass Filter）１０２の出力（またはディ
ジタル波形等化器１０４の出力）と、目標値と、の差を
求め、該差に基づいてＶＧＡ（Variable Gain Amplifie
r）１０１を制御している。そして、非再生時の期間
（あるいは、非再生時の期間と再生を指示するリードゲ
ートがアサートした後のある期間）、即ち図１３の期間
Ａの間は、ＬＰＦ１０２の出力を用いる制御ループＡに
よってＶＧＡを制御している。その後のリードゲートが
ネゲートするまでの期間（即ち、期間Ｂの間）は、波形
等化器１０４の出力を用いる制御ループＢによって信号
振幅制御を行っている。

【０００５】適応制御回路１１２は、等化誤差を最小と
するように、波形等化器１０４の出力を用いて該波形等
化器１０４の動作制御を行う。

【０００６】第二の従来の磁気記録再生装置の構成を図
１４に示した。本装置は、機能的には先に説明した回路
と同様である。但し、波形等化器１１５及びビタビ復号
器１１６の前半部分をアナログ回路で構成するととも
に、Ａ／Ｄ変換器を削除している点が異なる。この図１
４のような構成は、Richard G. Yamasaki他「A 72Mb/s P
RML Disk-Drive Channel Chip With An Analog Sampled
-Data Signal Processor」,1994 ISSCC等にみられる。

【０００７】第三の従来の磁気記録再生装置を図１５に
示した。本装置は、機能的には前記従来例と同様であ
る。但し、波形等化器１２６をアナログ回路で構成する
とともに、Ａ／Ｄ変換器１２７を該波形等化器１２６と
ビタビ復号器１２８との間に配置している。このような
構成は、Jeff Sonntag他「A High Speed,Low Power PRML
Read Channel」,1994 Magnetic Recording Conferenceに
みられる。

【０００８】なお、振幅制御については、第二、第三の
従来例においても第一の従来例と同様に、ＬＰＦの出力
及び波形等化器の出力を用いてＶＧＡに制御をかける方
式で行っている。

【０００９】

【発明が解決しようとする課題】ＰＲＭＬ方式の信号処
理回路は、従来のＰＤ（Peak Detection）方式の回路に
比べて回路規模および消費電力が大きい。そのため、Ｐ
ＲＭＬ方式の信号処理回路は、回路規模および消費電力
を抑制することが最大の課題の１つとなっている。

【００１０】ところで、前記第一の従来例ではディジタ
ルデータをもとにＶＧＡを制御しているため、振幅制御
回路は、ディジタル値を電流に変換するＤ／Ａ（Digita
l toAnalog）変換器等を内蔵することが必要である。そ
のため振幅制御回路は、回路方式，動作速度等によって
違いはあるものの、一般的には回路規模および消費電力
が大きい。従って、振幅制御回路の回路規模および消費
電力を削減することは、信号処理回路全体での回路規模
および消費電力を削減するうえでも有効な方法である。

【００１１】また、アナログデータをもとに振幅制御を
行う場合においても、アナログ回路を用いてＶＧＡへの
制御量を算出しているため、その回路規模および消費電
力が大きくなっていた。

【００１２】以上述べたように、ＰＲＭＬ方式の信号処
理回路（特に、振幅制御に関する部分）においては、回
路規模及び消費電力の低減が望まれていた。

【００１３】本発明は、回路規模及び消費電力が小さい
再生信号処理回路を提供することを目的とする。

【００１４】本発明は、回路規模及び消費電力が小さい
記録装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】波形等化器は等化誤差を
最小とするように制御されているが、波形等化器自体は
振幅を変化させる能力も有している。そこで、本願発明
者は、波形等化器の出力からＶＧＡを制御する回路を削
除し、代わりに波形等化器の出力から波形等化器で振幅
制御を行うための回路を付加することを提案する。

【００１６】あるいは、ＶＧＡには固定ゲインを与える
手段を設け、振幅制御のための制御ループとして、波形
等化器後の出力から波形等化器で振幅制御を行うための
回路を設けることを提案する。

【００１７】本発明の構成をより具体的に述べれば以下
のとおりである。

【００１８】本発明の第１の態様としては、１または２
以上の係数を内部に備え、該係数の値に基づいて定まる
特性に従って、別途記録媒体から読み出されて入力され
る信号に対応した信号の等化波形を生成し出力する波形
等化器と、上記係数のうちあらかじめ定められた係数の
値を変更することで、上記等化波形の振幅を制御する振
幅制御回路と、上記等化波形に所定の処理を行った後、
該処理後の信号を外部装置へ出力する演算回路とを有す
ることを特徴とする再生信号処理回路が提供される。

【００１９】上記波形等化器は、複数段のタップを備え
たトランスバーサル型フィルタを含んで構成されたもの
であることが好ましい。

【００２０】上記あらかじめ定められた係数には、セン
タータップの係数を含むことが好ましい。

【００２１】上記振幅制御回路は、あらかじめ定められ
た目標値を備え、該目標値と上記波形等化器の出力値と
の差分を求め、該差分の大きさに応じて前記係数の値を
変更するものであることが好ましい。

【００２２】本発明の第２の態様としては、複数の係数
を内部に備え、該係数の値に基づいて定まる特性に従っ
て、別途記録媒体から読み出されて入力される信号に対
応した信号の等化波形を生成し出力する波形等化器と、
上記係数の値の上記係数間での比を設定する最適化手段
と、上記係数全体でのゲインを設定するゲイン設定手段
と、上記等化波形に所定の処理を行った後、該処理後の
信号を外部装置へ出力する演算回路と、を有することを
特徴とする再生信号処理回路が提供される。

【００２３】本発明の第３の態様としては、記録媒体か
らデータを読み取って出力する読み取り手段と、１また
は２以上の係数を内部に備え、該係数の値に基づいて定
まる特性に従って、前記読み取り手段の出力に対応して
入力される信号の等化波形を生成し出力する波形等化器
と、上記係数のうちあらかじめ定められた係数の値を変
更することで、上記等化波形の振幅を制御する振幅制御
回路と、上記等化波形に所定の処理を行った後、該処理
後の信号を外部装置へ出力する演算回路と、を有するこ
とを特徴とする磁気記録再生装置が提供される。

【００２４】上記波形等化器は、複数段のタップを備え
たトランスバーサル型フィルタを含んで構成されたもの
であってもよい。

【００２５】上記あらかじめ定められた係数には、セン
タータップの係数を含むことが好ましい。

【００２６】上記振幅制御回路は、あらかじめ定められ
た目標値を備え、該目標値と上記波形等化器の出力値と
の差分を求め、該差分の大きさに応じて前記係数の値を
変更するものであることが好ましい。

【００２７】本発明の第４の態様としては、記録媒体か
らデータを読み取って出力する読み取り手段と、複数の
係数を内部に備え、該係数の値に基づいて定まる特性に
従って、前記読み取り手段の出力に対応して入力される
信号の等化波形を生成し出力する波形等化器と、上記係
数の値の上記係数間での比を設定する最適化手段と、上
記係数全体でのゲインを設定するゲイン設定手段と、上
記等化波形に所定の処理を行った後、該処理後の信号を
外部装置へ出力する演算回路と、を有することを特徴と
する磁気記録再生装置が提供される。

【００２８】

【作用】ＶＧＡ及び波形等化器への制御ループを設けた
構成では、非再生時あるいは非再生時と再生時の最初の
しばらくの間は、ＬＰＦの出力から振幅制御量を求めて
ＶＧＡに制御をかけ波形振幅を調整する。その後、波形
等化器後の出力から振幅制御量を算出し、波形等化器に
制御をかけ振幅調整を行う。

【００２９】波形等化器への制御ループのみを設けた構
成では、再生中の振幅制御は波形等化器のみにおいて行
なう。ただし、ゾーンの切り換え時等にはＶＧＡへゲイ
ン設定値を変更して対応する。

【００３０】本発明の作用を上述した態様の構成に沿っ
て説明すれば以下の通りである。

【００３１】先ず、第１および第３の態様について説明
する。

【００３２】読み取り手段は、記録媒体からデータを読
み取って出力する。波形等化器は、係数の値に基づいて
定まる特性に従って、読み取り手段の出力に対応して入
力される信号の等化波形を生成し出力している。

【００３３】この場合、振幅制御回路は、あらかじめ定
められた係数の値を変更することで、等化波形の振幅を
制御する。例えば、振幅制御回路が、複数段のタップを
備えたトランスバーサル型フィルタを含んで構成された
ものである場合には、センタータップの係数を変更する
ことで、これを行う。該係数の変更は、具体的には、目
標値と波形等化器の出力値との差分を求め、該差分の大
きさに応じて前記係数の値を変更することで行うことが
できる。なお、ここでセンタータップの係数に着目して
いるのは、振幅への影響はセンタータップの係数がもっ
とも大きいからである。従って、等化波形の形状が大き
く崩れない範囲であれば、他の係数も併せて変更するよ
うにしても構わない。このような波形の形状の良好性
と、所望の振幅を得ることとは、例えば、第２の態様の
ようにして両立させることが可能である。

【００３４】この後、演算回路は、等化波形に所定の処
理を行う。そして、該処理後の信号を外部の装置へ出力
する。

【００３５】第２および第４の態様について作用を説明
する。

【００３６】読み取り手段は、記録媒体からデータを読
み取って出力する。波形等化器は、係数の値に基づいて
定まる特性に従って、読み取り手段の出力に対応して入
力される信号の等化波形を生成し出力している。

【００３７】この時、最適化手段は、係数値の上記係数
間での比（すなわち、等化波形の形状）を設定する。一
方、ゲイン設定手段は、係数全体でのゲイン（すなわ
ち、振幅）を設定する。このようにすれば、最適化手段
による調整によって得られた等化波形の形状を保ちつ
つ、これを相似変形させるようにして、振幅の調整を行
うことができる。形状の調整と、振幅の調整とが独立し
て行うことができるため、調整が容易である。

【００３８】この後、演算回路は、等化波形に所定の処
理を行った後、外部へ出力する。

【００３９】

【実施例】以下、本発明の実施例を図を用いて説明す
る。

【００４０】まず、本実施例の磁気記録再生装置のシス
テムの概要を図２を用いて説明する。

【００４１】マイコン２１は該装置全般の制御を行なう
ものである。マイコン２１は、パソコンやワークステー
ション等のホストからのリード要求を受けて、リードの
ための設定／起動を行なう。ヘッド１６は記録媒体１５
からデータを読み出して、リード／ライトアンプ１７へ
出力する。リード／ライトアンプ１７は、このデータ信
号を増幅し、再生信号処理回路１に出力する。再生信号
処理回路１は、このデータ信号に対して、振幅制御、波
形等化、最尤復号などを行なう。そして、その結果得ら
れた２値のデータ（１／０）をＨＤＣ（Hard Disk Cont
roller）１８へ出力する。

【００４２】ＨＤＣ１８は、この２値データに対して、
誤り検出/訂正等の処理を行なった後、Ｉ／Ｆ（InterFa
ce）回路１９を介してホストにデータを転送する。バッ
ファ２０は、記録媒体１５側のデータ読み出し速度とホ
スト側のデータ転送速度との速度差を吸収するために設
けられたものである。

【００４３】本発明は、上記各部のうち主として信号再
生処理回路１に関わるものである。従って、これ以降の
説明は、該信号再生処理回路１を中心に進めることにす
る。

【００４４】本実施例の信号再生処理回路１は図１に示
すとおり、ＶＧＡ２と、ＬＰＦ３と、Ａ／Ｄ変換器４
と、ディジタル波形等化器５と、ビタビ復号器６と、デ
コーダ７と、Ｉ／Ｆ８と、振幅制御回路ａ９と、振幅制
御回路ｂ１０と、ＶＣＯ（Variable Controlled Oscill
ator）１１と、位相検出器１２と、からなる。

【００４５】ＶＧＡ２は、振幅制御回路ａ９から入力さ
れる制御量に応じて、入力信号Ｖip及びＶinの振幅を増
幅するものである。該ＶＧＡ２は、増幅後の信号をＬＰ
Ｆ３に出力している。

【００４６】ＬＰＦ３は、高周波数成分を除去するロー
パスフィルタである。

【００４７】Ａ／Ｄ変換器４は、ＬＰＦ３の出力するア
ナログ信号を、ディジタル値に変換するものである。

【００４８】ディジタル波形等化器５は、Ａ／Ｄ変換器
４の出力信号の等化を行なうものである。本実施例で
は、該デジタル波形等化器５として、５次のトランスバ
ーサル型フィルタを採用している。該ディジタル波形等
化器５については、後ほど図３を用いて詳細に説明す
る。

【００４９】ビタビ復号器６は、該ディジタル波形等化
器５の出力から、最も確からしい１／０の２値のデータ
系列を求めるものである。

【００５０】デコーダ７は、データを記録媒体１５に記
録する際に、媒体１５上での記録に適したデータに変換
していたものを、元のデータに戻すように逆変換するも
のである。

【００５１】Ｉ／Ｆ回路８は、該逆変換されたデータ
を、ＨＤＣ１８に転送するものである。

【００５２】位相検出回路１２及びＶＣＯ１１は、ディ
ジタル波形等化器５の出力に位相同期したクロックを生
成するものである。

【００５３】適応制御回路１３は、ディジタル波形等化
器５の等化誤差が最小となるようにディジタル波形等化
器５を制御するものである。

【００５４】振幅制御回路ａ９は、ＬＰＦ３の出力と目
標振幅との差を求め、該差に基づいてＶＧＡ２への制御
量を決定・出力するものである。

【００５５】振幅制御回路ｂ１０は、ディジタル波形等
化器５の出力振幅と目標振幅との差を求め、該差に基づ
いてディジタル波形等化器５の制御量を求めるようにな
っている。そして、該制御量に従ってディジタル波形等
化器５を制御するものである。該振幅制御回路ｂ１０に
ついては後ほど図４を用いて説明する。

【００５６】シーケンサ２１０は、ＨＤＣ１８、マイコ
ン２１から各種制御信号（例えば、ＨＤＣ１８から入力
されるリードゲート信号）をうけて、上述した各部の動
作を制御するものである。

【００５７】上述のディジタル波形等化器５の具体的構
成を図３を用いて説明する。該ディジタル波形等化器５
は、上述したとおり５次のトランスバーサル型フィルタ
であり、遅延回路２２〜２６、レジスタ３３〜３７と、
演算回路２７〜３１と、演算回路３２と、を備えて構成
されている。

【００５８】遅延回路２２〜２６は、入力されてくる信
号を、それぞれが１サイクル分づつ遅延させるように構
成されている。すなわち、遅延回路２２は、Ａ／Ｄ変換
器４から入力されるデータＤｉｎを１サイクル分だけ遅
延させて、データＤｉｎ（ｎ＋２）として出力する。遅
延回路２３は、このＤｉｎ（ｎ＋２）をさらに１サイク
ル遅延させて、データＤｉｎ（ｎ＋１）として出力す
る。これに続く遅延回路２４、２５、２６も同様に、そ
れぞれの入力データＤｉｎ（ｎ＋１），Ｄｉｎ
（ｎ），Ｄｉｎ（ｎ−１）を、それぞれが１サイクル
づつ遅延させて、データＤｉｎ（ｎ），Ｄｉｎ（ｎ−
１），Ｄｉｎ（ｎ−２）として出力するようになって
いる。

【００５９】各タップに設けられたレジスタ３３〜３７
には、あらかじめ設定された係数Ｃ１〜Ｃ５が格納され
ている。

【００６０】演算回路２７〜３２は、遅延回路２２〜２
６の出力（データＤin（ｉ）：ｉ＝ｎ−２，…，ｎ＋
２）と、レジスタ３３〜３７出力の係数値Ｃ１〜５と、
の積和を求めるように構成されている。すなわち、演算
回路２７は、上述のようにして得られたデータＤｉｎ
（ｎ＋２）と、係数Ｃ１と、を乗算する。同様に、演算
回路２８、２９、３０、３１は、係数Ｃ２，…，Ｃ５
と、データＤｉｎ（ｎ＋１），…，Ｄｉｎ（ｎ−２）
と、を乗算する。さらに、演算回路３２は、演算回路２
７〜３１の演算結果の和を求める。

【００６１】ディジタル波形等化器５による以上述べた
演算処理を式で表すと下記数１のようになる。

【００６２】

【数１】Ｖout（ｎ）＝Ｃ１＊Ｄin（ｎ−２）＋Ｃ２＊
Ｄin（ｎ−１）＋Ｃ３＊Ｄin（ｎ）＋Ｃ４＊Ｄin（ｎ＋
１）＋Ｃ５＊Ｄin（ｎ＋２）但しＤin（）：Ａ／Ｄ変換器４から入力されるデ
ータＶout（）：ビタビ復号器６に出力されるデータＣ１〜Ｃ５：各タップの係数値このディジタル波形等化器５では、センタータップの係
数Ｃ３の値を変更することで、振幅を制御するようにな
っている。ここで係数Ｃ１〜Ｃ５のうち、係数Ｃ３のみ
を振幅制御に用いるのは、センタータップの係数（ここ
では、Ｃ３）が振幅に対する影響がもっとも大きいから
である。該係数Ｃ３の変更は、振幅制御回路ｂ１０によ
って行なわれる。

【００６３】また、センタータップ以外の係数Ｃ１，Ｃ
２，Ｃ４，Ｃ５を変更することで、等化誤差を最小とす
るようになっている。係数Ｃ１，Ｃ２，Ｃ４，Ｃ５の変
更は、適応制御回路１３によって行なわれる。

【００６４】次に、振幅制御回路ｂ１０の詳細について
図４を用いて説明する。

【００６５】振幅制御回路ｂ１０は、レジスタ２００
と、減算器２０２と、演算回路２０４と、加算器２０６
からなる。

【００６６】レジスタ２００は、あらかじめ設定された
振幅値を格納しておくためのものである。該振幅値は、
マイコン２１からの指示に従って設定されるようになっ
ている。

【００６７】減算器２０２は、ディジタル波形等化器５
の出力データと、レジスタ２００に格納されている振幅
値との差分を求めるものである。

【００６８】演算回路２０４は、減算器２０２の求めた
差分に基づいて、係数Ｃ３の変更量を求めるものであ
る。

【００６９】加算器２０６は、演算回路２０４の求めた
変更量を、係数Ｃ３の元の値に加算することで、係数Ｃ
３の新たな値を求めるものである。

【００７０】なお、ディジタル波形等化器５のゲインを
変更しない固定ゲインモードの時には、シーケンサ２１
０からの指示を受けて、該振幅制御回路ｂ１０は上述の
変更量を常に０とするようになっている。

【００７１】特許請求の範囲において言う“読み取り手
段”とは、ヘッド１６、リード／ライトアンプ１７マイ
コン２１等に相当するものである。“波形等化器”と
は、波形等化器５に相当するものである。“振幅制御回
路“とは、振幅制御回路ｂ１０に相当するものである。
“演算回路”とは、ビタビ復号器６、デコーダ７、Ｉ／
Ｆ８、さらには、ＨＤＣ１８、Ｉ／Ｆ１９等に相当する
ものである。

【００７２】再生信号処理回路１による振幅制御動作を
説明する。

【００７３】非再生時には、ＬＰＦ３の出力に基づいて
振幅制御回路ａ９がＶＧＡ２を制御している。この時、
振幅制御回路ｂ１０は動作していない。

【００７４】データの再生が始まっても、あらかじめ設
定された期間は、振幅制御回路ａ９及びＶＧＡ２による
信号の振幅制御が続けられる。なお、該あらかじめ設定
された期間は、マイコン２１によって所定のレジスタに
設定されている。

【００７５】この期間が終了すると、振幅制御回路ａ９
はＶＧＡ２への制御動作を停止し、代わって振幅制御回
路ｂ１０が動作し始める。ＶＧＡ２は、振幅制御回路ａ
９による制御が終了した時点でのゲインを保持したまま
動作する。振幅制御回路ｂ１０は、該ディジタル波形等
化器５のセンタータップの係数Ｃ３の値を変更すること
で、振幅制御を行なう。

【００７６】また、特に述べなかったが、振幅制御回路
ａ９と、振幅制御回路ｂ１０との連携は、シーケンサ２
１０によって実現されている。

【００７７】一般的には、図５に示すように本来のデー
タの前には振幅制御／クロック同期のためにシンクデー
タ領域が設けられている。この領域のデータが転送され
て来る間に、振幅制御回路ａ９による制御状態から、振
幅制御回路ｂ１０による制御状態へ切り変える。この場
合、単に状態が切り替えられるだけでは不十分であり、
該領域の間に、振幅制御回路ｂ１０、ディジタル波形等
化器５によって安定した振幅が得られるようにする。こ
の後、本来のデータの再生に移行する。これ以降データ
再生が終了するまで振幅制御回路ｂ１０等による振幅制
御が続けられる。

【００７８】データ再生が終了すると振幅制御回路ｂ１
０等は動作を停止する。振幅制御は、再び、振幅制御回
路ａ９およびＶＧＡ２によって行われる。

【００７９】本実施例では、振幅制御はセンタータップ
の係数Ｃ３を変更することで、また、等化誤差の最適化
はそれ以外のタップの係数Ｃ１，Ｃ２，Ｃ４，Ｃ５を変
更することで行っていた。しかし、振幅制御の為にセン
タータップ以外のタップの係数Ｃ１，Ｃ２，Ｃ４，Ｃ５
を変更してもよい。逆に、等化誤差を最小とするために
センタータップの係数Ｃ３を変更してもよい。このよう
な場合のディジタル波形等化器を図６に示した。

【００８０】この図６の例では、タップ係数Ｃ１〜Ｃ５
の値がいずれも振幅制御回路ｂ１０および適応制御回路
１３の両方からの制御を受けるようになっている。つま
り、適応制御回路１３によってタップ係数間の比（すな
わち、等化波形の形状）を決定する。この係数間の比
は、レジスタ２４１〜２４５に格納される値の比によっ
て設定される。そして、振幅制御回路ｂ１０によってタ
ップ係数のゲイン（すなわち、等化波形の振幅）を決定
する。この決定されたゲインは、レジスタ２４０に設定
される。乗算器２２７〜２３１は、両者の値の積を求め
ることによってタップ係数Ｃ１〜Ｃ５を得る。遅延回路
２２〜２６、演算回路２７〜３２は、図３と同じもので
よい。

【００８１】請求項５、１０において言う“最適化手
段”とは、この図６のような構成をとった場合における
適応制御回路１３に相当するものである。また、同様
に、“ゲイン設定手段”とは、この図６のような構成を
とった場合における振幅制御回路ｂ１０に相当するもの
である。

【００８２】ここまでの説明では適応制御回路１３と振
幅制御回路ｂ１０とを独立したものとしていた。しか
し、両者を１ブロックの回路で構成しても構わない。

【００８３】本実施例では、５次の波形等化器を用いて
いた。しかし、その次数はこれに限定されるものではな
い。

【００８４】本発明の第２の実施例を図７を用いて説明
する。

【００８５】本実施例はアナログ波形等化器４０を採用
し、これをＡ／Ｄ変換器４１の前に配置した点を特徴と
する。また、これに伴って、波形等化器への入力信号は
Ａ／Ｄ変換器４１の出力信号が波形等化器への入力信号
とされている。機能的には第１の実施例と同様である。

【００８６】アナログ波形等化器４０の内部構成を図８
に示した。本実施例のアナログ波形等化器４０は、第１
の実施例（図３参照）と同様、５次のトランスバーサル
型フィルタを採用している。

【００８７】該アナログ波形等化器４０と、第１の実施
例のディジタル波形等化器５（図３参照）との違いは、
アナログ回路であるかディジタル回路であるかのみであ
る。該アナログ波形等化器４０はアナログ回路であるが
ゆえに、係数Ｃ１〜５はレジスタ６１〜６５からＤＡＣ
（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅ
ｒ）６６〜７０によって電流値の形で実際の演算回路５
５〜５９に渡されるようになっている。

【００８８】本実施例の動作タイミグを図９を用いて説
明する。

【００８９】非再生時にはＬＰＦ３９の出力に基づいて
振幅制御回路ａ４５がＶＧＡ３８の制御を行っている。
この場合の制御は、ループゲインを低く設定されたロー
ゲインモードで行われている。振幅制御回路ｂ４６は動
作していない。

【００９０】データの再生が始まると、振幅制御回路ａ
４５は、ループゲインを高く設定したハイゲインモード
で、あらかじめ設定された期間だけＶＧＡ３８を制御す
る。

【００９１】この期間が終了すると、振幅制御回路ａ４
５はＶＧＡ３８の制御をローゲインモードに戻す。一
方、振幅制御回路ｂ４６およびアナログ波形等化器４０
による振幅制御が開始される。

【００９２】データ再生が終了すると、振幅制御回路ｂ
４６の動作は停止し、再び、振幅制御回路ａ４５とＶＧ
Ａ３８とによる振幅制御のみが行われている状態に戻
る。

【００９３】なお、ここでローゲインモードとするの
は、ＶＧＡ３８出力振幅が目標振幅より大きくずれたま
まにならないように制御を行うためである。一方、シン
クデータ領域の最初にハイゲインモードとするのはデー
タ領域（シンクデータ及びデータの領域）で入力されて
くる信号の出力振幅を速やかに目標振幅に合わせるため
である。第１の実施例の回路構成においても、本実施例
（図９参照）と同様にＶＧＡ２をハイゲイン／ローゲイ
ンモードとするように制御を行なっても良い。逆に、第
２の実施例の回路構成においても、第１の実施例（図５
参照）と同様に固定ゲイン期間を設けて振幅制御しても
構わない。

【００９４】本発明の第３の実施例を説明する。

【００９５】本実施例は、実施例２と比べて、アナログ
変換器４０の出力後のアナログデータを用いて制御を行
う点が異なる。

【００９６】本実施例の再生信号処理回路を図１０に示
した。本実施例では、適応制御回路８２、振幅制御回路
ｂ７９および位相比較器８１が、アナログ信号を入力信
号としている。また、これに伴って、Ａ／Ｄ変換器７４
によってデジタル化する前の信号（つまり、アナログ波
形等化器４０の出力信号）をこれらへの入力信号として
いる。これ以外の点は、実施例２（図７参照）と同じで
ある。該第３の実施例ではこのような構成をとること
で、実施例２に比べて処理速度が向上している（アナロ
グ波形等化器４０及びＡ／Ｄ変換器４１による遅延が解
消される）。

【００９７】本発明の第４の実施例を説明する。

【００９８】本実施例の再生信号処理回路は、図１１に
示すとおり、ビタビ復号器の入力までの回路をすべてア
ナログ回路で構成している。

【００９９】また、初段のアンプ８３の振幅制御ループ
を削除し、アナログ波形等化器８５によってのみ振幅制
御を行うようにしている。アンプ８３へのゲイン設定
は、レジスタ８９によって行なう。該レジスタ８９はデ
ータ用ゲイン設定値を記録する領域と、サーボ用のゲイ
ン設定値を記憶する領域とを、備えている。レジスタ８
９に設定するゲインの値は、記録媒体上のその時読み取
り対象としているゾーンごとに異なる値を設定するもの
とする。

【０１００】該第４の実施例によれば、再生信号処理回
路のより一層の小型化が可能である。

【０１０１】なお、第１〜第３の実施例のＡ／Ｄ変換器
を有する回路構成でも、第四の実施例のようにＶＧＡへ
の制御ループを削除した構成としてもよい。逆に第４の
実施例のＡ／Ｄ変換器を含まない回路構成でも、第１〜
第３の実施例のようにＶＧＡの制御ループと等化器への
制御ループを持った構成としてもよい。

【０１０２】

【発明の効果】本発明によれば、波形等化器の出力に基
づいてＶＧＡを制御する制御ループを削除することがで
きるため、回路規模および消費電力を低減できる。特
に、波形等化器がディジタル回路で構成されている時
は、制御量をディジタル値からアナログ値に変換するた
めの回路部が必要がないため、この効果はさらに大き
い。

【０１０３】ＶＧＡには固定ゲインを与えるだけの構成
とすることによって、ＬＰＦからの制御ループを削減す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における再生信号処理回
路１のブロック図である。

【図２】本発明の第１の実施例である磁気記録再生装置
のシステム構成図である。

【図３】ディジタル波形等化器５の回路構成例である。

【図４】振幅制御回路ｂ１０の内部構成を示す図であ
る。

【図５】再生信号処理回路１の振幅制御動作の切り換え
の様子を表した図である。

【図６】ディジタル波形等化器５の他の例を示す図であ
る。

【図７】本発明の第２の実施例における再生信号処理回
路のブロック図である。

【図８】アナログ波形等化器４０の内部構成示す図であ
る。

【図９】第２の実施例における再生信号処理回路の振幅
制御動作の切り換えの様子を表した図である。

【図１０】本発明の第３の実施例における再生信号処理
回路のブロック図である。

【図１１】本発明の第４の実施例における再生信号処理
回路のブロック図である。

【図１２】再生信号処理回路の第１の従来例を示す図で
ある。

【図１３】従来例の振幅制御動作の切り換えを表した図
である。

【図１４】再生信号処理回路の第２の従来例である。

【図１５】再生信号処理回路の第３の従来例である。

【符号の説明】

１…再生信号処理回路２，３８，７１，１０１，１１３，１２４…ＶＧＡ４，４１，７４，１０３，１２７…Ａ／Ｄ変換器５，１０４…ディジタル波形等化器４０，７３，８５，１１５，１２６…アナログ波形等化
器６，４２，７５，８６，１０５，１１６，１２８…ビタ
ビ復号器９，１０，４５，４６，７８，７９，８９，９０，１０
８，１０９，１１９，１２０，１３１，１３２…振幅制
御回路１３，４９，８２，９３，１１２，１２３，１３５…適
応制御回路２００…レジスタ２０２…減算器２０４…演算回路２０６…加算器２１０…シーケンサ２２７，２２８，２２９，２３０，２３１…乗算器２４０，２４１，２４２，２４３，２４４，２４５…レ
ジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者石田嘉輝神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者勝治人神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者奈良孝群馬県高崎市西横手町111番地株式会社日立製作所汎用半導体本部内 (72)発明者高師輝実神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内

Claims

【特許請求の範囲】

【請求項１】１または２以上の係数を内部に備え、該係
数の値に基づいて定まる特性に従って、別途記録媒体か
ら読み出されて入力される信号に対応した信号の等化波
形を生成し出力する波形等化器と、上記係数のうちあらかじめ定められた係数の値を変更す
ることで、上記等化波形の振幅を制御する振幅制御回路
と、上記等化波形に所定の処理を行った後、該処理後の信号
を外部装置へ出力する演算回路と、を有することを特徴とする再生信号処理回路。
【請求項２】上記波形等化器は、複数段のタップを備え
たトランスバーサル型フィルタを含んで構成されたもの
であること、を特徴とする請求項１記載の磁気記録再生装置。
【請求項３】上記あらかじめ定められた係数には、セン
タータップの係数を含むこと、を特徴とする請求項２記載の磁気記録再生装置。
【請求項４】上記振幅制御回路は、あらかじめ定められ
た目標値を備え、該目標値と上記波形等化器の出力値と
の差分を求め、該差分の大きさに応じて前記係数の値を
変更するものであること、を特徴とする請求項１記載の再生信号処理回路。
【請求項５】複数の係数を内部に備え、該係数の値に基
づいて定まる特性に従って、別途記録媒体から読み出さ
れて入力される信号に対応した信号の等化波形を生成し
出力する波形等化器と、上記係数の値の上記係数間での比を設定する最適化手段
と、上記係数全体でのゲインを設定するゲイン設定手段と、上記等化波形に所定の処理を行った後、該処理後の信号
を外部装置へ出力する演算回路と、を有することを特徴とする再生信号処理回路。
【請求項６】記録媒体からデータを読み取って出力する
読み取り手段と、１または２以上の係数を内部に備え、該係数の値に基づ
いて定まる特性に従って、前記読み取り手段の出力に対
応して入力される信号の等化波形を生成し出力する波形
等化器と、上記係数のうちあらかじめ定められた係数の値を変更す
ることで、上記等化波形の振幅を制御する振幅制御回路
と、上記等化波形に所定の処理を行った後、該処理後の信号
を外部装置へ出力する演算回路と、を有することを特徴とする磁気記録再生装置。
【請求項７】上記波形等化器は、複数段のタップを備え
たトランスバーサル型フィルタを含んで構成されたもの
であること、を特徴とする請求項６記載の磁気記録再生装置。
【請求項８】上記あらかじめ定められた係数には、セン
タータップの係数を含むこと、を特徴とする請求項７記載の磁気記録再生装置。
【請求項９】上記振幅制御回路は、あらかじめ定められ
た目標値を備え、該目標値と上記波形等化器の出力値と
の差分を求め、該差分の大きさに応じて前記係数の値を
変更するものであること、を特徴とする請求項８記載の磁気記録再生装置。
【請求項１０】記録媒体からデータを読み取って出力す
る読み取り手段と、複数の係数を内部に備え、該係数の値に基づいて定まる
特性に従って、前記読み取り手段の出力に対応して入力
される信号の等化波形を生成し出力する波形等化器と、上記係数の値の上記係数間での比を設定する最適化手段
と、上記係数全体でのゲインを設定するゲイン設定手段と、上記等化波形に所定の処理を行った後、該処理後の信号
を外部装置へ出力する演算回路と、を有することを特徴とする磁気記録再生装置。