JPH0945073A - デュアルポートメモリ制御回路 - Google Patents
デュアルポートメモリ制御回路Info
- Publication number
- JPH0945073A JPH0945073A JP7190329A JP19032995A JPH0945073A JP H0945073 A JPH0945073 A JP H0945073A JP 7190329 A JP7190329 A JP 7190329A JP 19032995 A JP19032995 A JP 19032995A JP H0945073 A JPH0945073 A JP H0945073A
- Authority
- JP
- Japan
- Prior art keywords
- address
- port memory
- dual port
- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】デュアルポートメモリにおいて、書き込みアド
レスと読み出しアドレスとが一致した場合の書き込み及
び読み出しデータを保証する。 【解決手段】第１及び第２のデュアルポートメモリ１
０，２０の同一アドレスに同一データを書き込んでい
く。第１のメモリ１０の読出しアドレスをアドレス遅延
回路３０で、第２のメモリ２０の出力データをデータ遅
延回路６０でそれぞれ所定サイクル遅延させる。第１の
メモリ１０の書き込みアドレスと遅延読み出しアドレス
とを比較回路５０で比較し、一致しなければ第１のメモ
リ１０の出力データ、一致すれば第２のメモリ２０の遅
延出力データを選択回路７０で選択する。
レスと読み出しアドレスとが一致した場合の書き込み及
び読み出しデータを保証する。 【解決手段】第１及び第２のデュアルポートメモリ１
０，２０の同一アドレスに同一データを書き込んでい
く。第１のメモリ１０の読出しアドレスをアドレス遅延
回路３０で、第２のメモリ２０の出力データをデータ遅
延回路６０でそれぞれ所定サイクル遅延させる。第１の
メモリ１０の書き込みアドレスと遅延読み出しアドレス
とを比較回路５０で比較し、一致しなければ第１のメモ
リ１０の出力データ、一致すれば第２のメモリ２０の遅
延出力データを選択回路７０で選択する。
Description
【０００１】
【発明の属する技術分野】本発明はデュアルポートメモ
リ制御回路に関し、特にデュアルポートメモリをファー
ストインファーストアウトメモリとして使用する際の書
き込みアドレスと読み出しアドレスとが一致した場合の
各種障害を防止する制御回路に関する。
リ制御回路に関し、特にデュアルポートメモリをファー
ストインファーストアウトメモリとして使用する際の書
き込みアドレスと読み出しアドレスとが一致した場合の
各種障害を防止する制御回路に関する。
【０００２】
【従来の技術】指定された書き込みアドレスに指定され
た書き込みデータを書き込みながら指定された読み出し
アドレスから読み出しデータを求めるデュアルポートメ
モリでは、一般的に書き込みアドレスと読み出しアドレ
スが一致した場合、書き込みデータにより読み出しデー
タが破壊されたり、読み出し時間が極端に遅くなったり
するため、書き込みアドレスと読み出しアドレスが一致
することを禁止している。
た書き込みデータを書き込みながら指定された読み出し
アドレスから読み出しデータを求めるデュアルポートメ
モリでは、一般的に書き込みアドレスと読み出しアドレ
スが一致した場合、書き込みデータにより読み出しデー
タが破壊されたり、読み出し時間が極端に遅くなったり
するため、書き込みアドレスと読み出しアドレスが一致
することを禁止している。
【０００３】そのため、従来、デュアルポートメモリを
ファーストインファーストアウトメモリとして使用する
際には、書き込みアドレスと読み出しアドレスの一致を
回避するための制御回路を備えていた。図２に示すよう
に、従来のデュアルポートメモリ制御回路は、デュアル
ポートメモリ１０と、書き込みアドレスと読み出しアド
レスとを比較する比較回路９０と、読み出しアドレスを
変更するアドレス変更制御回路８０とから構成されてい
る。本従来例の動作は、比較回路９０で入力される書き
込みアドレスと読み出しアドレスとを比較し、アドレス
の差がある一定の値以内になった場合、アドレス制御回
路８０で読み出しアドレスを書き込みアドレスに対し一
定のアドレス差以上になるように変更してデュアルポー
トメモリ１０に供給し、同一アドレスへの書き込み及び
読み出しを回避していた。
ファーストインファーストアウトメモリとして使用する
際には、書き込みアドレスと読み出しアドレスの一致を
回避するための制御回路を備えていた。図２に示すよう
に、従来のデュアルポートメモリ制御回路は、デュアル
ポートメモリ１０と、書き込みアドレスと読み出しアド
レスとを比較する比較回路９０と、読み出しアドレスを
変更するアドレス変更制御回路８０とから構成されてい
る。本従来例の動作は、比較回路９０で入力される書き
込みアドレスと読み出しアドレスとを比較し、アドレス
の差がある一定の値以内になった場合、アドレス制御回
路８０で読み出しアドレスを書き込みアドレスに対し一
定のアドレス差以上になるように変更してデュアルポー
トメモリ１０に供給し、同一アドレスへの書き込み及び
読み出しを回避していた。
【０００４】
【発明が解決しようとする課題】上述した従来のデュア
ルポートメモリ制御回路では、書き込みアドレスと読み
出しアドレスとが互いに近づいてきた場合に、読み出し
アドレスを変更して書き込みアドレスと読み出しアドレ
スの一致を回避しているため、変更対象となったアドレ
スに書き込まれたデータを使用することができなくな
り、再度書き込み直さなければならず、このデュアルポ
ートメモリ制御回路を用いたデータ処理システムや装置
としての処理速度や、特性が劣化するという問題点があ
った。
ルポートメモリ制御回路では、書き込みアドレスと読み
出しアドレスとが互いに近づいてきた場合に、読み出し
アドレスを変更して書き込みアドレスと読み出しアドレ
スの一致を回避しているため、変更対象となったアドレ
スに書き込まれたデータを使用することができなくな
り、再度書き込み直さなければならず、このデュアルポ
ートメモリ制御回路を用いたデータ処理システムや装置
としての処理速度や、特性が劣化するという問題点があ
った。
【０００５】
【課題を解決するための手段】本発明のデュアルポート
メモリ制御回路は、互いに同一の機能，構成を有し指定
された書き込みアドレス及び指定された書き込みデータ
を互いに同一タイミングで入力する第１のデュアルポー
トメモリ及び第２のデュアルポートメモリと、指定され
た読み出しアドレスの前記第１のデュアルポートメモリ
に対する入力タイミングを前記第２のデュアルポートメ
モリに対する入力タミングよりも所定遅延タイミング分
遅延させるアドレス遅延回路と、前記指定された読み出
しアドレスに基づいて前記第２のデュアルポートメモリ
から読み出されたデータの出力タイミングを前記アドレ
ス遅延回路と同等の所定遅延タイミング分遅延させるデ
ータ遅延回路と、前記第１のデュアルポートメモリに入
力される前記指定された書き込みアドレスと前記遅延さ
れた読み出しアドレスとが一致するか比較する比較回路
と、前記比較回路よりアドレス一致を示す比較結果が出
力されないときは前記第１のデュアルポートメモリから
読み出されるデータを選択し、前記比較回路よりアドレ
ス一致を示す比較結果が出力されたときは前記データ遅
延回路を通して遅延された前記第２のデュアルポートメ
モリから読み出されたデータを選択する選択回路とを備
えている。
メモリ制御回路は、互いに同一の機能，構成を有し指定
された書き込みアドレス及び指定された書き込みデータ
を互いに同一タイミングで入力する第１のデュアルポー
トメモリ及び第２のデュアルポートメモリと、指定され
た読み出しアドレスの前記第１のデュアルポートメモリ
に対する入力タイミングを前記第２のデュアルポートメ
モリに対する入力タミングよりも所定遅延タイミング分
遅延させるアドレス遅延回路と、前記指定された読み出
しアドレスに基づいて前記第２のデュアルポートメモリ
から読み出されたデータの出力タイミングを前記アドレ
ス遅延回路と同等の所定遅延タイミング分遅延させるデ
ータ遅延回路と、前記第１のデュアルポートメモリに入
力される前記指定された書き込みアドレスと前記遅延さ
れた読み出しアドレスとが一致するか比較する比較回路
と、前記比較回路よりアドレス一致を示す比較結果が出
力されないときは前記第１のデュアルポートメモリから
読み出されるデータを選択し、前記比較回路よりアドレ
ス一致を示す比較結果が出力されたときは前記データ遅
延回路を通して遅延された前記第２のデュアルポートメ
モリから読み出されたデータを選択する選択回路とを備
えている。
【０００６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の一実施の形態を示すブロッ
ク図である。図１において、デュアルポートメモリ制御
回路は、互いに同一機能，構成を有し書き込み（入力）
データ，書き込みアドレス，及び読み出しアドレスを入
力し読み出し（出力）データを出力する第１及びその補
助を行う第２の２つのデュアルポートメモリ１０，２０
と、シフトレジスタから成り第１のデュアルポートメモ
リ１０への読み出しアドレスを所定サイクル分遅延させ
るアドレス遅延回路３０と、第１のデュアルポートメモ
リ１０の書き込みアドレスと読み出しアドレスとを比較
する比較回路５０と、シフトレジスタから成り第２のデ
ュアルポートメモリ２０の出力データをアドレス遅延回
路３０と同一の所定サイクル分遅延させるデータ遅延回
路６０と、比較回路５０の比較結果に基づき第１のデュ
アルポートメモリ１０の出力データかデータ遅延回路６
０を通した第２のデュアルポートメモリ２０の出力デー
タかのいずれかを選択する選択回路７０と、外部との間
で各種データ，情報の入出力を行う入力端子１０１〜１
０３及び出力端子１１１とを備えている。書き込みデー
タを入力するための入力端子１０１及び書き込みアドレ
スを入力するための入力端子１０２はそれぞれ、第１お
よび第２のデュアルポートメモリ１０，２０に直接接続
されている。読み出しアドレスを入力するための入力端
子１０３は第２のデュアルポートメモリ２０には直接接
続されているが、第１のデュアルポートメモリ１０には
アドレス遅延回路３０を通して接続されている。出力端
子１１１には選択回路７０の出力が接続されている。本
回路に供給される書き込みアドレス及び読み出しアドレ
スはそれぞれ一定サイクル数で連続的に変化しながら繰
り返しており、アドレス遅延回路３０及びデータ遅延回
路６０の遅延サイクル値はこれらのサイクル数より十分
小さな任意の値とする。
て説明する。図１は本発明の一実施の形態を示すブロッ
ク図である。図１において、デュアルポートメモリ制御
回路は、互いに同一機能，構成を有し書き込み（入力）
データ，書き込みアドレス，及び読み出しアドレスを入
力し読み出し（出力）データを出力する第１及びその補
助を行う第２の２つのデュアルポートメモリ１０，２０
と、シフトレジスタから成り第１のデュアルポートメモ
リ１０への読み出しアドレスを所定サイクル分遅延させ
るアドレス遅延回路３０と、第１のデュアルポートメモ
リ１０の書き込みアドレスと読み出しアドレスとを比較
する比較回路５０と、シフトレジスタから成り第２のデ
ュアルポートメモリ２０の出力データをアドレス遅延回
路３０と同一の所定サイクル分遅延させるデータ遅延回
路６０と、比較回路５０の比較結果に基づき第１のデュ
アルポートメモリ１０の出力データかデータ遅延回路６
０を通した第２のデュアルポートメモリ２０の出力デー
タかのいずれかを選択する選択回路７０と、外部との間
で各種データ，情報の入出力を行う入力端子１０１〜１
０３及び出力端子１１１とを備えている。書き込みデー
タを入力するための入力端子１０１及び書き込みアドレ
スを入力するための入力端子１０２はそれぞれ、第１お
よび第２のデュアルポートメモリ１０，２０に直接接続
されている。読み出しアドレスを入力するための入力端
子１０３は第２のデュアルポートメモリ２０には直接接
続されているが、第１のデュアルポートメモリ１０には
アドレス遅延回路３０を通して接続されている。出力端
子１１１には選択回路７０の出力が接続されている。本
回路に供給される書き込みアドレス及び読み出しアドレ
スはそれぞれ一定サイクル数で連続的に変化しながら繰
り返しており、アドレス遅延回路３０及びデータ遅延回
路６０の遅延サイクル値はこれらのサイクル数より十分
小さな任意の値とする。
【０００７】次に動作を説明する。第１のデュアルポー
トメモリ１０及び第２のデュアルポートメモリ２０の同
一アドレスに同一データが書き込まれる。第１のデュア
ルポートメモリ１０に対する読み出しアドレスは所定サ
イクル分遅延されているがこの遅延された読み出しアド
レスが書き込みアドレスと一致していない間は、比較回
路５０は一致を示す比較結果を出力しておらず、選択回
路７０は第１のデュアルポートメモリ１０側の出力デー
タを出力端子１１１に出力させる。第１のデュアルポー
トメモリ１０における遅延された読み出しアドレスが書
き込みアドレスと一致すると、比較回路５０は一致を示
す比較結果を出力し、選択回路７０はデータ遅延回路６
０で遅延された第２のデュアルポートメモリ２０側の出
力データを出力端子１１１に出力させる。つまり、主メ
モリである第１のデュアルポートメモリ１０側の遅延さ
れた読み出しアドレスで読み出されるはずのデータは、
補助メモリである第２のデュアルポートメモリ２０側の
対応する遅延なしの読み出しアドレスですでに読み出さ
れており、データ遅延回路６０でアドレス遅延回路３０
と同一の遅延を与えられてタイミングを合わせて入れ替
えられる。
トメモリ１０及び第２のデュアルポートメモリ２０の同
一アドレスに同一データが書き込まれる。第１のデュア
ルポートメモリ１０に対する読み出しアドレスは所定サ
イクル分遅延されているがこの遅延された読み出しアド
レスが書き込みアドレスと一致していない間は、比較回
路５０は一致を示す比較結果を出力しておらず、選択回
路７０は第１のデュアルポートメモリ１０側の出力デー
タを出力端子１１１に出力させる。第１のデュアルポー
トメモリ１０における遅延された読み出しアドレスが書
き込みアドレスと一致すると、比較回路５０は一致を示
す比較結果を出力し、選択回路７０はデータ遅延回路６
０で遅延された第２のデュアルポートメモリ２０側の出
力データを出力端子１１１に出力させる。つまり、主メ
モリである第１のデュアルポートメモリ１０側の遅延さ
れた読み出しアドレスで読み出されるはずのデータは、
補助メモリである第２のデュアルポートメモリ２０側の
対応する遅延なしの読み出しアドレスですでに読み出さ
れており、データ遅延回路６０でアドレス遅延回路３０
と同一の遅延を与えられてタイミングを合わせて入れ替
えられる。
【０００８】アドレス遅延回路３０及びデータ遅延回路
６０でそれぞれ書き込み及び読み出しを３サイクル分遅
延させる場合の動作を説明するためのタイミング表を表
１に示す。
６０でそれぞれ書き込み及び読み出しを３サイクル分遅
延させる場合の動作を説明するためのタイミング表を表
１に示す。
【０００９】
【表１】
【００１０】表１において、ａ〜ｚはアドレス、Ｄ
（ａ）〜Ｄ（ｚ）は（ ）内に示すアドレスのデータを
示す。１番目のサイクルの入力端子１０３の読み出しア
ドレスａがアドレス遅延回路３０で３サイクル遅延され
４番目のサイクルに第１のデュアルポートメモリ１０に
入力されるが、これと入力端子１０２の書き込みアドレ
スａとが一致している。この場合、第２のデュアルポー
トメモリ２０では、すでに１番目のサイクルで読み出し
アドレスａによりデータＤ（ａ）が読み出されており、
このデータＤ（ａ）がデータ遅延回路６０で３サイクル
遅延され４番目のサイクルで選択回路７０に入力され選
択される。
（ａ）〜Ｄ（ｚ）は（ ）内に示すアドレスのデータを
示す。１番目のサイクルの入力端子１０３の読み出しア
ドレスａがアドレス遅延回路３０で３サイクル遅延され
４番目のサイクルに第１のデュアルポートメモリ１０に
入力されるが、これと入力端子１０２の書き込みアドレ
スａとが一致している。この場合、第２のデュアルポー
トメモリ２０では、すでに１番目のサイクルで読み出し
アドレスａによりデータＤ（ａ）が読み出されており、
このデータＤ（ａ）がデータ遅延回路６０で３サイクル
遅延され４番目のサイクルで選択回路７０に入力され選
択される。
【００１１】
【発明の効果】以上説明したように本発明によれば、デ
ュアルポートメモリとして主メモリとなる第１のデュア
ルポートメモリと補助メモリとなる第２のデュアルポー
トメモリとの２つ設け、指定されたアドレスに対する指
定された書き込みデータの書き込みをそれぞれ同一タイ
ミングで行い、第１のデュアルポートメモリ側では指定
され読み出しアドレスを所定遅延タイミング分遅延させ
て読み出したデータを出力し、第２のデュアルポートメ
モリ側では指定された読み出しアドレスで読み出された
データを所定遅延タイミグ分遅延させて出力し、通常時
は第１のデュアルポートメモリ側のデータを出力データ
として選択しているが、第１のデュアルポートメモリの
書き込みアドレスを読み出しアドレスが一致したときは
書き込みアドレスと読み出しアドレスが一致してないと
きに先行して読み出されていた第２のデュアルポートメ
モリ側のデータを出力データとして選択するので、デュ
アルポートメモリに対する指定された書き込みアドレス
と遅延された指定された読み出しアドレスとが一致して
もデュアルポートメモリに正常なデータを書き込み、か
つデュアルポートメモリから正常なデータを読み出すこ
とが可能となり、本発明を適用した装置として再度書き
込み動作を行う必要が無くなり、処理速度や特性劣化を
防ぐことが可能となる。
ュアルポートメモリとして主メモリとなる第１のデュア
ルポートメモリと補助メモリとなる第２のデュアルポー
トメモリとの２つ設け、指定されたアドレスに対する指
定された書き込みデータの書き込みをそれぞれ同一タイ
ミングで行い、第１のデュアルポートメモリ側では指定
され読み出しアドレスを所定遅延タイミング分遅延させ
て読み出したデータを出力し、第２のデュアルポートメ
モリ側では指定された読み出しアドレスで読み出された
データを所定遅延タイミグ分遅延させて出力し、通常時
は第１のデュアルポートメモリ側のデータを出力データ
として選択しているが、第１のデュアルポートメモリの
書き込みアドレスを読み出しアドレスが一致したときは
書き込みアドレスと読み出しアドレスが一致してないと
きに先行して読み出されていた第２のデュアルポートメ
モリ側のデータを出力データとして選択するので、デュ
アルポートメモリに対する指定された書き込みアドレス
と遅延された指定された読み出しアドレスとが一致して
もデュアルポートメモリに正常なデータを書き込み、か
つデュアルポートメモリから正常なデータを読み出すこ
とが可能となり、本発明を適用した装置として再度書き
込み動作を行う必要が無くなり、処理速度や特性劣化を
防ぐことが可能となる。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】従来のデュアルポートメモリ制御回路を示すブ
ロック図である。
ロック図である。
１０，２０ 第１，第２のデュアルポートメモリ ３０ アドレス遅延回路 ４０ 読み出し動作制御回路 ５０ 比較回路 ６０ データ遅延回路 ７０ 選択回路 １０１ 書き込みデータの入力端子 １０２ 書き込みアドレスの入力端子 １０３ 読み出しアドレスの入力端子 １１１ 読み出しデータの出力端子
Claims (1)
- 【請求項１】 互いに同一の機能，構成を有し指定され
た書き込みアドレス及び指定された書き込みデータを互
いに同一タイミングで入力する第１のデュアルポートメ
モリ及び第２のデュアルポートメモリと、指定された読
み出しアドレスの前記第１のデュアルポートメモリに対
する入力タイミングを前記第２のデュアルポートメモリ
に対する入力タミングよりも所定遅延タイミング分遅延
させるアドレス遅延回路と、前記指定された読み出しア
ドレスに基づいて前記第２のデュアルポートメモリから
読み出されたデータの出力タイミングを前記アドレス遅
延回路と同等の所定遅延タイミング分遅延させるデータ
遅延回路と、前記第１のデュアルポートメモリに入力さ
れる前記指定された書き込みアドレスと前記遅延された
読み出しアドレスとが一致するか比較する比較回路と、
前記比較回路よりアドレス一致を示す比較結果が出力さ
れないときは前記第１のデュアルポートメモリから読み
出されるデータを選択し、前記比較回路よりアドレス一
致を示す比較結果が出力されたときは前記データ遅延回
路を通して遅延された前記第２のデュアルポートメモリ
から読み出されたデータを選択する選択回路とを備える
ことを特徴とするデュアルポートメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190329A JP2723843B2 (ja) | 1995-07-26 | 1995-07-26 | デュアルポートメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190329A JP2723843B2 (ja) | 1995-07-26 | 1995-07-26 | デュアルポートメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945073A true JPH0945073A (ja) | 1997-02-14 |
| JP2723843B2 JP2723843B2 (ja) | 1998-03-09 |
Family
ID=16256384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190329A Expired - Lifetime JP2723843B2 (ja) | 1995-07-26 | 1995-07-26 | デュアルポートメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475093B1 (ko) * | 2002-09-13 | 2005-03-10 | 삼성전자주식회사 | 둘 이상의 입력포트를 구비하는 집적 회로 장치 및 시스템 |
-
1995
- 1995-07-26 JP JP7190329A patent/JP2723843B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475093B1 (ko) * | 2002-09-13 | 2005-03-10 | 삼성전자주식회사 | 둘 이상의 입력포트를 구비하는 집적 회로 장치 및 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723843B2 (ja) | 1998-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020146025A1 (en) | Arbiter device for multi-port memory and semiconductor device | |
| KR940005203B1 (ko) | 반도체 집적 회로 | |
| US7065686B2 (en) | Dual port RAM | |
| JP2723843B2 (ja) | デュアルポートメモリ制御回路 | |
| US7080191B2 (en) | Method and system for accessing memory devices | |
| US5745427A (en) | Phase-shifted embedded ram apparatus and method | |
| US6625711B1 (en) | Method and/or architecture for implementing queue expansion in multiqueue devices | |
| US5708842A (en) | Apparatus for changing coefficients utilized to perform a convolution operation having address generator which uses initial count number and up/down count inputs received from external | |
| JPH05134007A (ja) | 半導体集積論理回路 | |
| US6393542B1 (en) | Electronic circuit system and interface circuit that compares read and write clock operations | |
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| JP3520570B2 (ja) | メモリアクセス制御装置 | |
| JP2908331B2 (ja) | リストベクトル処理システム | |
| JPS607529A (ja) | バツフアメモリ装置 | |
| KR910006684Y1 (ko) | 중앙처리장치 신호 제어회로 | |
| JPH0289300A (ja) | 半導体メモリ素子 | |
| JPH04321993A (ja) | 記憶制御装置 | |
| JPH10162567A (ja) | メモリ判別装置 | |
| JPH0587881A (ja) | データログ回路 | |
| JPH11282650A (ja) | Ｆｉｆｏメモリのハザード防止回路 | |
| JPH03295095A (ja) | 可変容量ｆｉｆｏメモリ | |
| JPH10312356A (ja) | データ転送装置 | |
| JPH02183486A (ja) | Ｒａｍ制御回路 | |
| JPH0289143A (ja) | 記憶装置 | |
| JPH04225453A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |