JPH04321993A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デ−タ処理装置の入力
バッファ部などに用いられるＦＩＦＯ回路をメモリを用
いて実現した記憶制御装置に関するものである。

【０００２】

【従来の技術】従来、ＦＩＦＯ回路の実現方法としては
、シフトレジスタを用いる方法と、メモリを用いる方法
があった。シフトレジスタを用いる方法では、デ−タが
入力端から出力端に向かってシフトクロックによって物
理的に移動する。しかしこの方法では必ずデ−タが入力
端から出力端まで伝播しなければならないため、長いＦ
ＩＦＯ回路を実現するには適していないという問題点が
あった。

【０００３】一方、メモリを用いる方式では、デ−タを
移動させるのではなく、次にデ−タを書き込むべきアド
レスを管理するポインタと、次にデ−タを読み出すべき
アドレスを管理するポインタを設けることによってＦＩ
ＦＯ回路を論理的に実現していた。

【０００４】本発明の記憶制御装置は後者のメモリを用
いるＦＩＦＯ回路の一種であるので、メモリを用いる方
法について従来例を説明する。従来例として「ＦＩＦＯ
回路」（特開昭６０−２６２２４２号公報）を引用する
。

【０００５】図４に従来のＦＩＦＯ回路のブロック図を
示す。図４で、２０１はｎワ−ドから成る記憶回路、２
０２は書き込み要求信号、２０３は書き込み要求信号２
０２に応じてｎを法として１ずつ増加する第１のカウン
タ、２０４は第１のカウンタ２０３の出力する値、２０
５は記憶回路２０１に対する書き込み回路、２０６は書
き込み回路２０５の出力する書き込み信号、２０７は読
み出し要求信号、２０８は読み出し要求信号２０７に応
じてｎ法として１ずつ増加する第２のカウンタ、２０９
は第２のカウンタの出力する値、２１０は記憶回路２０
１に対する読み出し回路、２１１は読み出し回路２１０
の出力する読み出しアドレス、２１２は第１のカウンタ
２０３の出力する値２０４と第２のカウンタ２０８の出
力する値２０９を比較し一致したか否かを検出する一致
検出回路、２１３と２１４は一致回路２１２が出力する
状態信号、２１５は書き込みデ−タ、２１６は読み出し
デ−タである。以上のように構成された従来のＦＩＦＯ
回路の動作を説明する。

【０００６】図４において、各部は初期状態とする。図
示せざるデ−タ処理装置１から書き込み要求信号２０２
が発生すると、第１のカウンタ２０３の出力する値２０
４に応じて書き込み回路２０５は記憶回路２０１に対す
る書き込み信号２０６を生成し、記憶回路２０１の第０
ワ−ドに書き込みデ−タ２１５が書き込まれる。記憶回
路２０１の書き込み終了後、第１のカウンタ２０３の出
力する値２０４は０から１に増加する。次に，図示せざ
るデ−タ処理装置２から読み出し要求信号２０７が発生
すると、第２のカウンタ２０８の出力する値２０９に応
じて読み出し回路２１０は記憶回路２０１に対する読み
出し信号２１１を生成し、記憶回路２０１の第０ワ−ド
から読み出しデ−タ２１５を読み出す。記憶回路２０１
の読み出し終了後、第２のカウンタ２０８の出力する値
２０９は０から１に増加する。

【０００７】

【発明が解決しようとする課題】しかしながら以上に説
明したＦＩＦＯ回路では、該ＦＩＦＯ回路に書き込み要
求信号を発生させるＦＩＦＯアドレスは１アドレスに固
定されており、例えば、読み出し要求信号Ａに対応する
書き込みデ−タＡと読み出し要求信号Ｂに対応する書き
込みデ−タＢを区別するためには、ＦＩＦＯ回路を２式
用意し、それぞれに別々のＦＩＦＯアドレスを割当てな
ければならないという問題点があった。

【０００８】本発明はかかる点を鑑み、■複数のアドレ
スに個別のデ−タを書き込む場合にも１個のＦＩＦＯ回
路となる記憶制御装置を提供することを目的とする．■
また、読み出し禁止信号を設けることにより、第２の記
憶回路がビジー状態のときに第１の記憶回路からの読み
出しを禁止できる記憶制御装置を提供することを目的と
する。

【０００９】■さらに、第２の記憶回路の書き込みアド
レスと同時にデ−タのサイズ情報を格納することにより
、可変デ−タ長のＦＩＦＯ回路となる記憶制御装置を提
供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は前記の問題点を
解決するために、■第１の記憶回路と、第２の記憶回路
と、第１の記憶回路の書き込みアドレスを制御する第１
のアドレスカウンタと、前記第１のアドレスカウンタの
値に応じて第１の記憶回路に対する書き込みアドレスを
生成する書き込み回路と、第１の記憶回路の読み出しア
ドレスを制御する第２のアドレスカウンタと、前記第２
のアドレスカウンタの値に応じて第１の記憶回路に対す
る読み出しアドレスを生成する読み出し回路と、第２の
記憶回路の書き込みアドレスと書き込みデ−タを第１の
記憶回路に順に交互に格納するためのセレクタと、前記
セレクタと前記第１のアドレスカウンタと前記書き込み
回路を制御する入力制御回路と、第２の記憶回路のアド
レスレジスタと、第２の記憶回路のデ−タレジスタと、
第１の記憶回路より順に交互に読み出した第２の記憶回
路の書き込みアドレスと書き込みデ−タとを第２の記憶
回路のアドレスレジスタとデ−タレジスタに順に交互に
格納するための出力制御回路を具備することを特徴とす
る記憶制御装置である。

【００１１】■　　上記■の記憶制御装置の第１の記憶
回路より順に交互に読み出した第２の記憶回路の書き込
みアドレスと該書き込みデ−タとを第２の記憶回路のア
ドレスレジスタと該デ−タレジスタに順に交互に格納す
るための出力制御回路に、読み出し禁止回路を具備する
ことを特徴とする記憶制御装置である。

【００１２】■　　上記■の記憶制御装置の第２の記憶
回路の書き込みアドレスと書き込みデ−タを第１の記憶
回路に順に交互に格納するためのセレクタにより、第２
の記憶回路の書き込みアドレスと共に書き込みデ−タの
デ−タサイズ情報を第１の記憶回路に格納することを特
徴とする記憶制御装置である。

【００１３】

【作用】本発明は前記の構成により、■第２の記憶回路
の書き込みアドレスと第２の記憶回路の書き込みデ−タ
を順に交互に第１の記憶回路に格納し、次に該第２の記
憶回路の書き込みアドレスと第２の記憶回路の書き込み
デ−タを順に交互に第１の記憶回路より読み出して、第
２の記憶回路のアドレスレジスタとデ−タレジスタに格
納することにより、第２の記憶回路の任意のアドレスに
個別デ−タを書き込むことができる。

【００１４】■第２の記憶回路の書き込みアドレスと第
２の記憶回路の書き込みデ−タを順に交互に第１の記憶
回路に格納し、次に、読み出し禁止信号が出力されてい
ないとき第２の記憶回路の書き込みアドレスと第２の記
憶回路の書き込みデ−タを順に交互に第１の記憶回路よ
り読み出して、第２の記憶回路のアドレスレジスタとデ
−タレジスタに格納することにより、第２の記憶回路が
ビジー状態で無いときに、第２の記憶回路の任意のアド
レスに個別デ−タを書き込むことができる。

【００１５】■第２の記憶回路の書き込みアドレス及び
書き込みデ−タサイズ情報と第２の記憶回路の書き込み
デ−タを順に交互に第１の記憶回路に格納し、次に該第
２の記憶回路の書き込みアドレス及び書き込みデ−タサ
イズ情報と第２の記憶回路の書き込みデ−タを順に交互
に第１の記憶回路より読み出して、第２の記憶回路のア
ドレスレジスタとデ−タレジスタに格納することにより
、第２の記憶回路の任意

【００１６】のアドレスに任意のデ−タ長の個別デ−タ
を書き込むことができる。

【実施例】図１乃至図３は本発明の記憶制御装置の実施
例を示すブロック図であり、図１は特許請求の範囲　　
請求項１に記載の記憶制御装置の一実施例を、図２は特
許請求の範囲　　請求項２に記載の記憶制御装置の一実
施例を、図３は特許請求の範囲請求項３に記載の記憶制
御装置の一実施例を示す。図１乃至図３において、１０
１は第１の記憶回路、１０２は第２の記憶回路、１０３
は第２の記憶回路の書き込みアドレス、１０５は第２の
記憶回路の書き込みデ−タ、１０６は第２の記憶回路の
書き込みアドレス１０３と書き込みデ−タ１０５を第１
の記憶回路１０１に順に交互に格納するためのセレクタ
、１０７はセレクタ１０６の出力する値、１０８は第１
の記憶回路１０１の出力する値、１０９は第２の記憶回
路のアドレスレジスタ、１１０はアドレスレジスタ１０
９の出力する値、１１１は第２の記憶回路のデ−タレジ
スタ、１１２はデ−タレジスタ１１１の出力する値、１
１３は第２の記憶回路への書き込み要求信号、１１４は
書き込み要求信号１１３に応じて第１の記憶回路１０１
の書き込みを制御する入力制御回路、１１５は入力制御
回路１１４の出力する制御信号、１１６は制御信号１１
５に応じて第１の記憶回路の書き込みアドレスを制御す
る第１のアドレスカウンタ、１１７は第１のアドレスカ
ウンタ１１６の出力する第１の記憶回路１０１に対する
書き込みアドレス値、１１８は第１のアドレスカウンタ
１１６の値に応じて第１の記憶回路１０１に対する書き
込みアドレスを生成する書き込み回路、１１９は書き込
み回路１１８の出力する第１の記憶回路１０１に対する
書き込み信号、１２１は第１の記憶回路より順に交互に
読み出した第２の記憶回路の書き込みアドレスと該書き
込みデ−タとを第２の記憶回路のアドレスレジスタと該
デ−タレジスタに順に交互に格納するための出力制御回
路、１２２は出力制御回路１２１の出力する制御信号、
１２３は制御信号１２２に応じて第１の記憶回路の読み
出しアドレスを制御する第２のアドレスカウンタ、１２
４は第２のアドレスカウンタ１２３の出力する第２の記
憶回路１０１に対する読み出しアドレス値、１２５は第
２のアドレスカウンタ１２４の値に応じて第１の記憶回
路１０１に対する読み出しアドレスを生成する読み出し
回路、１２６は読み出し回路１２５の出力する第１の記
憶回路１０１に対する制御信号、１２７は第２の記憶回
路の制御回路、１２８は制御回路１２７の出力する制御
信号である。１０１は図２の２０１に、同じく１０７は
２１５に、１０８は２１６に、１１５は２０２に、１１
６は２０３に、１１７は２０４に、１１８は２０５に、
１１９は２０６に、１２２は２０７に、１２３は２０８
に、１２４は２０９に、１２５は２１０に、１２６は２
１１に対応する。

【００１７】図１において、各部は初期状態とすると、
デ−タ処理装置から第２の記憶回路へデ−タを書き込む
場合、第２の記憶回路への書き込み要求信号１１３が発
生すると、入力制御回路１１４の出力する制御信号１１
５はオンとなり、セレクタ１０６は第２の記憶回路の書
き込みアドレス１０３を選択し、セレクタの出力値１０
７に出力するとともに、第１のアドレスカウンタ１１６
の出力する第１の記憶回路に対する書き込みアドレス値
１１７に応じて書き込み回路１１８は書き込み信号１１
９を生成し、第１の記憶回路１０１の第０ワ−ドに第２
の記憶回路の書き込みアドレス１０３が書き込まれる。 第一回目の第１の記憶回路１０１の書き込み終了後、入
力制御回路１１４の出力する制御信号１１５はオフとな
り、セレクタ１０６は第２の記憶回路の書き込みデ−タ
１０５を選択し、セレクタの出力値１０７に出力すると
ともに、第１のアドレスカウンタ１１６の出力する第１
の記憶回路に対する書き込みアドレス値１１７は０から
１に増加し、該書き込みアドレス値１１７に応じて書き
込み回路１１８は書き込み信号１１９を生成し、第１の
記憶回路１０１の第１ワ−ドに第２の記憶回路の書き込
みデ−タ１０５が書き込まれる。第二回目の第１の記憶
回路１０１の書き込み終了後、第１のアドレスカウンタ
１１６の出力する第１の記憶回路に対する書き込みアド
レス値１１７は１から２に増加する。次に出力制御回路
１２１の出力する制御信号１２２によって、第２のアド
レスカウンタ１２３の出力する第１の記憶回路に対する
読み出しアドレス値１２４に応じて読み出し回路１２５
は読み出し信号１２６を生成し、第１の記憶回路１０１
の第０ワ−ドから読み出した第２の記憶回路の書き込み
アドレス１０８ａを、第２の記憶回路のアドレスレジス
タ１０９に書き込む。第一回目の第１の記憶回路１０１
の読み出し終了後、第２のアドレスカウンタ１２３の出
力する第１の記憶回路に対する読み出しアドレス値１２
４は０から１に増加し、該読みだしアドレス値１２４に
応じて読み出し回路１２５は読みだし信号１２６を生成
し、第１の記憶回路１０１の第１ワ−ドから読み出した
第２の記憶回路の書き込みデ−タ１０８ｂを、第二の記
憶回路のデ−タレジスタ１１１に書き込む。二回目の第
１の記憶回路１０１の読み出し終了後、第２のアドレス
カウンタ１２３の出力する第１の記憶回路に対する読み
出しアドレス値１２４は１から２に増加する。第２の記
憶回路のアドレスレジスタ１０９と第２の記憶回路のデ
−タレジスタ１１１への書き込み終了後、第２の記憶回
路の制御回路１２７の出力する制御信号１２８によって
、第２の記憶回路の書き込みアドレス１０３に第２の記
憶回路の書き込みデ−タ１０５を書き込むことができる
。

【００１８】図２において、１２０は出力制御回路１２
１の動作を禁止する読み出し禁止信号である。各部は初
期状態とすると、デ−タ処理装置から第２の記憶回路へ
デ−タを書き込む場合、第２の記憶回路への書き込み要
求信号１１３が発生すると、入力制御回路１１４の出力
する制御信号１１５はオンとなり、セレクタ１０６は第
２の記憶回路の書き込みアドレス１０３を選択し、セレ
クタの出力値１０７に出力するとともに、第１のアドレ
スカウンタ１１６の出力する第１の記憶回路に対する書
き込みアドレス値１１７に応じて書き込み回路１１８は
書き込み信号１１９を生成し、第１の記憶回路１０１の
第０ワ−ドに第２の記憶回路の書き込みアドレス１０３
が書き込まれる。第一回目の第１の記憶回路１０１の書
き込み終了後、入力制御回路１１４の出力する制御信号
１１５はオフとなり、セレクタ１０６は第２の記憶回路
の書き込みデ−タ１０５を選択し、セレクタの出力値１
０７に出力するとともに、第１のアドレスカウンタ１１
６の出力する第１の記憶回路に対する書き込みアドレス
値１１７は０から１に増加し、該書き込みアドレス値１
１７に応じて書き込み回路１１８は書き込み信号１１９
を生成し、第１の記憶回路１０１の第１ワ−ドに第２の
記憶回路の書き込みデ−タ１０５が書き込まれる。第二
回目の第１の記憶回路１０１の書き込み終了後、第１の
アドレスカウンタ１１６の出力する第１の記憶回路に対
する書き込みアドレス値１１７は１から２に増加する。 ここで出力制御回路１２１の動作を禁止する読み出し禁
止信号１２０がオンの間はウエイト状態である。該読み
出し禁止信号１２０がオフになると、出力制御回路１２
１の出力する制御信号１２２によって、第２のアドレス
カウンタ１２３の出力する第１の記憶回路に対する読み
出しアドレス値１２４に応じて読み出し回路１２５は読
み出し信号１２６を生成し、第１の記憶回路１０１の第
０ワ−ドから読み出した第２の記憶回路の書き込みアド
レス１０８ａを、第２の記憶回路のアドレスレジスタ１
０９に書き込む。第一回目の第１の記憶回路１０１の読
み出し終了後、第２のアドレスカウンタ１２３の出力す
る第１の記憶回路に対する読み出しアドレス値１２４は
０から１に増加し、該読み出しアドレス値１２４に応じ
て読み出し回路１２５は読み出し信号１２６を生成し、
第１の記憶回路１０１の第１ワ−ドから読み出した第２
の記憶回路の書き込みデ−タ１０８ｂを、第２の記憶回
路のデ−タレジスタ１１１に書き込む。第二回目の第１
の記憶回路１０１の読み出し終了後、第２のアドレスカ
ウンタ１２３の出力する第１の記憶回路に対する読み出
しアドレス値１２４は１から２に増加する。第２の記憶
回路のアドレスレジスタ１０９と第２の記憶回路のデ−
タレジスタ１１１への書き込み終了後、第２の記憶回路
の制御回路１２７の出力する制御信号１２８によって、
第２の記憶回路の書き込みアドレス１０３に第２の記憶
回路の書き込みデ−タ１０５を書き込むことができる。

【００１９】図３において、１０４は第２の記憶回路の
書き込みデ−タサイズである。各部は初期状態とすると
、デ−タ処理装置から第２の記憶回路へデ−タを書き込
む場合、第２の記憶回路への書き込み要求信号１１３が
発生すると、入力制御回路１１４の出力する制御信号１
１５はオンとなり、セレクタ１０６は第２の記憶回路の
書き込みアドレス１０３及び第２の記憶回路の書き込み
デ−タサイズ１０４を選択し、セレクタの出力値１０７
に出力するとともに、第１のアドレスカウンタ１１６の
出力する第１の記憶回路に対する書き込みアドレス値１
１７に応じて書き込み回路１１８は書き込み信号１１９
を生成し、第１の記憶回路１０１の第０ワ−ドに第２の
記憶回路の書き込みアドレス１０３及び第２の記憶回路
の書き込みデ−タサイズ１０４が書き込まれる。第一回
目の第１の記憶回路１０１の書き込み終了後、入力制御
回路１１４の出力する制御信号１１５はオフとなり、セ
レクタ１０６は第２の記憶回路の書き込みデ−タ１０５
ｂを選択し、セレクタの出力値１０７に出力するととも
に、第１のアドレスカウンタ１１６の出力する第１の記
憶回路に対する書き込みアドレス値１１７は０から１に
増加し、該書き込みアドレス値１１７に応じて書き込み
回路１１８は書き込み信号１１９を生成し、第１の記憶
回路１０１の第１ワ−ドに第２の記憶回路の書き込みデ
−タ１０５ｂが書き込まれる。このとき、第２の記憶回
路の書き込みデ−タサイズ１０４が第１の記憶回路のワ
−ド長よりも長い場合、例えば、第１の記憶回路のワ−
ド長が４バイトで第２の記憶回路のワ−ド長が１６バイ
トの場合、第２の記憶回路の書き込みデ−タの１６バイ
トは第１の記憶回路の第１ワ−ドから第４ワ−ドに格納
する様に入力制御回路１１４が動作する。従って第二回
目の第１の記憶回路１０１の書き込み終了後、第１のア
ドレスカウンタ１１６の出力する第１の記憶回路に対す
る書き込みアドレス値１１７は１から２に増加し、該書
き込みアドレス値１１７に応じて書き込み回路１１８は
書き込み信号１１９を生成し、第１の記憶回路１０１の
第２ワ−ドに第２の記憶回路の書き込みデ−タ１０５ｃ
が書き込まれる。第三回目の第１の記憶回路１０１の書
き込み終了後、第１のアドレスカウンタ１１６の出力す
る第１の記憶回路に対する書き込みアドレス値１１７は
２から３に増加し、該書き込みアドレス値１１７に応じ
て書き込み回路１１８は書き込み信号１１９を生成し、
第１の記憶回路１０１の第３ワ−ドに第２の記憶回路の
書き込みデ−タ１０５ｄが書き込まれる。第四回目の第
１の記憶回路１０１の書き込み終了後、第１のアドレス
カウンタ１１６の出力する第１の記憶回路に対する書き
込みアドレス値１１７は３から４に増加し、該書き込み
アドレス値１１７に応じて書き込み回路１１８は書き込
み信号１１９を生成し、第１の記憶回路１０１の第４ワ
−ドに第２の記憶回路の書き込みデ−タ１０５ｅが書き
込まれる。第五回目の第１の記憶回路１０１の書き込み
終了後、第１のアドレスカウンタ１１６の出力する第１
の記憶回路に対する書き込みアドレス値１１７は４から
５に増加する。

【００２０】次に出力制御回路１２１の出力する制御信
号１２２によって、第２のアドレスカウンタ１２３の出
力する第１の記憶回路に対する読み出しアドレス値１２
４に応じて読み出し回路１２５は読み出し信号１２６を
生成し、第１の記憶回路１０１の第０ワ−ドから読み出
した第２の記憶回路の書き込みアドレス及び第２の記憶
回路の書き込みデ−タサイズ１０８ａを、第２の記憶回
路のアドレスレジスタ１０９に書き込むと同時に、出力
制御回路１２１に対して出力する。第一回目の第１の記
憶回路１０１の読み出し終了後、第２のアドレスカウン
タ１２３の出力する第１の記憶回路に対する読み出しア
ドレス値１２４は０から１に増加し、該読み出しアドレ
ス値１２４に応じて読み出し回路１２５は読み出し信号
１２６を生成し、第１の記憶回路１０１の第１ワ−ドか
ら読み出した第２の記憶回路の書き込みデ−タ１０８ｂ
を、第２の記憶回路のデ−タレジスタ１１１ｂに書き込
む。ここで第２の記憶回路のデ−タレジスタ１１１は第
２の記憶回路と同様に１６バイトあり４バイトずつに区
切った１１１ｂ〜ｅがあるとする。第二回目の第１の記
憶回路１０１の読み出し終了後、第２のアドレスカウン
タ１２３の出力する第１の記憶回路に対する読み出しア
ドレス値１２４は１から２に増加し、該読み出しアドレ
ス値１２４に応じて読み出し回路１２５は読み出し信号
１２６を生成し、第１の記憶回路１０１の第１ワ−ドか
ら読み出した第２の記憶回路の書き込みデ−タ１０８ｃ
を、第２の記憶回路のデ−タレジスタ１１１ｃに書き込
む。第三回目の第１の記憶回路１０１の読み出し終了後
、第２のアドレスカウンタ１２３の出力する第１の記憶
回路に対する読み出しアドレス値１２４は２から３に増
加し、該読み出しアドレス値１２４に応じて読み出し回
路１２５は読み出し信号１２６を生成し、第１の記憶回
路１０１の第１ワ−ドから読み出した第２の記憶回路の
書き込みデ−タ１０８ｄを、第２の記憶回路のデ−タレ
ジスタ１１１ｄに書き込む。第四回目の第１の記憶回路
１０１の読み出し終了後、第２のアドレスカウンタ１２
３の出力する第１の記憶回路に対する読み出しアドレス
値１２４は３から４に増加し、該読み出しアドレス値１
２４に応じて読み出し回路１２５は読み出し信号１２６
を生成し、第１の記憶回路１０１の第１ワ−ドから読み
出した第２の記憶回路の書き込みデ−タ１０８ｅを、第
２の記憶回路のデ−タレジスタ１１１ｅに書き込む。 第五回目の第１の記憶回路１０１の読み出し終了後、第
２のアドレスカウンタ１２３の出力する第１の記憶回路
に対する読み出しアドレス値１２４は４から５に増加す
る。第２の記憶回路のアドレスレジスタ１０９と第２の
記憶回路のデ−タレジスタ１１１への書き込み終了後、
第２の記憶回路の制御回路１２７の出力する制御信号１
２８によって、第２の記憶回路の書き込みアドレス１０
３に第２の記憶回路の書き込みデ−タ１０５ｂ〜ｅを書
き込むことができる。

【００２１】

【発明の効果】以上述べてきたように、本発明によれば
■第２の記憶回路の任意のアドレスへの個別デ−タをＦ
ＩＦＯ回路に書き込むことができ、■また、第２の記憶
回路の動作状態によってＦＩＦＯ回路の読み出しを制御
することができ、■さらに、第２の記憶回路の任意のア
ドレスへの任意のデ−タ長の個別デ−タをＦＩＦＯ回路
に書き込むことができる為、デ−タ処理装置と記憶回路
の間にＦＩＦＯ回路を設ける場合にその効果は大であり
、一般にＦＩＦＯ回路を介してデ−タの転送を行うあら
ゆるデ−タ処理装置において本発明は実用的にきわめて
有効である。

【図面の簡単な説明】

【図１】本発明の特許請求の範囲　　請求項１に記載の
記憶制御装置の一実施例を示すブロック図

【図２】本発
明の特許請求の範囲　　請求項２に記載の記憶制御装置
の一実施例を示すブロック図

【図３】本発明の特許請求
の範囲　　請求項３に記載の記憶制御装置の一実施例を
示すブロック図

【図４】従来のＦＩＦＯ回路の一例を示
すブロック図

【符号の説明】

１０１……第１の記憶回路、１０２……第２の記憶回路
、１０３……（第２の記憶回路の）書き込みアドレス、
１０４……（第２の記憶回路の）書き込みデ−タサイズ
、１０５……（第２の記憶回路の）書き込みデ−タ、１
０６……セレクタ、１０９……アドレスレジスタ、１１
１……デ−タレジスタ、１１３……（第２の記憶回路へ
の）書き込み要求信号、１１４……入力制御回路、１１
６……（第１の）アドレスカウンタ、１１８……書き込
み回路、１２０……読み出し禁止信号、１２１……出力
制御回路、１２３……（第２の）アドレスカウンタ、１
２５……読み出し回路、１２７……（第２の記憶回路の
）制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１の記憶回路と、第２の記憶回路と、第
   １の記憶回路の書き込みアドレスを制御する第１のアド
   レスカウンタと、前記第１のアドレスカウンタの値に応
   じて第１の記憶回路に対する書き込みアドレスを生成す
   る書き込み回路と、第１の記憶回路の読み出しアドレス
   を制御する第２のアドレスカウンタと、前記第２のアド
   レスカウンタの値に応じて第１の記憶回路に対する読み
   出しアドレスを生成する読み出し回路と、第２の記憶回
   路の書き込みアドレスと書き込みデ−タを第１の記憶回
   路に順に交互に格納するためのセレクタと、前記セレク
   タと前記第１のアドレスカウンタと前記書き込み回路を
   制御する入力制御回路と、第２の記憶回路のアドレスレ
   ジスタと、第２の記憶回路のデ−タレジスタと、第１の
   記憶回路より順に交互に読み出した第２の記憶回路の書
   き込みアドレスと書き込みデ−タとを第２の記憶回路の
   アドレスレジスタとデ−タレジスタに順に交互に格納す
   るための出力制御回路を具備することを特徴とする記憶
   制御装置。
2. 【請求項２】請求項１記載の記憶制御装置において、第
   １の記憶回路の出力制御回路は読み出し禁止回路を具備
   し、前記読み出し禁止回路に対する読み出し禁止信号に
   より第１の記憶回路の読み出しの禁止を可能にする記憶
   制御装置。
3. 【請求項３】請求項１記載の記憶制御装置において、第
   ２の記憶回路の書き込みアドレスの空き領域に書き込み
   デ−タのデータサイズ情報及び書き込みデ−タのバイト
   位置情報を付加することにより、第２の記憶回路への書
   き込みデ−タを、指定するバイト位置に書き込むことを
   可能とする記憶制御装置。