JPH0945099A - 集積回路の作動方法 - Google Patents
集積回路の作動方法Info
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- JPH0945099A JPH0945099A JP8192952A JP19295296A JPH0945099A JP H0945099 A JPH0945099 A JP H0945099A JP 8192952 A JP8192952 A JP 8192952A JP 19295296 A JP19295296 A JP 19295296A JP H0945099 A JPH0945099 A JP H0945099A
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- 238000011017 operating method Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000012360 testing method Methods 0.000 claims description 14
- 230000002123 temporal effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積回路を第１の作動モードから第２の作動
モードへ移行させるための方法において、作動モードの
意図せざる切換の確率を小さくする。 【解決手段】 各１つの信号バーＷＥ、バーＲＡＳ、バ
ーＣＡＳ、Ａ、Ｄを与えるための端子を有する集積回路
を作動させるための方法において、集積回路が第１の作
動モードで作動させられ、複数の時間的に相続く個別コ
ードＥＣ１、ＥＣ２から成り個別コードの各々がそれぞ
れ定義された信号経過を有する信号バーＷＥ、バーＲＡ
Ｓ、バーＣＡＳ、Ａ、Ｄの少なくとも２つを有する多段
の全体コードＧＣが端子に与えられることによって、集
積回路が第２の作動モードに移行させられる。
モードへ移行させるための方法において、作動モードの
意図せざる切換の確率を小さくする。 【解決手段】 各１つの信号バーＷＥ、バーＲＡＳ、バ
ーＣＡＳ、Ａ、Ｄを与えるための端子を有する集積回路
を作動させるための方法において、集積回路が第１の作
動モードで作動させられ、複数の時間的に相続く個別コ
ードＥＣ１、ＥＣ２から成り個別コードの各々がそれぞ
れ定義された信号経過を有する信号バーＷＥ、バーＲＡ
Ｓ、バーＣＡＳ、Ａ、Ｄの少なくとも２つを有する多段
の全体コードＧＣが端子に与えられることによって、集
積回路が第２の作動モードに移行させられる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路を第１の
作動モードから第２の作動モードへ移行させるための方
法に関する。
作動モードから第２の作動モードへ移行させるための方
法に関する。
【０００２】
【従来の技術】“ダイナミックメモリの検査モードエン
トリに対するＪＥＤＥＣ標準”は、ダイナミック集積メ
モリ回路（ＤＲＡＭ）を正常作動モードから検査作動モ
ードに移行させるための方法を標準化するものである。
ＪＥＤＥＣ標準では、作動モードの切換を制御信号の
列、“検査モードエントリ”と呼ばれるいわゆる“バー
ＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サイクルに
より開始するように規定されている（バーＣＡＳ＝列ア
ドレスストローブ、バーＲＡＳ＝行アドレスストロー
ブ、バーＷＥ＝書込みイネーブル）。この場合前記制御
信号の立下り区間の正常作動モードでは予定されていな
い時間的順序が問題となり、詳細には、バーＲＡＳの立
下り区間がバーＣＡＳおよびバーＷＥの立下り区間の後
に生じ、正常作動モードではこういうことはない。
トリに対するＪＥＤＥＣ標準”は、ダイナミック集積メ
モリ回路（ＤＲＡＭ）を正常作動モードから検査作動モ
ードに移行させるための方法を標準化するものである。
ＪＥＤＥＣ標準では、作動モードの切換を制御信号の
列、“検査モードエントリ”と呼ばれるいわゆる“バー
ＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サイクルに
より開始するように規定されている（バーＣＡＳ＝列ア
ドレスストローブ、バーＲＡＳ＝行アドレスストロー
ブ、バーＷＥ＝書込みイネーブル）。この場合前記制御
信号の立下り区間の正常作動モードでは予定されていな
い時間的順序が問題となり、詳細には、バーＲＡＳの立
下り区間がバーＣＡＳおよびバーＷＥの立下り区間の後
に生じ、正常作動モードではこういうことはない。
【０００３】ＪＥＤＥＣ標準では、さらに、“バーＣＡ
ＳアンドバーＷＥビフォアバーＲＡＳ”サイクルに続
き、集積メモリ回路のアドレス端子に与えられるている
アドレスを検査作動モードのその後の識別のために使用
することが規定されている。この仕方で、“バーＣＡＳ
アンドバーＷＥビフォアバーＲＡＳ”サイクルを異なる
アドレスと組み合わせることにより異なる検査作動モー
ドを定義することも可能である。その際に特に関心があ
るのは、たとえばウェーハ平面上で、集積メモリ回路の
メーカーによってのみ実行され、ユーザーによっては実
行されない検査作動モードである。このような作動モー
ドでは正常作動モード中のような集積メモリ回路の作動
は一般に可能でない。すなわち、たとえば、検査作動モ
ードでは集積メモリ回路の特定の部分を他の部分と無関
係に作動させるように計画されていてよい。従って、作
動モード切換がユーザーによりメモリ回路の作動の際に
偶然に開始し得ないことが望ましい。
ＳアンドバーＷＥビフォアバーＲＡＳ”サイクルに続
き、集積メモリ回路のアドレス端子に与えられるている
アドレスを検査作動モードのその後の識別のために使用
することが規定されている。この仕方で、“バーＣＡＳ
アンドバーＷＥビフォアバーＲＡＳ”サイクルを異なる
アドレスと組み合わせることにより異なる検査作動モー
ドを定義することも可能である。その際に特に関心があ
るのは、たとえばウェーハ平面上で、集積メモリ回路の
メーカーによってのみ実行され、ユーザーによっては実
行されない検査作動モードである。このような作動モー
ドでは正常作動モード中のような集積メモリ回路の作動
は一般に可能でない。すなわち、たとえば、検査作動モ
ードでは集積メモリ回路の特定の部分を他の部分と無関
係に作動させるように計画されていてよい。従って、作
動モード切換がユーザーによりメモリ回路の作動の際に
偶然に開始し得ないことが望ましい。
【０００４】実際上、ＪＥＤＥＣ標準にもかかわらず以
下の問題が生ずる。
下の問題が生ずる。
【０００５】一方では、すべてのメーカーが等しい仕方
でこの標準を守ってはいない。確かに大部分では“バー
ＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サイクルが
使用されるが、標準に規定されているアドレスではなく
メーカーによってそれと異なるアドレスが使用される。
しばしばメーカーによりそもそも付加のコード化された
アドレスが用意されておらず、従って作動モードの切換
が“バーＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サ
イクルによってのみレリーズされる。異なるメーカーか
らの同種の集積回路において同一の信号組み合わせを与
えた際に異なる検査作動モードへの切換が行われること
もあり得る。あるメーカーの集積回路における特定の信
号組み合わせが他のメーカーの集積回路では作動モード
切換を結果として伴わないことも起こり得る。このこと
は、ユーザーが使用するシステム中にあるメーカーの集
積回路を用いるだけでなく“第２のソース”を組み入れ
たいユーザーにとって特に欠点である。
でこの標準を守ってはいない。確かに大部分では“バー
ＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サイクルが
使用されるが、標準に規定されているアドレスではなく
メーカーによってそれと異なるアドレスが使用される。
しばしばメーカーによりそもそも付加のコード化された
アドレスが用意されておらず、従って作動モードの切換
が“バーＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サ
イクルによってのみレリーズされる。異なるメーカーか
らの同種の集積回路において同一の信号組み合わせを与
えた際に異なる検査作動モードへの切換が行われること
もあり得る。あるメーカーの集積回路における特定の信
号組み合わせが他のメーカーの集積回路では作動モード
切換を結果として伴わないことも起こり得る。このこと
は、ユーザーが使用するシステム中にあるメーカーの集
積回路を用いるだけでなく“第２のソース”を組み入れ
たいユーザーにとって特に欠点である。
【０００６】他方では、たとえば集積メモリ回路のスイ
ッチオンの際に、またはノイズにより、“バーＣＡＳア
ンドバーＷＥビフォアバーＲＡＳ”サイクルが検査作動
モードへの移行のために必要なアドレスと共に偶然にの
み集積メモリ回路の相応の端子に与えられていることも
生じ得る。このような意図せざる切換により集積回路の
作動特性が一般に著しくかつ予測不可能に変化し得るの
で、このことは集積回路のユーザーにとって大きな欠点
であり得る。このことは切換がしばしば気付かれずに行
われるだけに大きな欠点であ。
ッチオンの際に、またはノイズにより、“バーＣＡＳア
ンドバーＷＥビフォアバーＲＡＳ”サイクルが検査作動
モードへの移行のために必要なアドレスと共に偶然にの
み集積メモリ回路の相応の端子に与えられていることも
生じ得る。このような意図せざる切換により集積回路の
作動特性が一般に著しくかつ予測不可能に変化し得るの
で、このことは集積回路のユーザーにとって大きな欠点
であり得る。このことは切換がしばしば気付かれずに行
われるだけに大きな欠点であ。
【０００７】
【発明が解決しようとする課題】本発明の課題は、集積
回路を第１の作動モードから第２の作動モードへ移行さ
せるための方法であって、作動モードの意図せざる切換
の確率が従来技術の場合よりも本質的に小さい方法を提
供することである。
回路を第１の作動モードから第２の作動モードへ移行さ
せるための方法であって、作動モードの意図せざる切換
の確率が従来技術の場合よりも本質的に小さい方法を提
供することである。
【０００８】
【課題を解決するための手段】この課題を解決するた
め、本発明においては、集積回路が第１の作動モードで
作動させられ、複数の時間的に相続く個別コードから成
り個別コードの各々がそれぞれ定義された信号経過を有
する信号の少なくとも２つを有する多段の全体コードが
端子に与えられることによって、集積回路が第２の作動
モードに移行させられる。
め、本発明においては、集積回路が第１の作動モードで
作動させられ、複数の時間的に相続く個別コードから成
り個別コードの各々がそれぞれ定義された信号経過を有
する信号の少なくとも２つを有する多段の全体コードが
端子に与えられることによって、集積回路が第２の作動
モードに移行させられる。
【０００９】本発明の具体的な構成は請求項２以下にあ
げられている。
げられている。
【００１０】本発明は、上述のＪＥＤＥＣ標準と、全体
コードを形成する複数の個別コードが用いられる点で異
なっている。個別コードは順次集積回路の対応する端子
に与えられ、各個別コードの信号に対して、前記決定さ
れた信号経過との一致性についての別々の検査が行われ
る。ＪＥＤＥＣ標準においてはただ１つのコードの１回
の検査が存在するだけである。
コードを形成する複数の個別コードが用いられる点で異
なっている。個別コードは順次集積回路の対応する端子
に与えられ、各個別コードの信号に対して、前記決定さ
れた信号経過との一致性についての別々の検査が行われ
る。ＪＥＤＥＣ標準においてはただ１つのコードの１回
の検査が存在するだけである。
【００１１】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【００１２】図１において、本発明による方法は、第１
のステップＡで先ず第２の作動モードを標識するための
多段の全体コードＧＣが決定される。このような全体コ
ードＧＣは複数の個別コードＥＣ１、ＥＣ２から成って
おり、それらの順序も同じく決定される。個別コードＥ
Ｃ１、ＥＣ２の各々は、同時に集積回路の各端子に与え
られ得る少なくとも２つの信号バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄを有する。それらは、同じく決定さ
れまた以下に図２により説明される信号波形を有する。
のステップＡで先ず第２の作動モードを標識するための
多段の全体コードＧＣが決定される。このような全体コ
ードＧＣは複数の個別コードＥＣ１、ＥＣ２から成って
おり、それらの順序も同じく決定される。個別コードＥ
Ｃ１、ＥＣ２の各々は、同時に集積回路の各端子に与え
られ得る少なくとも２つの信号バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄを有する。それらは、同じく決定さ
れまた以下に図２により説明される信号波形を有する。
【００１３】第２のステップＢで集積回路は第１の作動
モードで作動させられる。第１の作動モードでの作動中
に第３のステップＣで、全体コードＧＣのすべての個別
コードＥＣ１、ＥＣ２が決定された順序で相応の端子に
与えられているか否かが検査される。このことがもし否
であれば、集積回路は第１の作動モードにとどまる。し
かし、もし肯定であれば、集積回路は第４のステップＤ
で第２の作動モードに移行させられる。
モードで作動させられる。第１の作動モードでの作動中
に第３のステップＣで、全体コードＧＣのすべての個別
コードＥＣ１、ＥＣ２が決定された順序で相応の端子に
与えられているか否かが検査される。このことがもし否
であれば、集積回路は第１の作動モードにとどまる。し
かし、もし肯定であれば、集積回路は第４のステップＤ
で第２の作動モードに移行させられる。
【００１４】全体コードＧＣの検証（第３のステップ
Ｃ）はその際に下記の仕方で行われる。すなわち、第１
の作動モードでの集積回路の作動中に、固定の順序で第
１のポジションにおいて決定された全体コードＧＣの個
別コードＥＣ１を形成する信号バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄが、決定された信号波形をもって相
応の端子に与えられているか否かが検査される。もし肯
定であれば、すぐ次のステップとして第２の個別コード
ＥＣ２が与えられているか否かが検査される（以下同
様）。個別コードＥＣ１、ＥＣ２の１つだけが誤ってい
れば、集積回路は第１の作動モードにとどまり、端子は
新たに第１の個別コードＥＣ１に関して検査される。す
なわち第３のステップＣが絶え間なく繰り返される。全
体コードＧＣのすべての個別コードＥＣ１、ＥＣ２が固
定の順序で与えられていれば、作動モードの切換が行わ
れる（第４のステップＤ）。
Ｃ）はその際に下記の仕方で行われる。すなわち、第１
の作動モードでの集積回路の作動中に、固定の順序で第
１のポジションにおいて決定された全体コードＧＣの個
別コードＥＣ１を形成する信号バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄが、決定された信号波形をもって相
応の端子に与えられているか否かが検査される。もし肯
定であれば、すぐ次のステップとして第２の個別コード
ＥＣ２が与えられているか否かが検査される（以下同
様）。個別コードＥＣ１、ＥＣ２の１つだけが誤ってい
れば、集積回路は第１の作動モードにとどまり、端子は
新たに第１の個別コードＥＣ１に関して検査される。す
なわち第３のステップＣが絶え間なく繰り返される。全
体コードＧＣのすべての個別コードＥＣ１、ＥＣ２が固
定の順序で与えられていれば、作動モードの切換が行わ
れる（第４のステップＤ）。
【００１５】個別コードＥＣ１、ＥＣ２を形成する信号
バーＷＥ、バーＲＡＳ、バーＣＡＳ、Ａ、Ｄが決定され
た信号経過をもって与えられているか否かについての検
査は、予め決定可能な時点で、または（例えは信号側縁
の時間的順序の検査の場合には）予め決定可能な時間空
間のなかで行われ得る。検査はたとえば規則的な時間間
隔で行われ得る。これらの時間間隔は集積回路の制御信
号バーＷＥ、バーＲＡＳ、バーＣＡＳのサイクル継続時
間と一致し得る。しかし、個別コードＥＣ１、ＥＣ２が
端子に与えられているか否かが絶え間なく検査されるこ
とも可能である。
バーＷＥ、バーＲＡＳ、バーＣＡＳ、Ａ、Ｄが決定され
た信号経過をもって与えられているか否かについての検
査は、予め決定可能な時点で、または（例えは信号側縁
の時間的順序の検査の場合には）予め決定可能な時間空
間のなかで行われ得る。検査はたとえば規則的な時間間
隔で行われ得る。これらの時間間隔は集積回路の制御信
号バーＷＥ、バーＲＡＳ、バーＣＡＳのサイクル継続時
間と一致し得る。しかし、個別コードＥＣ１、ＥＣ２が
端子に与えられているか否かが絶え間なく検査されるこ
とも可能である。
【００１６】集積回路の端子に与えられている信号の信
号経過を先に決定された信号経過との一致に関して検査
するため、また続いて第２の作動モードを能動化するた
めの装置は当業者に知られており、従ってここに詳細に
は説明されない。
号経過を先に決定された信号経過との一致に関して検査
するため、また続いて第２の作動モードを能動化するた
めの装置は当業者に知られており、従ってここに詳細に
は説明されない。
【００１７】図２によりいまダイナミックメモリ回路
（ＤＲＡＭ）の例について全体コードＧＣの決定を説明
する。ここで第１の作動モードは正常作動モードであ
り、第２の作動モードは検査作動モードであるとする。
第２の作動モードのコード化に対する可能な全体コード
ＧＣが示されている。全体コードＧＣはこの実施例では
２つの個別コードＥＣ１、ＥＣ２から成っている。その
際に第１の個別コードＥＣ１は時間的に相応の端子にお
ける第２の個別コードＥＣ２の前に位置している。個別
コードＥＣ１、ＥＣ２のコーディングのために、集積メ
モリ回路の端子に与えられ得る３つの制御信号バーＷ
Ｅ、バーＣＡＳ、バーＲＡＳ、アドレス信号Ａおよびデ
ータ信号Ｄが使用される。
（ＤＲＡＭ）の例について全体コードＧＣの決定を説明
する。ここで第１の作動モードは正常作動モードであ
り、第２の作動モードは検査作動モードであるとする。
第２の作動モードのコード化に対する可能な全体コード
ＧＣが示されている。全体コードＧＣはこの実施例では
２つの個別コードＥＣ１、ＥＣ２から成っている。その
際に第１の個別コードＥＣ１は時間的に相応の端子にお
ける第２の個別コードＥＣ２の前に位置している。個別
コードＥＣ１、ＥＣ２のコーディングのために、集積メ
モリ回路の端子に与えられ得る３つの制御信号バーＷ
Ｅ、バーＣＡＳ、バーＲＡＳ、アドレス信号Ａおよびデ
ータ信号Ｄが使用される。
【００１８】信号バーＷＥ、バーＣＡＳ、バーＲＡＳ、
Ａ、Ｄが与えられ得る端子は無ケースの集積回路の場合
には内部端子（接続パッド）である。ケースを有する集
積回路ではそれらは外部端子（接続ピン）である。
Ａ、Ｄが与えられ得る端子は無ケースの集積回路の場合
には内部端子（接続パッド）である。ケースを有する集
積回路ではそれらは外部端子（接続ピン）である。
【００１９】制御信号バーＷＥ、バーＣＡＳ、バーＲＡ
Ｓはたとえば書込みイネーブル信号、バーＷＥ、列アド
レスストローブ信号、バーＣＡＳ、行アドレスストロー
ブ信号、バーＲＡＳであってよい。
Ｓはたとえば書込みイネーブル信号、バーＷＥ、列アド
レスストローブ信号、バーＣＡＳ、行アドレスストロー
ブ信号、バーＲＡＳであってよい。
【００２０】両個別コードＥＣ１、ＥＣ２の信号経過で
は制御信号バーＷＥ、バーＣＡＳ、バーＲＡＳに対して
“バーＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サイ
クルが予定されている。さらに第１の個別コードＥＣ１
ではアドレス信号Ａは０Ｖのレベルを有し、データ信号
Ｄは１Ｖのレベルを有する。第２の個別コードＥＣ２で
はアドレス信号Ａは１Ｖのレベルを有し、データ信号Ｄ
は１０Ｖのレベルを有する。
は制御信号バーＷＥ、バーＣＡＳ、バーＲＡＳに対して
“バーＣＡＳアンドバーＷＥビフォアバーＲＡＳ”サイ
クルが予定されている。さらに第１の個別コードＥＣ１
ではアドレス信号Ａは０Ｖのレベルを有し、データ信号
Ｄは１Ｖのレベルを有する。第２の個別コードＥＣ２で
はアドレス信号Ａは１Ｖのレベルを有し、データ信号Ｄ
は１０Ｖのレベルを有する。
【００２１】この実施例では“バーＣＡＳアンドバーＷ
ＥビフォアバーＲＡＳ”サイクルにより制御信号バーＷ
Ｅ、バーＣＡＳおよびバーＲＡＳの負の側縁は第１の作
動モードにくらべて異なる時間的経過を有する。さら
に、第１の作動モードでの相応の端子におけるデータ信
号Ｄの許容し得る値に対する仕様が０ないし５Ｖの電圧
範囲しか許容せず、従って第２の個別コードＥＣ２にお
ける１０Ｖの高い電圧レベルはこの仕様の外側に位置す
ると仮定される。“バーＣＡＳアンドバーＷＥビフォア
バーＲＡＳ”サイクルも仕様の外側の電圧値も第１の作
動モードでは比較的稀な誤機能によってしかレリーズさ
れ得ず、従ってそれらはコーディングのために特によく
適している。
ＥビフォアバーＲＡＳ”サイクルにより制御信号バーＷ
Ｅ、バーＣＡＳおよびバーＲＡＳの負の側縁は第１の作
動モードにくらべて異なる時間的経過を有する。さら
に、第１の作動モードでの相応の端子におけるデータ信
号Ｄの許容し得る値に対する仕様が０ないし５Ｖの電圧
範囲しか許容せず、従って第２の個別コードＥＣ２にお
ける１０Ｖの高い電圧レベルはこの仕様の外側に位置す
ると仮定される。“バーＣＡＳアンドバーＷＥビフォア
バーＲＡＳ”サイクルも仕様の外側の電圧値も第１の作
動モードでは比較的稀な誤機能によってしかレリーズさ
れ得ず、従ってそれらはコーディングのために特によく
適している。
【００２２】側縁に関しての制御信号バーＷＥ、バーＣ
ＡＳおよびバーＲＡＳの検査は、ある時間間隔で行われ
なければならず、一方アドレス信号Ａおよびデータ信号
Ｄの検査は時点で行われなければならない。時間間隔ま
たは時点は予め決定可能でなければならない。しかし、
個別コードＥＣ１、ＥＣ２が与えられていることに関す
る絶え間のない検査も行われ得る。ダイナミックメモリ
では特にメモリサイクルあたり個別コードＥＣ１、ＥＣ
２の各１つが与えられていることに関する検査が推奨さ
れる。この実施例では先ず制御信号バーＷＥ、バーＲＡ
ＳおよびバーＣＡＳの負の側縁の時間的順序の検査が行
われ、その後にアドレス信号Ａおよびデータ信号Ｄの検
査が行われる。
ＡＳおよびバーＲＡＳの検査は、ある時間間隔で行われ
なければならず、一方アドレス信号Ａおよびデータ信号
Ｄの検査は時点で行われなければならない。時間間隔ま
たは時点は予め決定可能でなければならない。しかし、
個別コードＥＣ１、ＥＣ２が与えられていることに関す
る絶え間のない検査も行われ得る。ダイナミックメモリ
では特にメモリサイクルあたり個別コードＥＣ１、ＥＣ
２の各１つが与えられていることに関する検査が推奨さ
れる。この実施例では先ず制御信号バーＷＥ、バーＲＡ
ＳおよびバーＣＡＳの負の側縁の時間的順序の検査が行
われ、その後にアドレス信号Ａおよびデータ信号Ｄの検
査が行われる。
【００２３】本発明の他の実施例では、個別コードＥＣ
１、ＥＣ２のコーディングのために制御信号バーＷＥ、
バーＣＡＳ、バーＲＡＳのうち、時間的信号経過が第１
の作動モードでのそれと異なる２つの制御信号のみを用
いることもできる。複数のアドレス信号Ａおよび／また
はデータ信号Ｄならびに２つよりも多い個別コードＥＣ
１、ＥＣ２を全体コードＧＣのコーディングのために用
いることもできる。
１、ＥＣ２のコーディングのために制御信号バーＷＥ、
バーＣＡＳ、バーＲＡＳのうち、時間的信号経過が第１
の作動モードでのそれと異なる２つの制御信号のみを用
いることもできる。複数のアドレス信号Ａおよび／また
はデータ信号Ｄならびに２つよりも多い個別コードＥＣ
１、ＥＣ２を全体コードＧＣのコーディングのために用
いることもできる。
【００２４】個別コードＥＣ１、ＥＣ２のコーディング
のためにより多くの信号バーＷＥ、バーＲＡＳ、バーＣ
ＡＳ、Ａ、Ｄが用いられるほど、また全体コードＧＣの
形成のためにより多くの個別コードＥＣ１、ＥＣ２が用
いられるほど、コーディングはより複雑であり、従って
また第２の作動モードへの偶然の意図せざる切換の確率
が小さくなる。信号を与えることにより偶然に作動モー
ド切換をレリーズする確率はｘのアドレス信号および／
またはデータ信号Ａ、Ｄおよびｙの個別コードＥＣ１、
ＥＣ２の際に式 Ｗ＝（１／２x ）y ＝１／２xy により計算される。
のためにより多くの信号バーＷＥ、バーＲＡＳ、バーＣ
ＡＳ、Ａ、Ｄが用いられるほど、また全体コードＧＣの
形成のためにより多くの個別コードＥＣ１、ＥＣ２が用
いられるほど、コーディングはより複雑であり、従って
また第２の作動モードへの偶然の意図せざる切換の確率
が小さくなる。信号を与えることにより偶然に作動モー
ド切換をレリーズする確率はｘのアドレス信号および／
またはデータ信号Ａ、Ｄおよびｙの個別コードＥＣ１、
ＥＣ２の際に式 Ｗ＝（１／２x ）y ＝１／２xy により計算される。
【００２５】個別コードＥＣ１、ＥＣ２がアドレス信号
および／またはデータ信号Ａ、Ｄとならんで制御信号バ
ーＷＥ、バーＲＡＳ、バーＣＡＳをも有するならば、付
加的にこれらも相応の側縁切換をもって正しく与えられ
ていなければならない。それによって偶然の切換の確率
が一層小さくなる。
および／またはデータ信号Ａ、Ｄとならんで制御信号バ
ーＷＥ、バーＲＡＳ、バーＣＡＳをも有するならば、付
加的にこれらも相応の側縁切換をもって正しく与えられ
ていなければならない。それによって偶然の切換の確率
が一層小さくなる。
【００２６】各個別コードＥＣ１、ＥＣ２が、図２中に
示されている実施例の場合のように、固定の順序で先行
するものと異なっていることは特に望ましい。
示されている実施例の場合のように、固定の順序で先行
するものと異なっていることは特に望ましい。
【００２７】本発明による方法の実行のために、すべて
の個別コードＥＣ１、ＥＣ２に対して等しい数の信号お
よび集積回路の等しい端子を使用することは望ましい。
の個別コードＥＣ１、ＥＣ２に対して等しい数の信号お
よび集積回路の等しい端子を使用することは望ましい。
【００２８】異なる全体コードＧＣにより、十分な数の
個別コードＥＣ１、ＥＣ２および／または信号バーＷ
Ｅ、バーＲＡＳ、バーＣＡＳ、Ａ、Ｄを利用するかぎ
り、第１の作動モードからの移行が実行され得る任意に
多くの異なる作動モードをコード化することが可能であ
る。第１の作動モードでの集積回路の作動中に、相応の
端子に与えられている信号バーＷＥ、バーＲＡＳ、バー
ＣＡＳ、Ａ、Ｄの検査が全体コードＧＣの各々に関して
行われなければならない。
個別コードＥＣ１、ＥＣ２および／または信号バーＷ
Ｅ、バーＲＡＳ、バーＣＡＳ、Ａ、Ｄを利用するかぎ
り、第１の作動モードからの移行が実行され得る任意に
多くの異なる作動モードをコード化することが可能であ
る。第１の作動モードでの集積回路の作動中に、相応の
端子に与えられている信号バーＷＥ、バーＲＡＳ、バー
ＣＡＳ、Ａ、Ｄの検査が全体コードＧＣの各々に関して
行われなければならない。
【図１】本発明のステップの進行を示す説明図である。
【図２】ＤＲＡＭを例とした本発明によるコーディング
の説明図である。 〔図面の簡単な説明〕 Ａ アドレス信号 バーＣＡＳ 列アドレスストローブ信号 Ｄ データ信号 ＥＣ１、ＥＣ２ 個別コード ＧＣ 全体コード バーＲＡＳ 行アドレスストローブ信号 バーＷＥ 書込みイネーブル信号
の説明図である。 〔図面の簡単な説明〕 Ａ アドレス信号 バーＣＡＳ 列アドレスストローブ信号 Ｄ データ信号 ＥＣ１、ＥＣ２ 個別コード ＧＣ 全体コード バーＲＡＳ 行アドレスストローブ信号 バーＷＥ 書込みイネーブル信号
Claims (7)
- 【請求項１】 各１つの信号（バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄ）を与えるための端子を有する集積
回路を作動させるための方法において、集積回路が第１
の作動モードで作動させられ、複数の時間的に相続く個
別コード（ＥＣ１、ＥＣ２）から成り個別コードの各々
がそれぞれ定義された信号経過を有する信号（バーＷ
Ｅ、バーＲＡＳ、バーＣＡＳ、Ａ、Ｄ）の少なくとも２
つを有する多段の全体コード（ＧＣ）が端子に与えられ
ることによって、集積回路が第２の作動モードに移行さ
せられることを特徴とする集積回路の作動方法。 - 【請求項２】 第１の作動モードが正常作動モードであ
り、また第２の作動モードが検査作動モードであること
を特徴とする請求項１記載の方法。 - 【請求項３】 信号（バーＷＥ、バーＲＡＳ、バーＣＡ
Ｓ、Ａ、Ｄ）の１つ（Ｄ）が、第１の作動モードでの相
応の端子における許容し得る電位値に対する仕様の外側
に位置する電位レベルを有することを特徴とする請求項
１または２記載の方法。 - 【請求項４】 信号（バーＷＥ、バーＲＡＳ、バーＣＡ
Ｓ、Ａ、Ｄ）の少なくとも２つが集積回路の制御信号
（バーＷＥ、バーＲＡＳ、バーＣＡＳ）であり、これら
の制御信号（バーＷＥ、バーＲＡＳ、バーＣＡＳ）の側
縁の時間的順序が、第１の作動モードでのそれにくらべ
て変更されていることを特徴とする請求項１ないし３の
いずれか１つに記載の方法。 - 【請求項５】 信号（バーＷＥ、バーＲＡＳ、バーＣＡ
Ｓ、Ａ、Ｄ）の少なくとも１つが集積回路のアドレス信
号（Ａ）および／またはデータ信号（Ｄ）であることを
特徴とする請求項１ないし４のいずれか１つに記載の方
法。 - 【請求項６】 各１つの信号（バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄ）を与えるための端子を有する集積
回路において、複数の時間的に相続く個別コード（ＥＣ
１、ＥＣ２）から成り個別コードの各々がそれぞれ定義
された信号経過を有する信号（バーＷＥ、バーＲＡＳ、
バーＣＡＳ、Ａ、Ｄ）の少なくとも２つを有する多段の
全体コード（ＧＣ）が端子に与えられることによって、
第１の作動モードから第２の作動モードへ移行可能であ
ることを特徴とする集積回路。 - 【請求項７】 集積メモリ回路であることを特徴とする
請求項６記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19524874A DE19524874C1 (de) | 1995-07-07 | 1995-07-07 | Verfahren zum Versetzen einer integrierten Schaltung von einer ersten in eine zweite Betriebsart |
| DE19524874.0 | 1995-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945099A true JPH0945099A (ja) | 1997-02-14 |
Family
ID=7766319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192952A Withdrawn JPH0945099A (ja) | 1995-07-07 | 1996-07-03 | 集積回路の作動方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0752706A1 (ja) |
| JP (1) | JPH0945099A (ja) |
| KR (1) | KR970008214A (ja) |
| DE (1) | DE19524874C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625753B1 (ko) * | 1999-02-16 | 2006-09-20 | 후지쯔 가부시끼가이샤 | 테스트 모드 입력 회로를 구비한 반도체 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19742597A1 (de) * | 1997-09-26 | 1999-04-08 | Siemens Ag | Digitaler Speicher und Betriebsverfahren für einen digitalen Speicher |
| DE50202835D1 (de) * | 2002-01-16 | 2005-05-25 | Infineon Technologies Ag | Speichereinrichtung, die durch eine einen oder mehrere Schreibzugriffe umfassende Kommandosequenz in eine Testbetriebsart versetzbar ist |
| DE10357862B3 (de) * | 2003-12-11 | 2005-06-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines integrierten Speicherbausteins |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799619B2 (ja) * | 1989-12-28 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| US5072138A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
| JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
| US5245577A (en) * | 1990-11-06 | 1993-09-14 | Micron Technology, Inc. | Integrated circuit two-cycle test mode activation circuit |
| KR960005387Y1 (ko) * | 1992-09-24 | 1996-06-28 | 문정환 | 반도체 메모리의 번 인 테스트(Burn-In Test) 장치 |
| JP2955156B2 (ja) * | 1992-10-29 | 1999-10-04 | 三菱電機株式会社 | 半導体装置 |
-
1995
- 1995-07-07 DE DE19524874A patent/DE19524874C1/de not_active Expired - Fee Related
-
1996
- 1996-06-27 EP EP96110398A patent/EP0752706A1/de not_active Withdrawn
- 1996-07-03 JP JP8192952A patent/JPH0945099A/ja not_active Withdrawn
- 1996-07-05 KR KR1019960027239A patent/KR970008214A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625753B1 (ko) * | 1999-02-16 | 2006-09-20 | 후지쯔 가부시끼가이샤 | 테스트 모드 입력 회로를 구비한 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008214A (ko) | 1997-02-24 |
| EP0752706A1 (de) | 1997-01-08 |
| DE19524874C1 (de) | 1997-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |