JPH0945783A - セルの自動配線方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 同一信号の多数の出力箇所を有する回路を含
む回路セルの配置・配線についてのＬＳＩ設計作業を効
率化する。 【構成】 同一の信号を出力する多数の出力箇所を有し
た同一信号供給源をそれぞれの出力端子に分け、前記各
出力端子により前記信号が供給されるセル数を均等に振
り分け、前記セル数が均等に振り分けられた配線経路を
生成し、再度、前記複数の出力端子に分割した同一信号
供給源を元の１つの信号を出力する同一信号供給源へ戻
し、また前記均等に振り分けられた回路セル毎の配線経
路を前記元に戻された１つの信号を出力する同一信号供
給源からの配線経路へ変換するセルの自動配線方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＳＩ設計を行う際
のセルの自動配線方法およびその装置に関するものであ
る。

【０００２】

【従来の技術】図７は、ＬＳＩの設計に用いられる従来
のセルの自動配線装置の構成を示すブロック図である。
図において、１はセルの自動配線装置、２は回路の接続
関係を表すネットリスト６とＬＳＩチップ全体の情報や
各セルのピン情報などを記述したチップ・セル情報７と
を入力する入力処理部、３はセルの配置とネットリスト
に従ってセル同士を配線する配置配線部、３ａはセルの
配置を行うための配置処理部、３ｂは各セル間の配線を
行う配線処理部、４は配置配線結果を出力する出力処理
部、５はセルの自動配線装置１の各処理部で生成，変更
される配置配線に必要な情報を記憶する配置配線情報記
憶部、８はセルの配置位置および信号の配線経路を記述
した配置配線結果付きネットリスト、９はチップ・セル
情報７に対して最終的に出力されるチップ・セル情報で
ある。

【０００３】図８はクロックドライバ２１の論理記号図
であり、図においてＡはクロックドライバ２１の入力、
Ｙはクロックドライバ２１の出力である。

【０００４】図９は図８の内部構成を示す模式図であ
り、図においてＹ１〜Ｙｎは図８のクロックドライバ２
１の出力Ｙにおけるｎ個の出力箇所である。この出力箇
所Ｙ１〜Ｙｎにはクロック信号を供給するための配線を
接続することができる。

【０００５】図１０は、従来の自動配置配線装置によっ
て配置配線されたクロック信号を供給するクロックドラ
イバ２１と、それにより駆動されるセルの配置配線結果
を示している。クロックドライバ２１は、フリップ・フ
ロップなどのクロックを供給すべきセルを数十から数百
個程度同時に駆動できるよう高い駆動能力を有してい
る。このクロックドライバ２１は、論理的には図８に示
すように１種類のクロック信号を出力する１つの出力端
子を持つが、物理的な端子としては図９に示すように複
数の出力箇所Ｙ１〜Ｙｎを有し、各々の出力箇所から同
一のクロック信号を出力する。また、各々の出力箇所Ｙ
１〜Ｙｎに対しては、電気的な制約から負荷を均等に分
配するとともに、クロックスキュー（クロック信号の到
達時刻のずれ）を少なくするために出力箇所から各セル
までの配線長をできる限り均等にそろえる必要がある。

【０００６】図１０において、２２はクロックドライバ
２１のクロック信号を出力する端子、２２ａ〜２２ｅは
クロックドライバ２１における端子２２の出力箇所、２
３ａ〜２３ｊはクロックドライバ２１によって駆動され
るフリップ・フロップなどのセルである。

【０００７】従来のセルの自動配線装置では、先ず、入
力処理部２においてネットリスト６からセルの接続関係
を抽出し、チップ・セル情報７からＬＳＩチップの構
成、配置配線を行うセルの端子位置，障害物などのセル
内情報を抽出し、配置配線情報記憶部５へ前記抽出した
内容を登録し、次に配置配線部３を構成する配置処理部
３ａにおいてＬＳＩチップ内部にセルを配置し、その結
果を配置配線情報記憶部５に登録する。また、配置配線
部３を構成する配線処理部３ｂにおいて配置配線情報記
憶部５からセルの配置結果とセルの端子位置、および同
じ信号で接続するセル同士の配線経路を決定し、その配
線経路を配置配線情報記憶部５に登録した後、出力処理
部４において配置配線情報記憶部５から前記決定した配
線経路などの配置配線結果を含んだ配置配線結果付きネ
ットリスト８とチップ・セル情報９を出力する。

【０００８】

【発明が解決しようとする課題】従来のセルの自動配線
装置は以上のように構成されているので、ネットリスト
６で定義された論理接続情報を基に配線を行うために、
論理情報での１つの端子について、たとえ複数の接続可
能な出力箇所があってもその内の１つのみが選ばれ接続
される。すなわち、図９に示すようなクロックドライバ
２１を含む回路の配置配線を行うと、図１０に示すよう
にクロックドライバ２１の端子２２には複数の出力箇所
２２ａ〜２２ｅがあるにもかかわらず、１つの出力箇所
（図１０では、出力箇所２２ｂ）に駆動するセル２３ａ
〜２３ｊ全てが接続された配線結果となり、電気的な制
約が満足されず、またクロックスキューも管理できな
い。

【０００９】このため、設計者はクロックスキュー管理
を行うために、あらかじめクロックドライバ２１の出力
箇所２２ａ〜２２ｅを各々出力端子に変更し、チップ・
セル情報７に反映させるとともに、駆動するセル２３ａ
〜２３ｊを出力箇所２２ａ〜２２ｅへ均等に振り分ける
ようにネットリスト６を編集する配置配線作業を実行し
なければならず、また場合によっては配置配線結果を人
手により修正して配線長を揃えなければならないという
問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、同一信号の多数の出力箇所を有
する回路を含むセルの配置・配線に際し、設計者自らが
前記回路の多数の出力箇所を考慮したネットリストの編
集を行う必要をなくし、しかも、前記セルへの信号の伝
達時間についての管理もできてＬＳＩ設計作業を効率化
できるセルの自動配線方法およびその装置を得ることを
目的とする。

【００１１】

【課題を解決するための手段】請求項１の発明に係るセ
ルの自動配線方法は、同一信号供給源の多数の出力箇所
をそれぞれの出力端子に分ける信号源分割工程と、該信
号源分割工程により分けた各出力端子のそれぞれから信
号が供給されるセル数を均等に振り分けるセル数均等化
工程と、該セル数均等化工程によりセル数を均等に振り
分けたときの配線経路を生成する配線経路生成工程と、
前記信号源分割工程により分割した各出力端子から前記
各回路セルへの前記配線経路生成工程により生成した配
線経路を前記同一信号供給源からの１つの信号による配
線経路へ変換する再変換工程とを備えたものである。

【００１２】請求項２の発明に係るセルの自動配線方法
は、回路セルに対しクロック信号を供給するためのクロ
ックドライバの多数の出力箇所をそれぞれの出力端子に
分ける信号源分割工程と、該信号源分割工程により分け
た各出力端子のそれぞれから信号が供給されるセル数を
均等に振り分けるセル数均等化工程と、該セル数均等化
工程によりセル数を均等に振り分けたときの配線経路を
生成する配線経路生成工程と、前記信号源分割工程によ
り分割した各出力端子から前記各回路セルへの前記配線
経路生成工程により生成したそれぞれの配線経路を、前
記同一信号供給源からの１つの信号による配線経路へ変
換する再変換工程とを備えたものである。

【００１３】請求項３の発明に係るセルの自動配線方法
は、同一信号供給源の多数の出力箇所をそれぞれの出力
端子に分ける信号源分割工程と、該信号源分割工程によ
り分けた各出力端子のそれぞれから信号が供給される回
路セルまでの仮想配線長と前記各出力端子のそれぞれか
ら各回路セルまでの仮想配線長を基に求めた平均仮想配
線長とを基に、前記仮想配線長が前記平均仮想配線長に
近い配線長となる出力端子を前記各出力端子から選択し
前記回路セルを振り分ける配線経路長均等化工程と、前
記配線経路長均等化工程により前記各回路セルを振り分
けたときの配線経路を生成する配線経路生成工程と、該
配線経路生成工程により生成した前記各出力端子から前
記各回路セルへの配線経路を前記同一信号供給源からの
１つの信号による配線経路へ変換する再変換工程とを備
えたものである。

【００１４】請求項４の発明に係るセルの自動配線方法
は、回路セルに対しクロック信号を供給するためのクロ
ックドライバの多数の出力箇所をそれぞれの出力端子に
分ける信号源分割工程と、該信号源分割工程により分け
た各出力端子のそれぞれからクロック信号が供給される
回路セルまでの仮想配線長と前記各出力端子のそれぞれ
から各回路セルまでの仮想配線長を基に求めた平均仮想
配線長とを基に、前記仮想配線長が前記平均仮想配線長
に近い配線長となる出力端子を前記各出力端子から選択
し前記回路セルを振り分ける配線経路長均等化工程と、
前記配線経路長均等化工程により前記各回路セルを振り
分けたときの配線経路を生成する配線経路生成工程と、
前記信号源分割工程により分割した各出力端子から前記
各回路セルへの前記配線経路生成工程により生成した配
線経路を前記同一信号供給源からの１つの信号による配
線経路へ変換する再変換工程とを備えたものである。

【００１５】請求項５の発明に係るセルの自動配線方法
は、各出力端子までの仮想配線長の全てが平均仮想配線
長より長くなる回路セルについては、前記仮想配線長が
最小となる前記各出力端子の内の１つを選択し前記回路
セルを振り分ける最小配線長選択工程と、また前記各出
力端子までの前記仮想配線長の全てが前記平均仮想配線
長より短くなる回路セルについては、前記仮想配線長が
最大となる前記各出力端子の内の１つを選択し前記回路
セルを振り分ける最大配線長選択工程と、前記最小配線
長選択工程あるいは前記最大配線長選択工程のいずれの
対象にもならない回路セルに対しては前記平均仮想配線
長との差が最小となる前記各出力端子の内の１つを選択
し前記回路セルを振り分ける平均配線長選択工程とを有
した配線経路長均等化工程を備えたものである。

【００１６】請求項６の発明に係るセルの自動配線装置
は、同一信号供給源の多数の出力箇所を各出力端子に分
割し、該分割結果を基に前記各出力端子のそれぞれから
信号が供給されるセル数を均等に振り分け、該振り分け
たときの結果を配置配線情報記憶部へ記憶するネット分
割処理部と、前記配置配線情報記憶部へ記憶した前記振
り分けたときの結果を基に前記回路セル間および前記各
回路セルと前記各出力端子との配線を行い、該配線結果
を前記配置配線情報記憶部へ記憶する配置配線部と、前
記ネット分割処理部により分割した各出力端子を元の前
記同一信号供給源へ変更し、前記各出力端子から前記各
回路セルへの配線経路を前記配線結果を基に前記同一信
号供給源からの同一の信号による配線経路へ変換し、該
変換結果を前記配置配線情報記憶部へ記憶するネット再
生処理部と、前記配置配線情報記憶部へ記憶した前記配
線結果を含む配置配線結果付きネットリストおよびチッ
プ・セル情報を出力する出力処理部とを備えたものであ
る。

【００１７】請求項７の発明に係るセルの自動配線装置
は、回路セルに対しクロック信号を供給するための配線
が接続されるクロックドライバの多数の出力箇所を各出
力端子に分割し、該分割結果を基に前記各出力端子のそ
れぞれから信号が供給されるセル数を均等に振り分け、
前記振り分けたときの結果を配置配線情報記憶部へ記憶
するネット分割処理部と、前記配置配線情報記憶部へ記
憶した前記振り分けたときの結果を基に回路セル間およ
び各回路セルと前記各出力端子との配線を行い、該配線
結果を前記配置配線情報記憶部へ記憶する配置配線部
と、前記ネット分割処理部により分割した各出力端子を
元の前記同一信号供給源へ変更し、前記各出力端子から
前記各回路セルへの配線経路を前記同一信号供給源から
の同一の信号による配線経路へ変換し、該変換結果を前
記配置配線情報記憶部へ記憶するネット再生処理部と、
前記配置配線情報記憶部へ記憶した前記配線結果を含む
配置配線結果付きネットリストおよびチップ・セル情報
を出力する出力処理部とを備えたものである。

【００１８】請求項８の発明に係るセルの自動配線装置
は、同一信号供給源の多数の出力箇所を各出力端子へ変
更すると共に、配置配線情報記憶部に記憶した各回路セ
ルの配置結果を基に前記各回路セルから前記各出力端子
までの仮想配線長を求め、該仮想配線長および前記各出
力端子に接続される前記各回路セルの数を均等にして前
記各出力端子毎に前記各回路セルを振り分け、該振り分
けた結果を前記配置配線情報記憶部に記憶するネット分
割処理部と、前記配置配線情報記憶部に記憶した前記各
回路セルの配置結果と前記各回路セルの端子位置とを基
に同一の配線により接続する回路セル間の配線経路を決
定し、該決定した配線経路を前記配置配線情報記憶部に
記憶する配線処理部と、前記ネット分割処理部により分
割した各出力端子を元の前記同一信号供給源へ変更し、
前記各出力端子から前記各回路セルへの前記決定した配
線経路を前記同一信号供給源からの同一の信号による配
線経路へ変換し、該変換結果を前記配置配線情報記憶部
へ記憶するネット再生処理部と、前記配置配線情報記憶
部へ記憶した前記決定した配線経路についての情報を含
む配置配線結果付きネットリストおよびチップ・セル情
報を出力する出力処理部とを備えたものである。

【００１９】請求項９の発明に係るセルの自動配線装置
は、回路セルに対しクロック信号を供給するクロックド
ライバの多数の出力箇所を各出力端子へ変更すると共
に、配置配線情報記憶部に記憶した各回路セルの配置結
果を基に前記各回路セルから前記各出力端子までの仮想
配線長を求め、該仮想配線長および前記各出力端子に接
続される前記各回路セルの数を均等にして前記各出力端
子毎に前記各回路セルを振り分け、該振り分けた結果を
前記配置配線情報記憶部に記憶するネット分割処理部
と、前記配置配線情報記憶部に記憶した前記各回路セル
の配置結果と前記各回路セルの端子位置とを基に同一の
配線により接続する回路セル間の配線経路を決定し、該
決定した配線経路を前記配置配線情報記憶部に記憶する
配線処理部と、前記ネット分割処理部により分割した各
出力端子を元の前記同一信号供給源へ変更し、前記各出
力端子から前記各回路セルへの前記決定した配線経路を
基に前記同一信号供給源からの同一の信号による配線経
路へ変換し、該変換結果を前記配置配線情報記憶部へ記
憶するネット再生処理部と、前記配置配線情報記憶部へ
記憶した前記決定した配線経路についての情報を含む配
置配線結果付きネットリストおよびチップ・セル情報を
出力する出力処理部とを備えたものである。

【００２０】請求項１０の発明に係るセルの自動配線装
置は、各回路セルから各出力端子までの仮想配線長の全
てが、前記各回路セルの前記仮想配線長から求めた全回
路セルについての平均仮想配線長より長くなるときに
は、当該回路セルについての前記仮想配線長が最小とな
る前記各出力端子の内の１つを選択し前記回路セルを振
り分け、また前記各回路セルから前記各出力端子までの
前記仮想配線長の全てが前記平均仮想配線長より短くな
るときには、当該回路セルの前記仮想配線長が最大とな
る前記各出力端子の内の１つを選択し前記回路セルを振
り分け、また前記各出力端子までの前記仮想配線長につ
いて前記両者のいずれの場合にも該当しない回路セルに
対しては前記平均仮想配線長との差が最小となる前記各
出力端子の内の１つを選択し前記回路セルを振り分ける
ネット分割処理部を備えたものである。

【００２１】

【作用】請求項１の発明におけるセルの自動配線方法
は、同一の信号を出力する多数の出力箇所を有した同一
信号供給源をそれぞれの出力端子に分け、前記各出力端
子のそれぞれにより前記信号が供給されるセル数を均等
に振り分け、均等に振り分けられた回路セル毎の配線経
路を生成し、さらに再度、前記複数の出力端子に分割し
た同一信号供給源を元の１つの信号を出力する同一信号
供給源へ戻し、また前記セル数を均等に振り分けた配線
経路のそれぞれを元の１つの信号を出力する同一信号供
給源からの配線経路へ変換し、前記同一信号源の同一の
信号を出力する各出力箇所における負荷を均等化する。

【００２２】請求項２の発明におけるセルの自動配線方
法は、クロック信号を出力する多数の出力箇所を有した
クロックドライバをそれぞれの出力端子に分け、前記各
出力端子のそれぞれにより前記クロック信号が供給され
るセル数を均等に振り分け、均等に振り分けられた回路
セル毎の配線経路を生成し、さらに再度、前記多数の出
力端子に分割したクロックドライバを元の１つのクロッ
ク信号を出力する同一信号供給源へ戻し、また前記均等
に振り分けられた回路セル毎の配線経路のそれぞれを元
の１つのクロック信号を出力するクロックドライバから
の配線経路へ変換し、前記クロックドライバの多数の出
力箇所それぞれに均等に負荷を分担させる。

【００２３】請求項３の発明におけるセルの自動配線方
法は、同一の信号を出力する多数の出力箇所を有した同
一信号供給源をそれぞれの出力端子に分け、それぞれの
出力端子から前記信号が供給される回路セルまでの仮想
配線長と、前記各出力端子のそれぞれから各回路セルま
での仮想配線長を基に全回路セルについての平均仮想配
線長とを求め、前記仮想配線長が前記平均仮想配線長に
近い配線長となる出力端子を前記各出力端子から選択し
各回路セルを振り分け、各回路セルの配線経路を生成
し、さらに前記各出力端子を前記同一の信号を出力する
元の前記同一信号供給源へ変更し、前記生成した前記各
回路セルへの配線経路を前記同一信号供給源からの１つ
の信号による配線経路へ変換し、前記同一信号供給源の
前記各出力箇所と前記各回路セルとの間の配線経路長を
均一化する。

【００２４】請求項４の発明におけるセルの自動配線方
法は、クロックドライバのクロック信号を出力する多数
の出力箇所をそれぞれの出力端子に分け、それぞれの出
力端子から前記クロック信号が供給される回路セルまで
の仮想配線長と、前記各出力端子のそれぞれから各回路
セルまでの仮想配線長を基に全回路セルについての平均
仮想配線長とを求め、前記仮想配線長が前記平均仮想配
線長に近い配線長となる出力端子を前記各出力端子から
選択し各回路セルを振り分け、各回路セルの配線経路を
生成し、さらに前記各出力端子を元のクロックドライバ
へ変更し、前記生成した前記各回路セルへの配線経路を
前記クロックドライバからの１つのクロック信号による
配線経路へ変換し、前記クロックドライバの前記各出力
箇所と前記各回路セルとの間の配線経路長を均一化す
る。

【００２５】請求項５の発明における配線経路長均等化
工程は、同一信号供給源の同一の信号を出力する多数の
出力箇所を多数の出力端子へ分けたときの回路セルから
前記各出力端子までの仮想配線長の全てが平均仮想配線
長より長くなるときには、前記仮想配線長が最小となる
前記各出力端子の内の１つを選択し前記回路セルを振り
分け、また回路セルから前記各出力端子までの前記仮想
配線長の全てが前記平均仮想配線長より短くなるときに
は、前記仮想配線長が最大となる前記各出力端子の内の
１つを選択し前記回路セルを振り分け、前記いずれの場
合でもない回路セルに対しては前記平均仮想配線長との
差が最小となるような前記仮想配線長が得られる前記各
出力端子の内の１つを選択し前記回路セルを振り分け、
前記同一信号供給源の前記各出力箇所と前記各回路セル
との間の配線経路長を均一化する。

【００２６】請求項６の発明におけるセルの自動配線装
置は、配置配線情報記憶部に記憶した同一信号供給源の
多数の出力箇所についての情報を基に、ネット分割処理
部により前記出力箇所が各出力端子に分割され、さらに
該分割結果を基に前記各出力端子に接続されるセル数が
均等に振り分けられ、前記振り分け結果を基に前記各回
路セルと前記各出力端子との配線経路が決められ、前記
ネット分割処理部により分割した前記各出力端子を元の
前記同一信号供給源へ変更したときの１つの信号による
配線経路へ前記配線経路が変換されて同一の信号を出力
する前記同一信号供給源の多数の出力箇所の負荷が均等
化された配置配線結果付きネットリストおよびチップ・
セル情報を出力する。

【００２７】請求項７の発明におけるセルの自動配線装
置は、配置配線情報記憶部に記憶したクロック信号を出
力するクロックドライバの多数の出力箇所についての情
報を基に、ネット分割処理部により前記出力箇所が各出
力端子に分割され、さらに該分割結果を基に前記各出力
端子に接続されるセル数が均等に振り分けられ、前記振
り分け結果を基に前記各回路セルと前記各出力端子との
配線経路が決められ、前記ネット分割処理部により分割
した前記各出力端子を元の前記同一信号供給源へ変更し
たときの１つのクロック信号による配線経路へ前記配線
経路が変換され、同一のクロック信号を出力する前記同
一信号供給源の多数の出力箇所の負荷が均等化された配
置配線結果付きネットリストおよびチップ・セル情報を
出力する。

【００２８】請求項８の発明におけるセルの自動配線装
置は、同一信号供給源の多数の出力箇所について変更を
行った各出力端子と各回路セルの配置結果とを基に、ネ
ット分割処理部が前記各回路セルから前記各出力端子ま
での仮想配線長を求めると共に該仮想配線長および前記
各出力端子に接続される前記各回路セルの数を均等にし
て前記各出力端子毎に前記各回路セルを振り分け、さら
に同一の配線により接続する回路セル間の配線経路を配
線処理部が決定し、ネット再生処理部により前記配線経
路を前記同一信号供給源からの１つの信号による配線経
路へ変換し、前記決定された配線経路を含む配置配線結
果付きネットリストとチップ・セル情報とを出力処理部
により出力し、前記同一信号供給源の前記各出力箇所と
前記各回路セルとの間の配線経路長および前記各出力箇
所における負荷を均一化する。

【００２９】請求項９の発明におけるセルの自動配線装
置は、クロックドライバのクロック信号を出力する多数
の出力箇所について変更を行った各出力端子と各回路セ
ルの配置結果とを基に、ネット分割処理部が前記各回路
セルから前記各出力端子までの仮想配線長を求めると共
に該仮想配線長および前記各出力端子に接続される前記
各回路セルの数を均等にして前記各出力端子毎に前記各
回路セルを振り分け、配線処理部が同一の配線により接
続する回路セルの配線経路を決定し、ネット再生処理部
により前記配線経路が前記クロックドライバからの１つ
の信号による配線経路へ変換され、前記決定された配線
経路を含む配置配線結果付きネットリストとチップ・セ
ル情報とが出力処理部により出力されて前記クロックド
ライバの前記各出力箇所と前記各回路セルとの間の配線
経路長および前記各出力箇所における負荷を均一化す
る。

【００３０】請求項１０の発明におけるネット分割処理
部は、回路セルについて求めた各出力端子までの仮想配
線長に対し、その全てが平均仮想配線長より長くなると
きには、当該回路セルについての前記仮想配線長が最小
となる前記各出力端子の内の１つを選択し前記回路セル
を振り分け、また回路セルについて求めた前記各出力端
子までの前記仮想配線長の全てが前記平均仮想配線長よ
り短くなるときには、当該回路セルの前記仮想配線長が
最大となる前記各出力端子の内の１つを選択し前記回路
セルを振り分け、また前記各出力端子までの前記仮想配
線長について前記両者のいずれにも該当しない回路セル
に対しては前記平均仮想配線長との差が最小となる前記
各出力端子の内の１つを選択し前記回路セルを振り分
け、同一信号供給源の各出力箇所と接続される前記各回
路セルとの間の配線経路長を均一化する。

【００３１】

【実施例】 実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明の実施例１のセルの自動配線装
置を示すブロック図である。図２は図１に示したセルの
自動配線装置のネット分割処理部の動作を説明するため
のフローチャートである。図３はセルの配置配線結果で
ある。

【００３２】図１において図７と同一または相当部分に
ついては同一符号を付し説明を省略する。１０１はこの
実施例のセルの自動配線装置、１０は配置配線情報記憶
部５から読み出した図１０に示すクロックドライバ（同
一信号供給源）２１の出力箇所２２ａ〜２２ｅをそれぞ
れ出力端子に変更し、駆動すべきセルをその変更した出
力端子に対して均等に振り分けるネット分割処理部（信
号源分割工程、セル数均等化工程を行う）、１１はネッ
ト分割処理部１０によって変更されたクロックドライバ
２１の出力端子を元の出力箇所２２ａ〜２２ｅに変更
し、さらに端子２２を生成し、複数の出力端子に接続さ
れていた各配線経路を１つの信号の配線経路へ変換した
変換結果を配置配線情報記憶部５に登録するネット再生
処理部（再生変換工程を行う）である。

【００３３】次に動作について説明する。このセルの自
動配線装置では、ネットリスト６とチップ・セル情報７
との入力処理を入力処理部２が実行し、前記ネットリス
ト６から抽出した接続関係などのネットリスト情報と各
セルのピン情報などのチップ・セル情報７とを配置配線
情報記憶部５に記憶した後、配置配線情報記憶部５に記
憶されているクロックドライバ２１のクロック信号の出
力箇所２２ａ〜２２ｅをそれぞれネット分割処理部１０
において出力端子に変更し（信号源分割工程）、駆動す
べきセルをその変更した出力端子に対して均等に振り分
ける（セル数均等化工程）。そして、前記振り分けた結
果を配置配線情報記憶部５に登録する。

【００３４】次に、配置配線部３においてセルの配置と
セル同士の配線を行い（配線経路生成工程）、その配置
・配線結果を配置配線情報記憶部５に登録する。次のネ
ット再生処理部１１では、ネット分割処理部１０によっ
て変更されたクロックドライバ２１の出力端子を元の出
力箇所２２ａ〜２２ｅに変更して端子２２を生成し、複
数の出力端子に接続されていた前記振り分けられたセル
毎の異なった各配線経路を１つの信号による配線経路へ
変換する。この変換結果を配置配線情報記憶部５に登録
した後、最後に出力処理部４において配置配線情報記憶
部５から、前記各出力端子毎の配線経路についての配置
配線結果を含んだ配置配線結果付きネットリスト８およ
びチップ・セル情報９を出力する。

【００３５】次に、ネット分割処理部１０の動作につい
てさらに説明する。第２図は、このネット分割処理部１
０の動作を示すフローチャートである。先ず、ステップ
ＳＴ１において配置配線情報記憶部５に記憶されている
情報から複数の接続箇所を有するクロックドライバ２１
を使用しているかどうかを判断し、多出力のクロックド
ライバ２１を使用しているなら、次のステップＳＴ２に
より端子２２の出力箇所２２ａ〜２２ｅを出力端子に変
更し（信号源分割工程）、その結果を配置配線情報記憶
部５に登録する。続くステップＳＴ３では、駆動するセ
ル２３ａ〜２３ｊを前記変更した出力端子に均等に振り
分ける（セル数均等化工程）。この場合には、５つの出
力端子と１０個の駆動されるセル２３ａ〜２３ｊが存在
するので、各出力端子には２個ずつのセルが振り分けら
れることになり、出力箇所２２ａにはセル２３ａ、２３
ｂ、出力箇所２２ｂにはセル２３ｃ、２３ｄのようにセ
ルが振り分けられる。そして、ステップＳＴ４では、前
記振り分けた結果を配置配線情報記憶部５に記憶されて
いるネットリスト情報とチップ・セル情報とに反映させ
る。

【００３６】この結果、本実施例のセルの自動配線装置
では、クロックドライバが多くの出力箇所を有している
図９に示すようなクロックドライバである場合、設計者
は前記接続箇所を考慮したネットリストの編集を行う必
要がなくなり、このようなクロックドライバに対しては
出力箇所２２ａ〜２２ｅにそれぞれ駆動するセルを均等
に振り分け配線する処理が自動的に実行され、クロック
ドライバの出力についての電気的制約を満足させる自動
配置配線が実現する。

【００３７】実施例２．図４は、この発明の実施例２の
セルの自動配線装置を示すブロック図、図５は図４に示
すセルの自動配線装置１０２のネット分割処理部の動作
を説明するためのフローチャート、図６は配置配線結果
である。

【００３８】図４において図７と同一または相当部分に
ついては同一符号を付し説明を省略する。図において１
２はクロックドライバ２１に接続しているセルから前記
クロックドライバ２１の出力箇所２２ａ〜２２ｅまでの
仮想配線長を求め、前記仮想配線長が均等になるように
セルを均等に振り分けるネット分割処理部（配線経路長
均等化工程を行う）である。

【００３９】次に動作について説明する。先ず、ネット
リスト６とチップ・セル情報７との入力処理を入力処理
部２により実行し、ネットリスト６から抽出した接続関
係などのネットリスト情報と各セルのピン情報などのチ
ップ・セル情報７とを配置配線情報記憶部５に記憶した
後、配置配線部３の配置処理部３ａにおいてＬＳＩチッ
プ内部にセルを配置し、その配置結果を配置配線情報記
憶部５に登録する。次にネット分割処理部１２におい
て、クロックドライバ２１の出力箇所２２ａ〜２２ｅを
それぞれ出力端子に変更し（信号源分割工程）、前記配
置結果を基にクロックドライバ２１に接続しているセル
から前記変更した出力箇所２２ａ〜２２ｅまでの仮想配
線長を求め、前記仮想配線長が均等になるようにセルを
振り分ける（配線経路長均等化工程）。さらに、その結
果を配置配線情報記憶部５に登録する。

【００４０】配置配線部３の配線処理部３ｂでは、配置
配線情報記憶部５に記憶されているセルの配置結果とセ
ルの端子位置、および同じ信号で接続するセル同士の配
線経路を決定し（配線経路生成工程）、前記配線経路を
配置配線情報記憶部５に登録する。次のネット再生処理
部１１では、ネット分割処理部１２によって変更された
クロックドライバ２１の出力端子を元の出力箇所２２ａ
〜２２ｅに変更し、端子２２を生成して複数の前記各出
力端子に接続されていたそれぞれ異なる配線経路を、ク
ロックドライバ２１の出力に接続される１つの信号の配
線経路へ変換し（再変換工程）、この変換結果を配置配
線情報記憶部５に登録する。

【００４１】そして、最後に出力処理部４が配置配線情
報記憶部５から前記各出力端子を用いて仮想配線長が均
等になるようにセルを振り分けたときの配置配線結果を
含んだ配置配線結果付きネットリスト８とチップ・セル
情報９とを出力する。

【００４２】次に、ネット分割処理部１２の動作につい
てさらに説明する。図５は、ネット分割処理部１２の動
作を示すフローチャートである。先ずステップＳＴ１１
において配置配線情報記憶部５に記憶されているネット
リスト６から抽出した接続関係などを示すネットリスト
情報と各セルのピン情報などのチップ・セル情報７とか
ら多出力のクロックドライバ２１を使用しているかどう
かを判断し、このような多出力のクロックドライバを使
用していると判断したときには、続くステップＳＴ１２
によりクロックドライバ２１の出力箇所２２ａ〜２２ｅ
を出力端子に変更し（信号源分割工程）、その変更結果
を配置配線情報記憶部５に登録する。次のステップＳＴ
１３では、駆動されるセル２３ａ〜２３ｊからクロック
ドライバ２１の各出力箇所までの仮想配線長を計算し、
続くステップＳＴ１４では、前記ステップＳＴ１３で計
算した仮想配線長から平均仮想配線長を計算する。

【００４３】ステップＳＴ１５では、駆動されるセルの
数（図６では１０セル分）に応じてステップＳＴ１６以
降の処理を繰返す。続くステップＳＴ１６において、駆
動されるセルからクロックドライバ２１の出力端子とな
った出力箇所２２ａ〜２２ｅまでの各仮想配線長全てが
ステップＳＴ１４で求めた平均仮想配線長より長いと判
定した場合、ステップＳＴ１９で出力箇所２２ａ〜２２
ｅまでの各仮想配線のうち仮想配線長が最小となる出力
箇所に前記セルを振り分ける（最小配線長選択工程）。
また、ステップＳＴ１７において、駆動されるセルから
クロックドライバ２１の出力箇所２２ａ〜２２ｅまでの
各仮想配線長全てがステップＳＴ１４で求めた平均仮想
配線長より短いと判定した場合には、ステップＳＴ２０
で当該セルから出力箇所２２ａ〜２２ｅまでの各仮想配
線長のうち仮想配線長が最大となる出力箇所に前記セル
を振り分ける（最大配線長選択工程）。

【００４４】つまり図６に示すようにセル２３ｃとセル
２３ｈとについては、出力箇所２２ａ〜２２ｅまでの各
仮想配線長全てが平均仮想配線長より長くなるため、セ
ル２３ｃは最も仮想配線長が短くなる出力箇所２２ａに
振り分けられ、またセル２３ｈも最も仮想配線長が短く
なる出力箇所２２ｅに振り分けられる。

【００４５】ステップＳＴ１８では、前記ステップＳＴ
１６、ステップＳＴ１７いずれにも該当しないセルに対
し、クロックドライバ２１の出力箇所２２ａ〜２２ｅま
での各仮想配線長のうち前記ステップＳＴ１４で求めた
平均仮想配線長との差が最小となる仮想配線長で接続さ
れる出力箇所に振り分ける（平均配線長選択工程）。

【００４６】ステップＳＴ１５において対象となるセル
全ての処理が終了したと判断すると、ステップＳＴ２１
に進んで前記ステップＳＴ１９，ステップＳＴ２０，ス
テップＳＴ１８で振り分けた結果を配置配線情報記憶部
５のネットリスト情報とチップ・セル情報とに反映させ
る。

【００４７】この結果、本実施例のセルの自動配線装置
では、図９に示すようなクロックドライバを用いる場合
に設計者は前記クロックドライバの多くの出力箇所を考
慮する必要がなくなり、前記クロックドライバの出力箇
所２２ａ〜２２ｅに対し仮想配線長が均等になるように
セルを自動的に振り分け配線することができ、クロック
スキューを低減できる自動配置配線が実現する。

【００４８】

【発明の効果】以上のように、請求項１の発明によれ
ば、各出力端子へ均等にセル数を配分したときの配線経
路を、回路の接続関係を表すネットリスト情報およびＬ
ＳＩ全体の情報や前記各回路セルのピン情報などのチッ
プ・セル情報に自動的に反映させ、同一信号供給源から
各回路セルへ信号を供給する配線経路を決定するように
構成したので、多数の出力箇所を有する同一信号供給源
を含む回路セルの配置・配線などの設計作業に際し、前
記各出力箇所に接続されるセル数を均一にするための負
荷配分作業を人手により行う必要がなくなり、設計作業
の効率化を図ることができる効果がある。

【００４９】請求項２の発明によれば、各出力端子へ均
等にセル数を配分したときの配線経路を、回路の接続関
係を表すネットリスト情報およびＬＳＩ全体の情報や前
記各回路セルのピン情報などのチップ・セル情報に自動
的に反映させ、クロックドライバから各セルへ信号を供
給する配線経路を決定するように構成したので、多数の
出力箇所を有するクロックドライバを含む回路セルの配
置・配線などの設計作業に際し、前記各出力箇所に接続
されるセル数を均一にするための負荷配分を人手により
行う必要がなくなり、設計作業の効率化を図ることがで
きる効果がある。

【００５０】請求項３の発明によれば、各出力端子のそ
れぞれから信号が供給される回路セルまでの仮想配線長
と平均仮想配線長とを基に、前記仮想配線長が前記平均
仮想配線長に近い配線長となる出力端子を前記各出力端
子から選択し前記回路セルを振り分け、前記各回路セル
を振り分けたときの配線経路を生成し、該生成した配線
経路を回路の接続関係を表すネットリスト情報およびＬ
ＳＩ全体の情報や前記各回路セルのピン情報などのチッ
プ・セル情報に自動的に反映させ、配線経路を決定する
構成を備えたので、多数の出力箇所を有する同一信号供
給源を含む回路セルの配置・配線などの設計作業に際
し、配線長の違いによる信号伝達時間を均一化するなど
の編集作業が不要となり、設計作業の効率化を図ること
ができる効果がある。

【００５１】請求項４の発明によれば、各出力端子のそ
れぞれからクロック信号が供給される回路セルまでの仮
想配線長と平均仮想配線長とを基に、前記仮想配線長が
前記平均仮想配線長に近い配線長となる出力端子を前記
各出力端子から選択し前記回路セルを振り分け、前記各
回路セルを振り分けたときの配線経路を生成し、該生成
した配線経路を回路の接続関係を表すネットリスト情報
およびＬＳＩ全体の情報や前記各回路セルのピン情報な
どのチップ・セル情報に自動的に反映させ、配線経路を
決定するように構成したので、多数の出力箇所を有する
クロックドライバを含む回路セルの配置・配線などの設
計作業に際し、配線長の違いによる信号伝達時間を均一
化するなどの編集作業が不要となり、クロックスキュー
などの管理が容易となり設計作業の効率化を図ることが
できる効果がある。

【００５２】請求項５の発明によれば、各回路セルにつ
いて、同一信号供給源の多数の出力箇所をそれぞれの出
力端子に分けたときの各出力端子までの仮想配線長の全
てが平均仮想配線長より長くなるか短くなるかに応じ
て、当該回路セルの前記仮想配線長が最小または最大と
なる前記各出力端子の内の１つを自動的に選択し前記回
路セルを振り分け、また前記いずれの場合でもない回路
セルに対しては前記平均仮想配線長との差が最小となる
仮想配線長で接続する前記各出力端子の内の１つを自動
的に選択し前記回路セルを振り分ける配線経路長均等化
工程を備えるように構成したので、多数の出力箇所を有
する同一信号供給源を含む回路セルの配置・配線などの
設計作業に際し、配線長の違いによる信号伝達時間の差
をなくすためのネットリストの編集作業が不要となり、
設計作業の効率化を図ることができる効果がある。

【００５３】請求項６の発明によれば、各出力端子のそ
れぞれへセル数を均等に振り分けた結果を基に、各回路
セルと前記各出力端子との配線を行い、該配線結果を前
記配置配線情報記憶部へ記憶する配置配線部と、ネット
分割処理部により分割した各出力端子を元の同一信号供
給源へ変更し、前記各出力端子から前記各回路セルへの
配線経路を前記同一信号供給源からの１つの信号による
配線経路へ変換して前記配置配線情報記憶部へ記憶する
ネット再生処理部と、前記配線結果を含む配置配線結果
付きネットリストおよびチップ・セル情報を出力する出
力処理部とを備えるように構成したので、多数の出力箇
所を有する同一信号供給源を含む回路セルの配置・配線
などの設計作業に際し、前記各出力箇所に接続されるセ
ル数を均一にするなどの負荷配分を人手により行う必要
がなくなり、設計作業の効率化を図ることができる効果
がある。

【００５４】請求項７の発明によれば、クロックドライ
バの多数の出力箇所を各出力端子に分割したときの前記
各出力端子のそれぞれへセル数を均等に振り分けた結果
を基に、回路セル間および各回路セルと前記各出力端子
との配線を行い、該配線結果を前記配置配線情報記憶部
へ記憶させる配置配線部と、前記ネット分割処理部によ
り分割した各出力端子を元の前記クロックドライバの出
力へ変更し、前記クロックドライバからの１つの信号に
よる配線経路へ変換して前記配置配線情報記憶部へ記憶
させるネット再生処理部と、前記配線結果を含む配置配
線結果付きネットリストおよびチップ・セル情報を出力
する出力処理部とを備えるように構成したので、多数の
出力箇所を有するクロックドライバを含む回路セルの配
置・配線などの設計作業に際し、各出力箇所に接続され
るセル数の均一化などの負荷配分を人手により行う必要
がなくなり、設計作業の効率化を図ることができる効果
がある。

【００５５】請求項８の発明によれば、各回路セルから
それぞれの出力端子までの仮想配線長を求め、該仮想配
線長および前記各出力端子に接続される前記各回路セル
の数を均等にして前記各出力端子毎に前記各回路セルを
振り分け、前記各回路セルの配置結果と前記各回路セル
の端子位置とを基に同一の配線により接続する回路セル
間の配線経路を決定し、該決定した配線経路を前記同一
信号供給源からの１つの信号による配線経路へ変換し、
前記決定した配線経路を反映させた配置配線結果付きネ
ットリストとチップ・セル情報とを出力するように構成
したので、多数の出力箇所を有する同一信号供給源を含
む回路セルの配置・配線などの設計作業に際し、前記各
出力箇所に接続される回路セルまでの配線長の均一化お
よびセル数を均一にするための負荷配分を人手により行
う必要がなくなり、設計作業の効率化を図ることができ
る効果がある。

【００５６】請求項９の発明によれば、各回路セルか
ら、クロックドライバのそれぞれの出力端子までの仮想
配線長を求め、該仮想配線長および前記各出力端子に接
続される前記各回路セルの数を均等にして前記各出力端
子毎に前記各回路セルを振り分け、前記各回路セルの配
置結果と端子位置とを基に同一の配線により接続する回
路セル間の配線経路を決定し、該決定した配線経路を前
記クロックドライバからの１つの信号による配線経路へ
変換し、前記決定した配線経路を反映させた配置配線結
果付きネットリストとチップ・セル情報とを出力するよ
うに構成したので、多数の出力箇所を有するクロックド
ライバを含む回路セルの配置・配線などの設計作業に際
し、前記各出力箇所に接続される回路セルまでの配線長
の均一化およびセル数を均一にするなどの負荷配分を人
手により行う必要がなくなり、クロックスキューの管理
および前記各出力箇所の負荷配分の管理が容易になり、
設計作業の効率化を図ることができる効果がある。

【００５７】請求項１０の発明によれば、各回路セルに
ついて、同一信号供給源の多数の出力箇所をそれぞれの
出力端子に分けたときの各出力端子までの仮想配線長の
全てが平均仮想配線長より長くなるか短くなるかに応じ
て、当該回路セルの前記仮想配線長が最小または最大と
なる前記各出力端子の内の１つを自動的に選択し前記回
路セルを振り分け、また前記いずれの場合でもない回路
セルに対しては前記平均仮想配線長との差が最小となる
前記各出力端子の内の１つを自動的に選択し前記回路セ
ルを振り分けるネット分割処理部を備えるように構成し
たので、多数の出力箇所を有する前記同一信号供給源を
含む回路セルの配置・配線などの設計作業に際し、前記
各出力箇所とそれぞれ接続される回路セルまでの配線長
の違いによる信号伝達時間の差をなくすためのネットリ
ストの編集作業が不要となり、設計作業の効率化を図る
ことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるセルの自動配線装
置を示すブロック図である。

【図２】 この発明の実施例１によるセルの自動配線装
置のネット分割処理部の動作を示すフローチャートであ
る。

【図３】 この発明の実施例１のセルの自動配線装置に
よる配置配線結果を示す説明図である。

【図４】 この発明の実施例２によるセルの自動配線装
置を示すブロック図である。

【図５】 この発明の実施例２によるセルの自動配線装
置のネット分割処理の動作を示すフローチャートであ
る。

【図６】 この発明の実施例２のセルの自動配線装置に
よる配置配線結果を示す説明図である。

【図７】 従来のセルの自動配線装置の構成を示すブロ
ック図である。

【図８】 従来のセルの自動配線装置による配置配線に
用いられるクロックドライバを論理記号で示した説明図
である。

【図９】 従来のセルの自動配線装置による配置配線に
用いられるクロックドライバの内部構成を示す模式図で
ある。

【図１０】 従来のセルの自動配線装置による配置配線
結果を示す説明図である。

【符号の説明】 ３ 配置配線部、４ 出力処理部、５ 配置配線情報記
憶部、６ ネットリスト（ネットリスト情報）、７，９
チップ・セル情報、８ 配置配線結果付きネットリス
ト、１０，１２ ネット分割処理部、１１ ネット再生
処理部、２１クロックドライバ（同一信号供給源）、２
２ａ〜２２ｅ 出力箇所、２３ａ〜２３ｊ セル（回路
セル）、１０１，１０２ セルの自動配線装置。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 同一の信号を出力する多数の出力箇所を
   有した同一信号供給源から各回路セルへ前記信号を供給
   する配線経路を、入力した回路の接続関係を表すネット
   リスト情報およびＬＳＩ全体の情報や前記各回路セルの
   ピン情報などのチップ・セル情報を基に自動的に決定す
   るセルの自動配線方法において、前記同一信号供給源の
   前記多数の出力箇所をそれぞれの出力端子に分ける処理
   を行う信号源分割工程と、該信号源分割工程により分け
   た各出力端子のそれぞれから前記信号が供給されるセル
   数を均等に振り分ける処理を行うセル数均等化工程と、
   該セル数均等化工程により前記各回路セルを振り分けた
   ときの配線経路を生成する処理を行う配線経路生成工程
   と、前記信号源分割工程により分割した各出力端子を元
   の前記同一信号供給源へ変更し、前記配線経路生成工程
   により生成した前記各出力端子から前記各回路セルへの
   配線経路を前記同一信号供給源からの１つの信号による
   配線経路へ変換する処理を行う再変換工程とを備え、前
   記同一信号供給源と前記各回路セルとの間の配線経路を
   決定することを特徴とするセルの自動配線方法。
2. 【請求項２】 前記同一信号供給源は、前記回路セルに
   対しクロック信号を供給するための配線を接続する複数
   の出力箇所を持つクロックドライバであることを特徴と
   する請求項１記載のセルの自動配線方法。
3. 【請求項３】 同一の信号を出力する多数の出力箇所を
   有した同一信号供給源から各回路セルへ前記信号を供給
   する配線経路を、入力した回路の接続関係を表すネット
   リスト情報およびＬＳＩ全体の情報や前記各回路セルの
   ピン情報などのチップ・セル情報を基に自動的に決定す
   るセルの自動配線方法において、前記同一信号供給源の
   前記多数の出力箇所をそれぞれの出力端子に分ける処理
   を行う信号源分割工程と、該信号源分割工程により分け
   た各出力端子のそれぞれから前記信号が供給される回路
   セルまでの仮想配線長と前記各出力端子のそれぞれから
   各回路セルまでの仮想配線長を基に求めた平均仮想配線
   長とを基に、前記仮想配線長が前記平均仮想配線長に近
   い配線長となる出力端子を前記各出力端子から選択し前
   記回路セルを振り分ける処理を行う配線経路長均等化工
   程と、該配線経路長均等化工程により前記各回路セルを
   振り分けたときの配線経路を生成する配線経路生成工程
   と、前記信号源分割工程により分割した各出力端子を元
   の前記同一信号供給源へ変更し、前記配線経路生成工程
   により生成した前記各出力端子から前記各回路セルへの
   配線経路を前記同一信号供給源からの１つの信号による
   配線経路へ変換する処理を行う再変換工程とを備え、前
   記同一信号供給源と前記各回路セルとの間の配線経路を
   決定することを特徴とするセルの自動配線方法。
4. 【請求項４】 前記同一信号供給源は、前記回路セルに
   対しクロック信号を供給するための配線を接続する複数
   の出力箇所を持つクロックドライバであることを特徴と
   する請求項３記載のセルの自動配線方法。
5. 【請求項５】 前記配線経路長均等化工程は、前記各回
   路セルについて前記各出力端子までの前記仮想配線長の
   全てが前記平均仮想配線長より長くなるときには、当該
   回路セルの前記仮想配線長が最小となる前記各出力端子
   の内の１つを選択し前記回路セルを振り分ける処理を行
   う最小配線長選択工程と、また前記各回路セルについて
   前記各出力端子までの前記仮想配線長の全てが前記平均
   仮想配線長より短くなるときには、当該回路セルの前記
   仮想配線長が最大となる前記各出力端子の内の１つを選
   択し前記回路セルを振り分ける処理を行う最大配線長選
   択工程と、前記最小配線長選択工程あるいは前記最大配
   線長選択工程のいずれの対象にもならない回路セルに対
   しては前記平均仮想配線長との差が最小となる前記各出
   力端子の内の１つを選択し前記回路セルを振り分ける処
   理を行う平均配線長選択工程とを備えていることを特徴
   とする請求項３または請求項４記載のセルの自動配線方
   法。
6. 【請求項６】 同一の信号を出力する多数の出力箇所を
   有した同一信号供給源から各回路セルへ前記信号を供給
   する配線経路を、入力した回路の接続関係を表すネット
   リスト情報およびＬＳＩ全体の情報や前記各回路セルの
   ピン情報などのチップ・セル情報を基に自動的に決定す
   るセルの自動配線装置において、前記同一信号供給源の
   前記多数の出力箇所についての情報を記憶する配置配線
   情報記憶部と、該配置配線情報記憶部に記憶した前記同
   一信号供給源の前記多数の出力箇所についての情報を基
   に前記出力箇所を各出力端子に分割し、該分割結果を基
   に前記各出力端子のそれぞれから前記信号が供給される
   セル数を均等に振り分け、前記回路セルの振り分け結果
   を前記配置配線情報記憶部へ記憶するネット分割処理部
   と、前記配置配線情報記憶部へ記憶した前記回路セルの
   振り分け結果を基に前記回路セル間および前記各回路セ
   ルと前記各出力端子との配線を行い、該配線結果を前記
   配置配線情報記憶部へ記憶する配置配線部と、前記ネッ
   ト分割処理部により分割した各出力端子を元の前記同一
   信号供給源へ変更し、前記各出力端子から前記各回路セ
   ルへの配線経路を前記同一信号供給源からの１つの信号
   による配線経路へ変換し、該変換結果を前記配置配線情
   報記憶部へ記憶するネット再生処理部と、前記配置配線
   情報記憶部へ記憶した配線結果を含む配置配線結果付き
   ネットリストおよびチップ・セル情報を出力する出力処
   理部とを備えたことを特徴とするセルの自動配線装置。
7. 【請求項７】 前記同一信号供給源は、前記回路セルに
   対しクロック信号を供給するための配線が接続される複
   数の出力箇所を持つクロックドライバであることを特徴
   とする請求項６記載のセルの自動配線装置。
8. 【請求項８】 同一の信号を出力する多数の出力箇所を
   有した同一信号供給源から各回路セルへ前記信号を供給
   する配線経路を、入力した回路の接続関係を表すネット
   リスト情報およびＬＳＩ全体の情報や前記各回路セルの
   ピン情報などのチップ・セル情報を基に自動的に決定す
   るセルの自動配線装置において、前記同一信号供給源の
   前記多数の出力箇所についての情報を記憶する配置配線
   情報記憶部と、前記各回路セルのＬＳＩチップ内の配置
   結果を前記配置配線情報記憶部へ記憶する配置処理部
   と、前記配置配線情報記憶部に記憶した前記同一信号供
   給源の前記多数の出力箇所についての情報を基に前記多
   数の出力箇所を各出力端子へ変更すると共に、前記各回
   路セルの配置結果を基に前記各回路セルから前記各出力
   端子までの仮想配線長を求め、該仮想配線長および前記
   各出力端子に接続される前記回路セルの数を均等にして
   前記各出力端子毎に前記各回路セルを振り分け、該振り
   分けた結果を前記配置配線情報記憶部に記憶するネット
   分割処理部と、前記配置配線情報記憶部に記憶した前記
   各回路セルの配置結果と前記各回路セルの端子位置とを
   基に同一の配線により接続する回路セル間の配線経路を
   決定し、該決定した配線経路を前記配置配線情報記憶部
   に記憶する配線処理部と、前記ネット分割処理部により
   分割した各出力端子を元の前記同一信号供給源へ変更
   し、前記各出力端子から前記各回路セルへの配線経路を
   前記同一信号供給源からの１つの信号による配線経路へ
   変換し、該変換結果を前記配置配線情報記憶部へ記憶す
   るネット再生処理部と、前記配置配線情報記憶部へ記憶
   した前記配線経路の変更された配線結果を含む配置配線
   結果付きネットリストとチップ・セル情報とを出力する
   出力処理部とを備えたことを特徴とするセルの自動配線
   装置。
9. 【請求項９】 前記同一信号供給源は、前記回路セルに
   対しクロック信号を供給するための配線が接続される複
   数の出力箇所を持つクロックドライバであることを特徴
   とする請求項８記載のセルの自動配線装置。
10. 【請求項１０】 前記ネット分割処理部は、前記各回路
    セルについて前記各出力端子までの前記仮想配線長の全
    てが、前記各回路セルの前記仮想配線長から求めた全回
    路セルについての平均仮想配線長より長くなるときに
    は、当該回路セルについての前記仮想配線長が最小とな
    る前記各出力端子の内の１つを選択し前記回路セルを振
    り分け、また前記各回路セルについて前記各出力端子ま
    での前記仮想配線長の全てが前記平均仮想配線長より短
    くなるときには、当該回路セルの前記仮想配線長が最大
    となる前記各出力端子の内の１つを選択し前記回路セル
    を振り分け、また前記各出力端子までの前記仮想配線長
    について前記両者のいずれにも該当しない回路セルに対
    しては前記平均仮想配線長との差が最小となる前記各出
    力端子の内の１つを選択し前記回路セルを振り分けるこ
    とを特徴とする請求項８または請求項９記載のセルの自
    動配線装置。