JPH0946232A - デコード装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体素子上の実面積をほとんど増大させるこ
とのない広範囲な動作範囲を有するデコード装置を提供
する。 【解決手段】ダミーデコード回路１９とダミーデコード
回路の出力を受け実デコーダ１５を制御するラッチクロ
ック発生回路５を備え、クロックＣＬＫ１（３）とダミ
ーデコード回路１９の出力により決定されるラッチクロ
ック１７により入力アドレス１８をデコードする実デコ
ーダ１５の出力をラッチする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デコード装置に関
し、特に動作環境の変化に対して誤動作しにくいデコー
ド装置に関する。

【０００２】

【従来の技術】従来のデコード装置の構成を図面を参照
して説明する。図４は半導体集積回路により構成される
マイクロコンピュータ（以下、マイコンと略す）に内蔵
されるデコード装置の概略構成図である。

【０００３】図４を参照すると、このデコード装置は、
マイコンのセントラルプロセッサユニット（以下、ＣＰ
Ｕと略す）動作との同期をとるためのクロック１９を受
けＣＬＫ１（１９）の周期の長短にかかわらず一定のク
ロック幅を持つラッチクロック３０を生成するラッチク
ロック生成回路３１と、デコード前の命令等のｎビット
のデータである。アドレス２９を受け入力されたアドレ
ス２９をデコードするダイナミックなデコード回路であ
るデコーダ２７と、ラッチクロック３０を入力クロック
としデコーダ２７の出力を入力データとするラッチ２３
とを備える。

【０００４】次に、従来のデコード装置の動作を図４お
よび図５を参照して説明する。まず、図４に示すラッチ
クロック生成回路３１の動作を説明する。遅延回路２０
は、例えばＭＯＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）の容量成分及び抵抗成分を利用した遅延回路で
ある。図５に示す様にラッチクロック生成回路３１にあ
る一定周期にクロックＣＬＫ１（１９）が入力される
と、遅延回路２０による遅延時間分のクロック幅をもつ
ラッチクロック３０が形成される。このラッチクロック
３０がハイレベルである期間は遅延回路２０の遅延時間
分に相当するので、ラッチクロック生成回路３１へ入力
されるクロックＣＬＫ（１９）の周期が変化しても、ラ
ッチクロック３０のハイレベル幅は影響を受けず一定に
保たれる。

【０００５】又、ダイナミック動作をするデコード装置
において、サンプリングクロック幅がＣＰＵクロックに
依存する場合、ＣＰＵを低速動作させるとサンプリング
クロック幅も延び、プリチャージしていたレベルを保持
できなくなるので、サンプリングクロック幅はＣＰＵク
ロックに依存することなく一定にする必要がある。

【０００６】次に、デコーダ２７の構成について説明す
る。図６はデコーダ２７の構成図である。デコーダの構
成は種々のものが考案されているが、図６に示されてい
るのはプリチャージ／サンプリング方式のいわゆるダイ
ナミックＰＬＡ型のデコーダである。ｐ型トランジスタ
２６はプリチャージ用のトランジスタであり、ｎ型トラ
ンジスタ２８はサンプリング用のトランジスタであり各
々ラッチクロック３０により制御される。さらにアドレ
ス情報によりオン／オフするｎ型トランジスタ４０を直
列に接続することにより一本のデコードラインを構成し
これによりアンド回路を実現している。また、複数のデ
コードラインを節点４１にて直接接続することによりオ
ア回路を実現している。ＰＬＡ型のデコーダは、所望の
論理関数が容易に実現できかつアレイ構成であることか
ら比較的小さな面積ですむ等種々のメリットを有してい
る。また、プリチャージ／サンプリング方式のダイナミ
ック型にすることにより、更に回路規模を抑えることが
可能で幅広く利用されている。

【０００７】次にデコード装置全体の動作を説明する。
図５は図４に示すデコーダの動作を表すタイミングチャ
ートである。本デコーダにおいて、ラッチクロック３０
がロウの期間はプリチャージ用ｐ型トランジスタ２６が
オンしプリチャージ期間となり、ラッチクロック３０が
ハイの期間はサンプリング用ｎ型トランジスタ２８がオ
ンしサンプリング期間となる。

【０００８】先づ、全デコーダの出力をハイレベル（電
源電位）にプリチャージしておき、ＣＬＫ（１９）の立
ち上がりと同時にラッチクロック３０がハイレベルとな
り、サンプリング期間となる。この期間中、アドレス２
９により選択されたデコーダのみがデコードラインに蓄
えられた電荷を放電しデコーダの出力がロウレベルとな
る。一方、非選択のデコーダの出力はハイレベルをダイ
ナミックに保持している。

【０００９】遅延回路２０により設定した時間が経過し
た後、ラッチクロック３０がロウとなり、サンプリング
したデータをラッチすると同時にプリチャージ期間に入
り、再び全デコーダの出力をハイレベルにプリチャージ
する。以降、上記動作を繰り返す。

【００１０】図５には例としてアドレス２９の値がｎの
時デコーダ２７が選択された場合が図示されている。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のデコード装置においては、以下の様な問題点が
ある。

【００１２】すなわち、ラッチクロック３０のハイレベ
ル幅は、遅延回路２０で生成される遅延時間より決定さ
れるが、遅延回路２０はＭＯＳＦＥＴの抵抗成分及び容
量成分を利用して構成されている。ＭＯＳＦＥＴの抵抗
成分は、電源電圧、温度、しきい値電圧のそれぞれに強
く依存しており、これらの条件により遅延時間、すなわ
ちラッチクロック３０のハイレベル幅は図７（ａ）およ
び図７（ｂ）のそれぞれに示すように変化する。

【００１３】正常なプリチャージ及びサンプリングを行
うためには、ラッチクロック３０のハイレベル幅はある
一定の許容範囲内に収まっていなければならず、このこ
とは言い換えると、デコード装置、特に遅延回路２０に
より電源電圧、温度に対するシステム全体の動作可能範
囲が決まってしまう。従って、より広範囲な動作可能領
域を有するシステムを構成することができない。

【００１４】この問題を解決するために、遅延回路をＭ
ＯＳＦＥＴを用いることなく、純粋に抵抗素子、容量素
子のみで構成することも技術的に可能であるが、半導体
チップ占有面積がかなり増大してしまう問題点があっ
た。

【００１５】

【課題を解決するための手段】そのため、本発明による
デコード装置は、第１の制御信号に同期して論理動作を
行う複数のデコーダと、第２の制御信号に同期して前記
デコーダのそれぞれの出力を記憶する複数のラッチ回路
を備えたデコード装置において、前記デコーダと同じタ
イミングで動作を開始し前記デコーダの遅延時間よりも
動作速度が遅い論理回路と、この論理回路の出力が変化
した時に、出力が変化し前記第２の制御信号を発生する
制御信号発生回路を備える構成である。

【００１６】また、本発明のデコード装置の前記デコー
ダと前記ラッチ回路と前記論理回路と前記制御信号発生
回路とが同一の半導体基板上に形成される構成とするこ
ともできる。

【００１７】さらにまた、本発明のデコード装置の前記
制御信号発生回路は前記第１の制御信号を受けるラッチ
回路と前記第２の制御信号を受けるラッチ回路から成る
構成とすることもできる。

【００１８】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明のデコード装置の実施の形態
を示す構成図である。図１を参照すると、本発明の実施
形態のデコード装置は、ＣＰＵ（図示してない）動作と
の同期をとるための非重複の２相クロックＣＬＫ１およ
びＣＬＫ２で制御を受けクロックＣＬＫ１（３）を受け
るラッチ５と、クロックＣＬＫ２（４）を受けるラッチ
２と、実デコーダ１５と、ダミーデコーダ８を含み実デ
コーダに比べてデコーダ出力時間の最も遅い遅延時間を
有するダミーデコード回路１９とを備える。

【００１９】次に、本実施形態のデコーダ装置の動作を
説明する。図２は本デコーダ装置の動作を示すためのタ
イミングチャートである。図１および図２を参照して動
作を説明する。

【００２０】まず、本実施形態におけるダミーデコーダ
８について図面を参照して説明する。図３はダミーデコ
ーダの構成図の一例を示す。ダミーデコーダ８はアドレ
ス入力を持たず、構成要素であるｎ型トランジスタのゲ
ート電位はハイレベル（電源電位）に固定されているの
で入力アドレスに無関係に常に選択される。実デコーダ
１５と異なる点は、デコーダ１５の出力が他のデコーダ
の出力より必ず遅くなる場所に配置されてその遅延時間
は実デコーダ１５に比べて大きくなっている。このた
め、ダミーデコーダ８は実デコーダ１５の中で最も出力
の遅いデコーダと同じ構成にし、なおかつ、プリチャー
ジしたレベルを放電するためのｎ型トランジスタ７への
サンプリングクロック入力の遅延が最大となる箇所、例
えば、チップ上の配置で配線が最も長くなる様な場所に
配置されている。具体例として図３にダミーデコーダの
構成の一例を示す。図３を参照すると、ダミーデコーダ
８は他のデコーダと同様にｎ型トランジスタを縦積みに
した複数のデコーダのワイヤードオアをとる構成であ
る。今、入力アドレスがｎビット、又、図３に示すデコ
ーダ１５が出力が最も遅いデコーダの一例とする。この
デコーダは、ｍ本のデコーダのワイヤードオアをとった
構成となっている。ワイヤードされているデコーダの本
数が多ければ多いほどプリチャージされる電荷は多くな
るので、それだけデコーダの出力も遅くなる。これによ
り、ダミーデコーダのデコーダの本数もｍ本にする。デ
コーダ上の縦積みにするｎ型トランジスタの数は実デコ
ーダでは最高ｎ個であればダミーデコーダの一本のデコ
ーダに縦積みされるトランジスタの数をｎ個にする。

【００２１】又、チャージした電荷を放電し、デコーダ
がロウレベルを出力するまでに最も時間を要するのは一
本のデコーダが導通しており、他のデコーダは一つのト
ランジスタを除いてはオン状態にあり、オフ状態にある
トランジスタ部までにプリチャージされた電荷が抜ける
経路が一番長くなる時である。

【００２２】この様に構成することにより、ダミーデコ
ーダ８は実デコーダ１５の中で最も出力時間の遅いデコ
ーダと同一構成であり、従ってダミーデコーダ８の出力
が確定した時点で実デコーダ１５は必ず出力が完了して
いることになる。

【００２３】次に、本デコーダ装置の全体の動作につい
て説明する。ラッチクロック１７がロウレベルであると
すると、従来のデコード装置と同様にｎ型トランジスタ
７がオフ状態に、ｐ型トランジスタ９がオン状態になっ
ており、ダミーデコーダ８、各々の実デコーダはハイレ
ベルにプリチャージされる。クロックＣＬＫ１（３）が
ロウレベルからハイレベルに変化すると、セットリセッ
トフリップフロップ５の出力もロウレベルからハイレベ
ルへ変化するのでラッチクロック１７もハイレベルに変
化する事になる。このラッチクロック６がハイレベルへ
変化するのでリセット付きラッチ１１はダミーデコーダ
８の出力の、又、ラッチ１３は実デコーダ１５のサンプ
リングを開始する。

【００２４】この時、実デコーダ１５の出力は、従来の
デコード装置と同様に、入力アドレス１８により選択さ
れているデコードの出力を受けているものはロウレベル
を、非選択のものはハイレベルを出力している。前述し
たように、本実施の形態のダミーデコーダ８は、入力ア
ドレスに関わらず必ず選択されておりｐ型トランジスタ
９によりプリチャージされた電荷はｎ型トランジスタ７
がオン状態になれば放電されることでロウレベルを出力
している。ダミーデコーダ８の出力は前述したように他
のデコーダの出力に比べて最も遅くなるような構成にな
っているため、ダミーデコーダの出力が決定する時には
すでに他の本デコーダの出力は決定している。ダミーデ
コーダ８の出力はリセット付きラッチ１１に入力されラ
ッチ１１もハイレベルを出力する。今、論理アンドゲー
ト１へ入力されるダミーデコーダの出力１２とラッチク
ロック６は共にハイレベルであるので論理アンドゲート
１の出力はハイレベルに変化する。これがセットリセッ
トフリップフロップ２に入力され出力はハイレベルに変
化する。これがセットリセットフリップフロップ５のリ
セットに入力されることにより、この出力はロウレベル
に変化し、ラッチクロック６はロウレベルになることに
なる。即ち、ラッチクロックがハイレベルである期間
（ラッチクロックのハイレベル幅）は、クロックＣＬＫ
１（３）がハイレベルに変化することで始まり、ダミー
デコーダの出力（１２）がハイレベルに変化することで
決定される事になる。ラッチクロック６がロウレベルに
変化すると、従来のデコード装置と同様にリセット付き
ラッチ１１、ラッチ１３は、論理ゲート１０と論理ゲー
ト１６からの出力をラッチしｎ型トランジスタ７はオフ
状態に、ｐ型トランジスタ９はオン状態になり、再びプ
リチャージを開始する。クロックＣＬＫ１（３）がロウ
レベルに変化するとセットリセットフリップフロップ５
は出力データを保持したままであり、次にクロックＣＬ
Ｋ２（４）がハイレベルに変化するとセットリセットフ
リップフロップ２はリセットされロウレベルを出力する
がセットリセットフリップフロップ５の出力は保持され
たままである。又、クロックＣＬＫ２（４）がハイレベ
ルになることによりリセット付きラッチ１１もリセット
され出力はロウレベルに変化する。以後、これを繰り返
して動作する。

【００２５】

【発明の効果】本願における発明にて得られる効果を説
明すれば下記の通りである。

【００２６】すなわち、本発明はダミーデコーダを設
け、ダミーデコーダの出力信号によりラッチクロック１
７を生成しているので、ラッチクロックのハイレベル幅
の電源電圧及び温度依存性が実デコーダのそれを完全に
反映している。従って、従来のデコード装置と比較し
て、より広範囲な動作領域を有するデコード装置が提供
可能となる。更に、抵抗素子、容量素子を全く使用しな
い為に、実面積をほとんど増加させることがない上に、
微細加工技術の進歩に伴う面積縮小の妨げになることが
ない。

【図面の簡単な説明】

【図１】本発明の一実施の形態のデコード装置の構成図
である。

【図２】図１に示す本実施形態のデコード装置の動作を
示すタイミング図である。

【図３】本実施形態のデコード装置のダミーデコーダの
回路図である。

【図４】従来のデコード装置の構成図である。

【図５】従来のデコード装置の動作を示すタイミング図
である。

【図６】図４に示す従来のデコード装置のデコードの回
路図である。

【図７】従来のデコード装置のラッチクロックのハイレ
ベル幅の環境依存を表わす図であり、分図（ａ）は電源
電圧に対する依存を表わす図で、分図（ｂ）は温度に対
する依存を表す図である。

【符号の説明】

１，２１，２２ 論理ゲート ２，５ セットリセットフリップフロップ ３，４，１９ クロック ７，２８，４０ ｎ型トランジスタ ８ ダミーデコーダ ９，２６ ｐ型トランジスタ １１ リセット付きラッチ １２ １１の出力 １３，２３ ラッチ １４ 出力 １５，２７ デコーダ １７ ラッチクロック １８，２９ 入力アドレス １９ ダミーデコード回路 ２０ 遅延回路 ２４ ２３の出力 ３０ ラッチクロック ３１ ラッチクロック生成回路 ４１ デコーダの接点

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の制御信号に同期して論理動作を行
   う複数のデコーダと、第２の制御信号に同期して前記デ
   コーダのそれぞれの出力を記憶する複数のラッチ回路を
   備えたデコード装置において、前記デコーダと同じタイ
   ミングで動作を開始し前記デコーダの遅延時間よりも動
   作速度が遅い論理回路と、この論理回路の出力が変化し
   た時に、出力が変化し前記第２の制御信号を発生する制
   御信号発生回路を備えることを特徴とするデコード装
   置。
2. 【請求項２】 前記デコーダと前記ラッチ回路と前記論
   理回路と前記制御信号発生回路とが同一の半導体基板上
   に形成される請求項１記載のデコード装置。
3. 【請求項３】 前記制御信号発生回路は前記第１の制御
   信号を受けるラッチ回路と前記第２の制御信号を受ける
   ラッチ回路から成る請求項１記載または２記載のデコー
   ド装置。