JPH09501552A - ＢｉＣＭＯＳ電流モードドライバ及びレシーバ - Google Patents

Abstract

(57)【要約】 集積回路内で長い相互連絡線（１０，１１）に沿って差動信号を伝達する際の伝達遅延を減少する装置であり、伝達される差動信号を比較的小さなピークツーピーク電圧をもち、且つ大きな差動電流変動をもつ信号に変換する電流モードドライバを備えている。差動電流変動に応答するレシーバは、信号を後続する論理回路にあったピークツーピーク電圧をもつ差動信号に逆変換して出力する。相互連絡線（１０，１１）とレシーバに接続されたフィードバック回路（Ｑ５，Ｑ６）は、相互連絡線（１０，１１）を所定の電位にクランプし、出力差動信号が前記所定の電位よりも大きいピークツーピーク電圧を持つように機能する。

Description

【発明の詳細な説明】 発明の名称 ＢｉＣＭＯＳ電流モードドライバ及びレシーバ 発明の分野 本発明は回路設計に関するものであり、特に集積回路における差動信号の伝達 に関するものである。 発明の背景 デジタル論理回路では、特定の仕事や機能を果すようにデジタル信号形式の情 報が処理される。デジタル信号は一般に２つの状態、すなわちハイレベル状態と ローレベル状態とを有する。各論理状態はある電位に対応している。すなわち、 ハイレベル論理状態は第１の電位に対応づけられ、ローレベル論理状態は第２の 電位に対応づけられる。各電位は論理回路の設計によって決定される。デジタル 信号はまたピークツーピーク電圧によっても特徴付けられる。ここで、あるデジ タル信号のピークツーピーク電圧とは、最大信号電位（即ち、ハイ論理状態を表 す電位）と最小信号電位（即ち、ロー論理状態を表す電位）との差のことである 。 論理回路では、デジタル信号とそのデジタル信号の反転（差動信号と呼ぶ）の 使用を必要とすることが多い。代表的な例として、集積回路（ＩＣ）の一方から 他方へ差動信号を伝達する場合には、差動信号で２本の相互連絡線を駆動するト ランミッタと、その相互連絡線上の信号を検出するレシーバが必要である。 差動信号の伝達の従来の手法としては、相互接続線を駆動するために高出力バ ッファを用いる手法が使われている。そのバッフア（ラインドライバとも呼ばれ る）は、２つのエミッタ結合のトランジスタからなる差動増幅器であり、各トラ ンジスタはコレクタと電源電圧間に負荷抵抗を有している。差動信号の伝達のた めに、信号とその反転信号がそれぞれエミッタ結合トラジスタの各々の ベース部に接続されている。差動増幅器は２つのベースへの入力信号を比較する 。一方のベース信号が他方のベース信号より小さいか大きいかに従って、差動増 幅器は、エミッタ結合トランジスタの一方を通して、電流源によって安定した電 流を操作する。この電流は一方の負荷抵抗のみを通過して対応する電圧降下が生 じる。 同時に、他方のトランジスタを通して電流が流れないので、そのトランジスタ のコレクタはほとんど接地電位に保たれる。差動増幅器の出力は、一般に各エミ ッタ結合トランジスタのコレクタで得られる。このように、一方のコレクタは常 にロー論理レベルに対応する電位であり、他方のコレクタはハイ論理レベルに対 応する電位となる。コレクタに出力される差動電位信号は、ＩＣの他の部分のレ シーバへの伝達のために相互連絡線に接続される。 ラインドライバと同様に、レシーバは一対のエミッタ結合トランジスタからな り、各トランジスタは電源電圧とコレクタ間とをつなぐ負荷抵抗を有している。 電流源は共通のエミッタに接続されている。伝達された差動信号はエミッタ結合 トランジスタのベースに接続されており、レシーバの出力はコレクタで得られる 。レシーバでは、相互連絡線の電圧変動に応答して、対応する差動信号を出力す る。この種の伝達システムは、伝達された信号の電圧の変化を検出するように機 能するため、電圧モード伝達システムと呼ばれている。 ＩＣ内では比較的長い配線に沿って信号を伝達する必要が頻繁にある。そのよ うな場合には、信号がトランスミッタの出力で出力される時点からレシーバの入 力で信号を検出する時点までに有限の遅延が生じる。この遅延は、直接に配線の 負荷抵抗や関連する容量に結びついている。非常に長い線では遅延が大きくなる 。 線容量のために生じる伝達された信号の遅延量は、信号のピークツーピーク電 圧によっても決定される。特定の線容量と負荷抵抗をもつ所定の線に対して、ピ ークツーピーク電圧が比較的高い伝達信号の場合は、ピークツーピーク電圧が低 い場合よりも遅延は大きくなる。例えば、特定の相互連絡線上で同じ電流のもと では、７００ｍＶのピークツーピーク値を持つ信号の方が２０ｍＶのピークツー ピーク値をもつ信号よりも伝達遅延は大きくなる。これは、信号が７００ ｍＶのピーク電圧に達するまでにかかる時間が、２０ｍＶのピーク電圧に達する 時間よりも長いためである。このように、低いピークツーピーク値をもつ伝達信 号は遅延時間を減少させることができる。 ピークツーピーク電圧を減らすことによって遅延を減少させる伝達システムの １つは、相互連絡線上の差動電圧変動を検出する代わりに差動電流変動を検出す る手法である。差動電流変動を検出するシステムでは、信号は電流モード信号と 呼ばれる（電圧変動を検出するシステムでは電圧モード信号と呼ばれていた）。 このように、比較的に大きな電圧をもつ差動電圧モード信号で相互連絡線を駆動 する代わりに、比較的大きな電流変動を有し、且つ小さなピークツーピーク電圧 変動をもつ電流モード信号で相互連絡線を駆動する。ピーク電圧の減少によって 、伝達遅延も同時に減少する。なお、普通のモード信号を駆動する回路の例は、 E．Seevinck達による論文”ＣＭＯＳ ＳＲＡＭに電流センスアンプを適用した 高速ＶＬＳＩ回路の電流モード技術(Current-Mode Techniques For High Speed VLSI Circuits With Application To Current Sense Amplifier For CMOS SRAM' s)",IJSSC Vo1．26，No.4 April，1991に記載されている。 電流モードドライバは、エミッタ結合レジスタのコレクタに接続された負荷抵 抗がない点を除けば、電圧モードドライバと基本的に同じである。特に、エミッ タ結合トランジスタのコレクタは、直接相互連絡線に接続されている。このよう に、相互連絡線間に発生する差動電圧の代わりに、基準電流が一方または他方の 相互連絡線を通して流れ込む。このようにして、相互連絡線間に差動電流信号が 発生する。この差動電流信号は電流モードレシーバによって検出される。 従来の電流モードレシーバの１つであるカスコードクランプでは、相互連絡線 の電圧を約６０ｍＶにクランプしたままで、電流モード信号を差動電圧モード信 号に変換する。カスコードクランプは２つのトランジスタからなり、各トランジ スタは参照電圧ＶＤＤに接続されるベースを有している。抵抗も各々のコレクタ とＶＤＤとの間に接続されている。差動相互連絡線の各々はカスコードされた対 のエミッタの１つに接続されている。差動電流はカスコード対のエミッタで検出 され、対応する差動電圧がエミッタ間に形成される。この差動電圧の大きさ は、カスコード対のエミッタの差動電流の比の指数関数として表される。このよ うにバイポーラトランジスタを用いると、２５℃のもとで１０：１の差分電流の 比はエミッタ間で６０ｍＶの差動電圧となって表れる。このように、バイポーラ カスコードトランジスタの対を用いた電流モード伝達システムでは、カスコード 回路が相互連絡線における差動ピークツーピーク電圧をクランプするので、伝達 遅延は減少する。しかしながら、それでもまだ減少したピークツーピーク電圧の 振れは、非常に長距離の信号伝達において大きな遅延を生じる程大きい。 本発明は、電流モード信号を伝達するための回路設計に関するものである。本 発明の電流モード伝達システムでは、差動増幅フィードバック回路を用いて相互 連絡線間のピークツーピーク電圧をクランプし、出力信号に関してはＥＣＬ（Em itter Coupled Logic）回路と同等の出力信号のピーク電圧の変動幅が提供され る。その結果、線容量によって生じる伝達遅延は大幅に減少する。 発明の概要 本発明は電流モード信号伝達回路に関するものである。該伝達回路は電流モー ドドライバとレシーバを含んでいる。レシーバではフィードバックにより差動相 互連絡線上の信号のピークツーピーク電圧をクランプし、ＥＣＬ(Emitter Coupl ed Logic）回路設計と同等のピークツーピークの変動幅の信号を出力する。 本発明の電流モードドライバは、第１のエミッタ結合トランジスタ対を有して いる。この第１のトランジスタ対のエミッタは、電流源に接続されている。一実 施例では、電流源はゲートが参照電圧に接続されているＮＭＯＳ（n-type metal oxide silicon）デバイスである。エミッタ結合対のコレクタ間に電流モードの 差動信号を発生するエミッタ結合対のベースに、伝達される入力差動信号が接続 される。コレクタは相互連絡線の対に接続される。 この電流モード差動信号は、相互連絡線に沿って本発明の電流モードレシーバ に伝達される。レシーバでは電流モード信号をそれよりも大きなピークツーピー ク電圧変動幅をもつ電圧モード信号に変換する。レシーバは第２のトランジスタ 対を含む。第２のトランジスタ対の各エミッタは、相互連絡線のうちの１つに接 続される。本発明の一実施例では、第２のトランジスタ対の各エミッタに接続 されるＭＯＳ電流源を有し、低抵抗動作領域内でエミッタにバイアスをかける。 第３と第４のトランジスタのベースはフィードバック回路に接続されている。 フィードバック回路は、第３のエミッタ結合トランジスタ対と、電流源と、負 荷抵抗対を含む差動増幅器である。差動増幅器の機能は、第２のトランジスタ対 のベースをその対応するエミッタの変動方向とは逆の方向に駆動することである 。このようにして、相互連絡線上ではレシーバが達成しようとしている電圧振動 幅よりもかなり小さな電圧振動幅にクランプされる。 一実施例では、１つの電流モードドライバが１つの電流モードレシーバに接続 されている。この実施例では、レシーバの出力は第２のトランジスタ対のコレク タで得られている。 また、他の実施例では、複数のドライバが１つのレシーバに接続されている。 この場合には、レシーバの出力は第３のエミッタ結合トランジスタ対のコレクタ で得られる。 図面の簡単な説明 本発明は具体例により示されているが、添付図面に限られるものではない。尚 、類似の参照は同様の要素を示すものである。 図１は本発明の電流モードドライバ及びレシーバを表す回路図である。 図２は複数のドライバが１つのレシーバに接続されている本発明の他の実施例 である。 発明の詳細な説明 以下の説明では、電流モードドライバとレシーバを説明するにあたって、本発 明の全体的な理解を得るために、特定の伝導型や回路構成等のように、多くの特 定の詳細を挙げる。しかしながら、当業者にとっては明らかなように、本発明を 実施するにあたってこのような特定の詳細を使用する必要はない。他の例では、 良く知られた構成や回路について、不必要に本発明の内容を曖昧にすることを避 けるため、詳細を示さない。 図１は本発明の一実施例の回路構成を示している。並列ＮＰＮバイポーラ トランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＭ１は、本発明における電流モ ードラインドライバ部を構成している。Ｑ１とＱ２のエミッタは、Ｍ１のドレイ ンに接続されている。Ｍ１のソースは第１の電源電圧（ＶＳＳ）に接続されてい る。好適な実施例としては、ＶＳＳは−３ボルトが好ましいが、５ボルトＶＳＳ でも構わない。Ｍ１のゲートは参照電圧ＶＲＥＦに接続されている。ＶＲＥＦは 、Ｍ１がＩＲＥＦに等しい電流を供給する定電流源として機能するようにＭ１に バイアスをかける。入力差動信号ＩＮとＩＮ/は、それぞれＱ１とＱ２のベース に接続されている。なお、ＩＮ/はＩＮの反転信号である。すなわち、ＩＮがハ イであればＩＮ/はローとなり、ＩＮ/がハイであればＩＮはローとなる。結果と して、入力差動信号はＱ１かＱ２のいずれか一方をバイアスオンにし他方をバイ アスオフにする。差動増幅器でよく見られるように、電流源Ｍ１から供給された 電流は、Ｑ１あるいはＱ２の一方を通って相互連絡線１０あるいは１１の一方へ と流れる。このように、正常状態では、相互連絡線の一方を通る電流は０となり 、相互連絡線の他方を通る電流はＩＲＥＦとなる。 相互連絡線１０と１１は、本発明の電流モードレシーバに接続される。なお、 相互連絡線１０，１１は比較的短く描かれているが、その長さはいかなる長さに もなり得る。 電流モードレシーバは、カスコードクランプ部とフィードバック部とから構成 される。レシーバのカスコードクランプ部は、並列ＮＰＮトランジスタＱ５，Ｑ ６と、それに付随する負荷抵抗Ｒ３，Ｒ４と、バイアスされた電流源のＮＭＯＳ デバイスＭ２，Ｍ４とを含んでいる。フィードバック部は、並列トランジスタＱ ３，Ｑ４と、それに付随する抵抗Ｒ１，Ｒ２と、バイアスされた電流源のＮＭＯ ＳデバイスＭ３とを含んでいる。図に見られるように、ＶＲＥＦは、Ｍ２，Ｍ３ ，Ｍ４のゲートにバイアス電圧を供給する。これらのトランジスタは、各々が要 求される電流を供給するように設計される。 レシーバの差動増幅部は、Ｑ３とＱ４のベースエミッタ電圧が等しいときに、 Ｍ３によって供給された電流Ｉ３がＱ３とＱ４に等配分されるように機能する。 このようにＶbe（Ｑ３）＝Ｖbe（Ｑ４）である場合、差動増幅器の各ブランチ を通る電流は（Ｉ３）／２となる。しかしながら、トランジスタの一方のベース エミッタ電圧が他方よりも大きい場合には、高いベースエミッタ電圧を持つトラ ンジスタにより多くの電流が流れる。一方のブランチの電流は多くなり、他方の ブランチの電流は少なくなるため、エミッタ結合トランジスタのコレクタの一方 の電圧は降下し、他方は上昇する。言い換えれば、差動電圧信号がＱ３とＱ４の コレクタ間に誘起される。レシーバのカスコード部は、従来のカスコードクラン プ技術と類似して機能し、エミッタを流れる電流が等しくない場合にはそのベー スエミッタ電圧がそれに応じて調整される。特に、Ｑ５とＱ６のベース抵抗（Ｒ ｂ）を無視した場合には、Ｖbe（Ｑ５）−Ｖbe（Ｑ６）＝（ＶＴ）×ｌｎ（Ｉ５ ／Ｉ６）となる。 図１に示したカスコード対はＮＰＮトランジスタである、実施例では、Ｑ５と Ｑ６のエミッタ電流の比が１０：１の場合、そのベースエミッタ間の電位差は約 ６０ｍＶとなる（２５℃の場合）。 もし、電流モードドライバが相互連絡線１０，１１にどんな電流も供給してい ない状態、すなわちＩ（線１０）＝Ｉ（線１１）＝０の状態であるとすると、Ｉ ５＝Ｉ２、Ｉ６＝Ｉ４、Ｉ３はレシーバの差動増幅器のブランチ間で等しく分割 される。結果として、電位はレシーバ内では全て対称となる。すなわち、Ｖ（ノ ード１）＝Ｖ（ノード３）、Ｖ（ノード２）＝Ｖ（ノード４）となる。さらに、 Ｖ（ＯＵＴ）＝Ｖ（ＯＵＴ／）なので、出力線ＯＵＴとＯＵＴ／の間の電位差は ０となる。 ＩＮがハイであり、ＩＮ／がローである場合には、ＩＲＥＦはＱ１の方に流れ る。その結果、線１０を通過する電流はＩＲＥＦとなり、線１１を通過する電流 は実質的に０となる。このためＩ５は増加し始め、Ｉ６はＩ４に等しいままとな る。 Ｑ５とＱ６はカスコード対として機能するので、１５が増加し始めるとＱ５の エミッタ（ノード２）はＱ６のエミッタ（ノード４）より下に降下し始める。さ らに、Ｉ５が増加するにつれ、Ｑ３のコレクタ電流は減少する。Ｑ３は、コレク タ電流がベースエミッタ電圧ＶbeとＩｃ＝ＩＳ（ｅ^Vbe/VT）の関係となる範囲で 動作する（ここで、ＩＳはＱ３の飽和電流であり、Ｑ３のベース抵抗は無視して いる）。従って、Ｉ５が増加するにつれ、Ｑ３のＶbeは減少するので、Ｉｃ （Ｑ３）は減少する。これは、ノード２の電位がノード４よりも低くなるためで ある。 この時点で、Ｉ３はもはや差動増幅器のブランチ間では均等に分割されない。 代りに、Ｉ３はＱ４，Ｒ２の方へよりたくさん流れるようになる。このようにＲ １を通過する電流は少なくなり、Ｒ２を通過する電流は増加する。これに伴って 、ノード１の電位は上昇し、ノード３の電位は降下する。 ノード２の電位は、Ｑ５とＱ６の差分（ΔＶbe）が前記の等式を満たすまで降 下するため、ノード１の電位は上昇し、ノード３の電位は降下する。上述のよう に、ノード２（Ｑ５のエミッタ）はノード４（Ｑ６のエミッタ）よりも［ＶＴ× ｌｎ（Ｉ５／Ｉ６）］だけ低い電位に近づこうとする。しかしながら、実際には ノード１，３の電位も変動するために、ノード２は前記電位には到達しない。言 い換えると、ノード２の電位をノード４よりも［ＶＴ×ｌｎ（Ｉ５／Ｉ６）］低 い電位に下げてＱ５，Ｑ６間の電流の違いを調整するかわりに、ノード１と３の 電位がＱ５とＱ６の差分（ΔＶbe）の一部に寄与するようになる。抵抗Ｒ１とＲ ２は、ノード２とノード４での最小安定差動電圧を達成するために、ベースＱ５ ，Ｑ６に適切な電位を供給するように選定される。 これまで見てきたように、相互連絡線１０のピークツーピーク電圧は［ＶＴ× ｌｎ（Ｉ５／Ｉ６）］よりも低い電圧にクランプされる（すなわち、ＮＰＮカス コード対のクランプを用いた場合には２５℃で６０ｍＶ以下となる）。ノード１ と３での電圧変動幅は、ノード２と４での変動幅よりもずっと大きい。しかしな がら、ノード１と３は一般に相互連絡線１０と１１に比べて小容量の短い相互連 絡線であるため、これらの相互連絡線における信号遅延は微小である。このよう に、本発明では、論理回路の相互連絡線１０，１１を通して差動信号を送る際の 電圧変動幅を減らすことによって、伝達遅延の減少を可能にしている。 レシーバの出力ＯＵＴ，ＯＵＴ／は、Ｑ５とＱ６のコレクタで得られる。ＩＲ ＥＦが相互連絡線１０を通って流れる場合には、ＯＵＴ／はＶＤＤ−（Ｒ３×Ｉ ＲＥＦ）に等しくなり、ＯＵＴはＶＤＤ−（Ｒ４×Ｉ４）に等しくなる。ＩＲＥ ＦはＩ４よりも非常に大きいので、ＯＵＴはハイになりＯＵＴ／はローになる。 抵抗Ｒ３、Ｒ４は、レシーバが所望のピークツーピーク電圧を出力する ように選ばれる。レシーバ出力では、後続の論理ゲートとインタフェースするピ ークツーピークの変動幅が必要とされる。従って、ピークツーピーク電圧の変動 幅（さらにＲ３、Ｒ４）は、使われる論理設計の型による。例えば、ＥＣＬ（em itter-coupled logic）では、代表的なピークツーピーク電圧は７５０ｍＶであ る。一般的に、論理出力のピークツーピーク電圧は、２５０ｍＶから７５０ｍＶ の範囲である。 図１において電流源Ｍ２とＭ４は、低抵抗領域内でカスコードクランプトラン ジスタをバイアスする低レベル電流源を提供するよう機能する。これによって相 互連絡線１０，１１上での信号遷移の際の回復時間が短縮される。図１で見られ るように、Ｍ２はＱ５をバイアスし、Ｍ４はＱ６をバイアスする。 上述のように、ＩＮがハイでＩＮ／がローの場合には、ＩＲＥＦは全て相互連 絡線１０を通って流れる。一方、ＩＮがローでＩＮ／がハイの場合には、ＩＲＥ Ｆは全て相互連絡線１１を通って流れる。この場合には、Ｉ６が増加し始め、Ｉ ５はＩ２と等しいままとなる。この場合には、Ｉ６が増加を始め、Ｉ５はＩ２の ままとなる。前述の場合と同様に、ノード４とレシーバの内部のノード３、１は 、Ｑ５，Ｑ６間の差分ΔＶbeが式（Ｑ５，Ｑ６間のΔＶbe）＝［（ＶＴ）×ｌｎ （Ｉ６／Ｉ５）］を満たすようになるまで、調整される。ノード４（Ｑ６のエミ ッタ）は、ノード２（Ｑ５のエミッタ）よりも［（ＶＴ）×ｌｎ（Ｉ６／Ｉ５） ］低い電位に近づこうとする。しかしながら、ノード１，３の電位の変動のため に、ノード４は前記電位には到達しない。このように、相互連絡線１１のピーク ツーピーク電圧は［ＶＴ×ｌｎ（Ｉ５／Ｉ６）］よりも低い電圧にクランプされ る（すなわち、ＮＰＮカスコード対のクランプを用いた場合には２５℃で６０ｍ Ｖ以下となる）。 ＩＲＥＦは相互連絡線１１を通って流れるので、ＯＵＴはＶＤＤ−（Ｒ４×Ｉ ＲＥＦ＋Ｉ４）に等しくなり、ＯＵＴ／はＶＤＤ−（Ｒ３×Ｉ２）に等しくなる 。ＩＲＥＦはＩ２よりも非常に大きいので、ＯＵＴはローになり０ＵＴ／はハイ になる。 図２は本発明の他の実施例を示している。この実施例では、複数の電流モード ドライバが一対の相互連絡線と１つのレシーバに接続されている。図２におい て、電流モードドライバ１，２は近接して置かれているが、両者はＩＣ内部でど のような位置関係にあっても構わない。さらに、２つ以上のドライバが相互連絡 線１０，１１に接続されても構わない。 電流モードドライバ１はＮＰＮトランジスタＱ１，Ｑ２を含んでおり、電流モ ードドライバ２はＱ８とＱ９を含んでいる。ＮＭＯＳデバイスＭ１はＶＲＥＦに よって電流源として作用するようにバイアスされている。Ｍ１は制御信号Ｓ１， Ｓ２に従ってドライバのいずれか一方にＩＲＥＦを供給する。 選択トランジスタＱ７，Ｑ１０は信号Ｓ１，Ｓ２によって制御される。制御信 号Ｓ１，Ｓ２はどの電流モードドライバが電流モードレシーバにデータを伝達す るかを決定する。例えば、Ｓ１がハイ、Ｓ２がローの場合には、ＩＲＥＦはＱ７ と電流モードドライバ１を通って流れる。この場合には、電流モードドライバ１ の入力上のデータ、すなわちＩＮ１，ＩＮ１／は、電流モード信号の形で電流モ ードレシーバに伝達される。電流モードドライバ２は、Ｑ１０がオフでありＱ８ 、Ｑ９に電流が流れていないため、相互連絡線１０，１１に全く影響を及ぼさな い。 同様に、Ｓ１がローでＳ２がハイの場合には、ＩＲＥＦはＱ１０と電流モード ドライバ２を通って流れる。この場合には、電流モードドライバ２の入力上のデ ータ、すなわちＩＮ２，ＩＮ２／が、電流モード信号の形で電流モードレシーバ に送信される。電流モードドライバ１は、Ｑ７がオフでありＱ１，Ｑ２に電流が 流れていないため、相互連絡線１０，１１に全く影響を及ぼさない。 電流モードレシーバは、選択されたドライバからの電流モード信号を差動電圧 モード信号に変換する。図２における電流モードレシーバは、カスコードクラン プトランジスタＱ５，Ｑ６と、それぞれに対応したＮＭＯＳバイアス電流源Ｍ２ 、Ｍ４とを含んでいる。Ｍ２とＭ４はＶＲＥＦによってバイアスされ、選定され たバイアス電流を供給できるよう設計される。デバイスＭ２とＭ４は、信号の遷 移に対してすばやく回復するために低抵抗領域でＱ５，Ｑ６をバイアスするよう 機能する。 レシーバのカスコードクランプ部は、並列抵抗Ｒ５，Ｒ６を含んでいる。これ らの抵抗はフィードバック増幅器の負荷であり、ノード１，３の電圧の 不安定性を減少させる。ドライバ間のスイッチング中のある状態において、伝達 線に注入された全電流はＩＲＥＦよりも大きくなる。これによって、カスコード 増幅器は飽和してしまう場合もある。従って、出力はカスコード増幅器のコレク タからは取らず、フィードバック増幅器Ｑ３，Ｑ４のコレクタから得る。Ｒ７と Ｒ８は所望の振動幅を提供し、ゲインを増加させるために挿入されている。 図２における電流モードレシーバは、図１に示されている前述の電流モードレ シーバと同様に機能する。このように、図１に示されている実施例と同様に、相 互連絡線（ノード２，４）上では電圧の振幅が小さいのに対し、レシーバの内部 のノード１，３では電圧振動幅は相対的に大きくなっている。結果として、相互 連絡線でのピークツーピーク電圧の振動幅は減少しているので、伝達遅延は減少 する。さらに、ピークツーピークの振れ幅が６０ｍＶまでに制限されている従来 の電流モードレシーバと比較すると、本発明のレシーバの出力における振動幅の 大きさはより融通性が大きい。 本発明は特定の実施例を用いて説明されてきたが、本発明は他のさまざまな状 況で適用することが可能である。例えば、本発明の手法は必ずしもＢｉＣＭＯＳ 回路に限定されるものではない。バイポーラデバイスに対しても適用することが できる。従って、これまでに示してきた具体的な実施例は何ら限界として考えら れるものではない。ここでは実施例の詳細についてのみ言及したが、これは本発 明の本質と考えられる部分のみを示す請求の範囲を制限しようとするのものでは ない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＮ，ＣＺ，ＦＩ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＫ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＯ ，ＮＺ，ＰＬ，ＲＯ，ＲＵ，ＳＤ，ＳＩ，ＳＫ，ＴＪ， ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．第１の差動信号の伝達遅延を減少させる装置であって、 前記第１の差動信号を、前記第１の差動信号のピークツーピーク電圧よりも小 さいピークツーピーク電圧をもつ中間的な差動信号に変換し、前記中間的な差動 信号を第１と第２の相互連絡線に接続する送信手段と、 前記中間的な差動信号の前記ピークツーピーク電圧を所定値まで駆動されるよ うに前記第１と第２の相互連絡線に負荷をかけ、前記中間的な差動信号に応答し て、前記中間的な差動信号を前記中間的な差動信号のピークツーピーク電圧より も大きなピークツーピーク電圧をもつ出力差動信号に変換する受信手段とを備え 、 前記受信手段は、前記中間的な差動信号のピークツーピーク電圧を前記所定値 よりも小さな値にクランプするフィードバック手段を更に備え、前記フィードバ ック手段が前記第１と第２の相互連絡線に接続されることを特徴とする装置。 ２．前記フィードバック手段が前記中間的な差動信号の差動電流に応答する差 動増幅器を備えることを特徴とする請求項１記載の装置。 ３．前記受信手段が前記差動電流の変化に応答するトランジスタ対を備え、前 記トランジスタ対の各ベースは前記フィードバック手段に接続され、前記トラン ジスタ対の各エミッタは前記第１と第２の相互連絡線の一方にそれぞれ接続され 、前記フィードバック手段は前記中間的な差動信号のピークツーピーク電圧が前 記所定値よりも小さな値にクランプされるように前記トランジスタ対の各ベース エミッタ電圧を調整することを特徴とする請求項２記載の装置。 ４．前記出力差動信号の前記ピークツーピーク電圧が約６０ｍＶよりも大きく 、前記中間的な差動信号の前記ピークツーピーク電圧のクランプされた値が約６ ０ｍＶよりも小さくなることを特徴とする請求項３記載の装置。 ５．前記クランプされた値が約２０ｍＶとなることを特徴とする請求項３記載 の装置。 ６．前記出力差動信号のピークツーピーク電圧がＥＣＬ（emitter coupled lo gic）のレベルと同等であることを特徴とする請求項３記載の装置。 ７．第１の電圧モードの差動信号の伝達遅延を減少させる装置であって、 前記第１の電圧モード差動信号を、前記第１の電圧モード差動信号のピークツ ーピーク電圧よりも低いピークツーピーク電圧をもつ電流モード差動信号に変換 し、前記電流モード差動信号を第１と第２の相互連絡線に接続する送信手段と、 前記電流モード差動信号の差動電流変化に応答して、前記電流モード差動信号 を第２の電圧モード差動信号に変換する受信手段とを備え、 前記受信手段は、各エミッタが前記第１と第２の相互連絡線の一方にそれぞれ 接続されて、前記電流モード差動信号のピークツーピーク電圧がある所定値で動 作するように第１と第２の相互連絡線に負荷をかける第１のトランジスタ対を有 し、 前記受信手段は、前記第１のトランジスタ対のベースに接続されて、各ベース が前記第１あるいは第２の相互連絡線の一方に接続され、各エミッタは第１の電 流源に接続されている第２のエミッタ結合トランジスタ対を含み、前記電流モー ド差動信号の前記ピークツーピーク電圧を前記所定値よりも小さな値にクランプ する差動増幅器を有することを特徴とする装置。 ８．前記第１のトランジスタ対の前記エミッタの各々が一対の電流源の一方に 接続され、前記一対の電流源は低抵抗領域において前記第１のトランジスタ対を バイアスすることを特徴とする請求項７記載の装置。 ９．前記第１の電流源と前記一対の電流源がＮＭＯＳデバイスであり、それぞ れのゲートは参照電圧に接続され、それぞれのソースは第１の動作電位に接続さ れていることを特徴とする請求項８記載の装置。 １０．前記第１と第２のトランジスタ対がＮＰＮバイポーラトランジスタであ ることを特徴とする請求項９記載の装置。 １１．前記受信手段は更に前記第１のトランジスタ対のコレクタの１つと第１ の動作電位の間に接続される第１の並列抵抗を備え、前記差動出力信号は前記第 １のトランジスタ対のコレクタから得られることを特徴とする請求項１０記載の 装置。 １２．前記差動増幅器は更に第２の並列抵抗を備え、前記第２の並列抵抗は 前記第２のエミッタ結合トランジスタ対のコレクタの１つと前記第２の動作電位 との間に接続されることを特徴とする請求項１１記載の装置。 １３．前記送信手段が第３のエミッタ結合トランジスタ対を備え、そのエミッ タは第２の電流源に接続され、そのコレクタの各々は前記第１と第２の相互連絡 線にそれぞれ接続され、そのベースは前記第１の電圧モード差動信号に接続され ていることを特徴とする請求項１２記載の装置。 １４．前記第２の電圧モード信号の前記ピークツーピーク電圧が６０ｍＶより も大きく、前記電流モード差動信号の前記ピークツーピーク電圧は６０ｍＶより 小さいことを特徴とする請求項１３記載の装置。 １５．前記電流モード差動信号の前記ピークツーピーク電圧がほぼ２０ｍＶに 等しくなることを特徴とする請求項１３記載の装置。 １６．前記第２の電圧モード差動信号の前記ピークツーピーク電圧がＥＣＬ（ emitter coupled logic）レベルと同等であることを特徴とする請求項１３記載 の装置。 １７．少なくとも１つの差動信号の伝達遅延を減少させる装置であって、 前記集積回路内の前記少なくとも１つの差動信号を送信する送信手段であって 、前記少なくとも１つの差動信号を前記少なくとも１つの差動信号のピークツー ピーク電圧よりも小さなピークツーピーク電圧をもつ中間的な差動信号に変換し 、前記中間的な差動信号を第１と第２の相互連絡線に接続する少なくとも１つの 送信手段と、 選択信号に応答して前記送信手段を選択する手段と、 前記中間的な差動信号をその前記ピークツーピーク電圧よりも大きなピークツ ーピーク電圧をもつ出力差動信号に変換する受信手段とを備え、 前記受信手段は、前記中間的な差動信号の前記ピークツーピーク電圧を所定値 に駆動するように前記第１と第２の相互連絡線に負荷をかけ、前記中間的な差動 信号の前記ピークツーピーク電圧を前記所定値よりも小さな値にクランプする前 記第１と第２の相互連絡線に接続されるフィードバック手段を備えることを特徴 とする装置。 １８．前記フィードバック手段は、前記中間的な差動信号における前記差動 電流変動に対する差動増幅器を備え、前記差動増幅器は第１のエミッタ結合トラ ンジスタ対を備え、そのエミッタは第１の電流源に接続され、そのコレクタの各 々は第１の並列抵抗対の１つにそれぞれ接続され、前記第１のエミッタ結合トラ ンジスタ対の前記コレクタで前記出力差動信号が得られることを特徴とする請求 項１７記載の装置。 １９．前記受信手段は、前記差動電流変化に対する第２のトランジスタ対を備 え、前記第２のトランジスタ対のベースはそれぞれ前記フィードバック手段に接 続され、前記第２のトランジスタ対のエミッタは前記第１と第２の相互連絡線の １つに接続され、前記フィードバック手段は前記中間的な差動信号の前記ピーク ツーピーク電圧が前記所定値よりも小さな値にクランプされるように前記第２の トランジスタ対の各々のベースエミッタ電圧を調整することを特徴とする請求項 １８記載の装置。 ２０．前記第２のトランジスタ対の前記エミッタの各々が１対の電流源の１つ に接続されており、前記１対の電流源が低抵抗領域で前記第２のトランジスタ対 をバイアスすることを特徴とする請求項１９記載の装置。 ２１．前記受信手段は更に前記第２のトランジスタ対と第１の動作電位の間に 接続された第２の１対の並列抵抗を有することを特徴とする請求項２０記載の装 置。 ２２．前記送信手段は第３のエミッタ結合トランジスタ対を備え、そのエミッ タは前記選択手段に接続され、そのコレクタの各々は前記第１と第２の相互連絡 線の１つに接続され、そのベースは前記少なくとも１つの差動信号に接続され、 前記選択手段は前記選択信号に対して第２の電流源が前記第３のエミッタ結合さ れたトランジスタ対の前記エミッタに接続するかどうかを決定することを特徴と する請求項２１記載の装置。 ２３．前記第１と前記第２の電流源がＮＭＯＳデバイスであり、各々のゲート は参照電位に接続されており、各々のソースは第２の動作電位に接続されている ことを特徴とする請求項２２記載の装置。 ２４．前記出力差動信号の前記ピークツーピーク電圧が６０ｍＶよりも大きく 、前記中間的な差動信号の前記ピークツーピーク電圧が６０ｍＶよりも 小さいことを特徴とする請求項２３記載の装置。 ２５．前記中間的な差動信号の前記ピークツーピーク電圧がほぼ２０ｍＶであ ることを特徴とする請求項２３記載の装置。 ２６．前記出力差動信号の前記ピークツーピーク電圧がＥＣＬ（emitter coup led logic）レベルと同等であることを特徴とする請求項２３記載の装置。