JPH09506452A - フォールト・トレラント・キュー・システム - Google Patents

Abstract

(57)【要約】 本発明は共通バッファ・メモリ（３２）を有するパケット・スイッチに該スイッチからの１又は１より多くの出力ポート用のデータをバッファリングするフォールト・トレラント・キュー・システムに関し、前記システムは多数のポインタを用いて前記バッファ・メモリにおける複数の記憶位置を識別する。前記ポインタの多重コピーは、それぞれのポインタのシステムに含まれるコピーの数を記録している多重ポインタ・リスト（５６）を用いることにより、制御された形式で取り扱われる。あるポインタの前記コピーの数がそれぞれのポインタについて前記多重ポインタ・リスト（５６）に記録された前記値と一致することを保守機能（５２）がチェックする。この保守機能（５２）は、一度に一つずつ、全てのポインタ及び付随するバッファ位置を周期的にチェックする。これは、前記キュー・システムが問題のポインタの各コピーについて空にされるまで、前記メモリの複数の出力ポートに対してキューにおける位置をキューに設定するために、出力キュー・リスト（４４）から前記アイドル・リスト（３８）へ復帰される前記ポインタのフローから前記ポインタをフィルタリングすることにより、ポインタを動作から取り出す初期化手順により先行される。そこで、前記ポインタの復帰したコピーの数が前記多重ポインタ・リスト（５６）における値と比較される。その後、前記保守機能が周期的な制御を実行するために１又は１より多くの動作モードに従って作動することができる。

Description

【発明の詳細な説明】 フォールト・トレラント・キュー・システム 発明の技術分野 第１の特徴による本発明は、メモリ内の複数の記憶位置を選択してオンライン に保持された複数アドレスのアイドル・リスト（ｉｄｌｅ・ｌｉｓｔ）から前記 メモリ内の空いている複数の記憶位置に書き込み動作を実行するキュー・システ ムに関する。更に、キュー・システムは前記メモリに前に記憶したデータを収集 するための複数のアドレスも計算する。 本発明は、第２及び第３の特徴によれば、共通するバッファ・メモリを有する パケット・スイッチに該スイッチの１又は１より多くのポート用のデータをバッ ファリングするキュー・システムに関する。このシステムは多数のポインタを用 いてバッファ・メモリ内の複数の記憶位置を識別する。これらのポインタは異な る論理リスト間で移動されて指示されたバッファ位置内のデータについて実行さ れる動作を表示する。 更に、本発明は前述の種類キュー・システムに関連してそれぞれ記憶位置及び ポインタをテストする方法に関する。 関連する技術分野の説明 メモリをコンピュータ及び他の装置に用いるときは、あるデータを記憶するた めに用いる物理位置がアドレス計算により決定される。どのアドレスを使用すべ きかについての最も簡単な直接アドレス指定、決定又は計算は、プログラムのコ ンパイル時に、又は固定プログラムを有する複数の装置のためのハードウエア設 計に関連して実行される。間接アドレス指定及びリンクされたリストはより柔軟 性のあるアドレス指定方法の例である。ここでは、アドレス情報が他の複数のア ドレス位置又は複数のカウンタ等に記憶される。従って、アドレス計算は固定さ れてはいないが、記憶したデータの量及びフォーマットに適応するために実行中 に変化する。 直接アドレス指定による簡単なＦＩＦＯメモリは、書き込みアドレス及び読み 出しアドレスを増加させるために複数のカウンタにより最も頻繁に実現され、そ の最も簡単な形式では、複数のシフト・レジスタ内の固定アドレスにより実現さ れる。ダイナミック間接アドレス指定に関連して複数のアドレス・ポインタが使 用され、これらもメモリに記憶される。システム・スタートにおいて、これらの ポインタはシステムが作動するために有効な一組のポインタが得られるように初 期化される。そのときに、システムの機能は動作中に破壊されることのないポイ ンタ初期化に依存している。ポインタ値におけるビット・エラーはシステムにお いて継続的な誤動作に帰結する。これは、信頼性に対する高い要求により連続動 作にあるシステムにとって問題である。 大きな半導体メモリは、伝統的に製造の歩留まりを高くするために冗長性を持 たせている。ここで冗長性とは、予備回路の複数の行及び複数の列を意味し、こ れらは通常の回路を置換するために回路に接続可能とされる。これは、ヒューズ を溶断させることにより、又は工場において回路を固定的に再構築する他の手段 により得られる。 修復を必要とする複数の回路を判断するためにテストが実行される。複数の製 造エラーが発生し、かつこれらを予備回路の回路に接続することにより修復でき るようなものであるときは、製造エラーの型式を判断して修復を行う。 冗長性のない半導体メモリのときは、メモリにおけるアドレスと物理位置との 間のマッピングがメモリを設計する際に判断される。冗長性を有する半導体メモ リのときは、このマッピングは部分的に設計中に設定され、かつ製造中のエラー のあるメモリ位置を修復する必要があれば完成される。 ディスク・メモリの場合は、フォーマット処理中にディスクを稼働させる前の テスト手順を用いて使用可能なディスクの複数セクションを判断する。その目的 は不良セクションを有するディスクを使用可能にさせることである。使用される エラーの仮定は、製造が不完全なためにディスク上の一定の位置が不良であり得 るというものである。良セクション及び不良セクションの区分は、フォーマット 処理中に実行可能とされ、かつ変更される必要はないものと仮定される。ディス ク・アドレス指定エラーに関する危険性は、フォーマット処理中に考慮する必要 はない。 あるシステムでは、動作中のビット・エラーに対するエラー許容度を得るため に、ＥＣＣ＝エラー訂正コードを使用する。動作中に発生するこれらのエラーは 、ソフト又はハード、即ち一時的な乱れ又は固定したエラーであり得る。各ワー ドにおいて訂正され得るビット数は範囲が定められる。最もよく使用されるコー ドは、単一ビットの複数エラーを訂正することができ、かつ二重ビットの複数エ ラーを検出することができる。ごく最近では、エラー訂正コードと予備行とを組 合わせると、半導体メモリにおける製造エラーの非常に高度な修復性を有するフ ォールト・トレランス・システムが得られることが示された（コンピュータに関 するＩＥＥＥトランザクション、第４１＃９巻、１９９２年９月、第１０７８頁 〜第１０８７頁を参照）。 装置が製造者を離れる前の装置の修復では、工場における製造ライン、ヒュー ズ部品を含む製造プロセス上でヒューズ・プログラミング（電気回路の機能に影 響する該電気回路における接続の永続的な変化−ヒューズ又はアンチヒューズと も呼ばれる）用の装置及び機器をテストすることが必要である。これは、製造サ イクルを延長させるためにコストの増加を意味する。修復処理に関する成功の度 合いは、修復処理が予備行及び列の使用に基づいていることにより、及び取り扱 いエラー及び散発的な単独エラーに関する柔軟性欠如により限定される。 孤立した単一の複数エラーは、エラー訂正コードを使用することにより対処さ れる。しかし、効率を十分にするために、ある種のシステムと冗長行との組合わ せが必要とされる。当該技術分野の現状によれば、これは、回路が工場を離れる 前にヒューズ・プログラミング及びテスト処理を意味する。 米国特許第４，０９，９５６号は動作中のエラー検出に関して当該技術分野の 現状の例を挙げると共に、時分割多重モードにおいて作動するメモリの管理を説 明している。着信するデータ・ワードは多数ステップ・メモリの各ステップにお いて一時記憶され、更なる改正のために読み出される。テスト処理は通常の動作 からメモリを切り離すことなく実行される。このメモリは多数のｎステップから なり、これらのｎステップは各ステップで二進ワードを書き込み、かつ読み出す ｎタイム・スロットの反復した走査サイクルにおいて周期的にアドレス指定され る。メモリ・ステップに書き込まれた複数のワードは、直ちに次のサイクルにお いて読み出される。誤動作はパリティ・チェックにより検出される。 米国特許第３，８６３，２２７号は、メモリがオンラインのときに、コア・メ モリにおける異なるコア・エレメントをアクセスするために用いられる個別的な 電子制御エレメントのうちの各一つを選択してテストすることを説明している。 従って、メモリに含まれるメモリ記憶エレメントではなく、メモリ・システムの オンライン・テストの問題がある。パリティ・テストの使用については記載され ていない。 米国特許第５，０１６，２４８号はパケット転送するキュー・システムを説明 しており、初期化又は保守については言及していない。 概要 本発明の第１の目的は、システムが終結した状態から独立して、システムが常 に正しいポインタ・セットをリセットする能力をシステムが有するように、ダイ ナミック間接アドレス指定を有するキュー・システムにおいて取り扱う、ポイン タの連続的な保守によるエラー許容度を提供することである。 第２の目的は、システムの動作中に発生し得るメモリ内のエラーに対するエラ ー容度を得ることである。 第３の目的は、新しい方法により冗長回路を編成して用ることにより、大きな 半導体メモリを製造する際の歩留まりを改善することである。小さな製造エラー を有するメモリは、エラー許容度を用いることにより、正しい形式により動作さ せることができ、これを不合格にする必要はない。更に、メモリ取り扱いシステ ムは、予備容量を確保するようにテスト手順中の不合格レベルを適当に設定する ことにより、動作中に発生するエラーから回復することもできる。 本発明によれば、前述の目的は以下の方法により完全に又は部分的に達成され る。 導入で述べた第１の特徴によるキュー・システムでは、複数の記憶位置がシス テムの動作中のアイドル・サイクルにおいて各記憶位置上で周期的に実行される テスト手順の対象にされる。この手順の結果はアイドル・リスト（ｉｄｌｅ ｌ ｉｓｔ）の保持に用いられる。テスト用に選択された複数のアドレスは、このシ ステムにより制御されてシステム使用から解放される。 一実施例において、記憶位置のテストは、その記憶位置がシステムによる使用 から解放された後に実行され、その記憶位置がテストに合格したときにのみ、シ ステム使用への復帰が実行される。 他の実施例では、複数の記憶位置に対する複数のアドレスは、テストされるべ き記憶位置の内容を空いており、かつエラーのない記憶位置にコピーして解放さ れる。次いで、アドレス計算は、新しい記憶位置による使用に切り替えられる。 最後に、テストされた記憶位置は、これがテストに合格したときにのみシステム 使用に復帰される。 更に他の実施例において、問題の記憶位置を含む全メモリ・ブロックがそのシ ステムにおける使用から解放されるときは、テストに合格しなかった複数の記憶 位置を再度テストする。 更に他の実施例において、決定された記憶位置のテストを実行するメモリ・テ スト・ロジックは、訂正可能なエラーを有する記憶位置の数についてカウントを 実行し、また存在する訂正不能エラーを表示するテスト・ロジックによって制御 されたオフ・ライン・テストにより全てのアドレスをテストする第１のモードと 、メモリ・テスト・ロジックがテストしているメモリ位置に対するデータのみを チェックする第２のモードとにより動作し、かつ他の複数の記憶位置はこのシス テムによって制御されたアドレスとして通常動作中のデータにより動作するよう に設定される。 導入により述べた第２の特徴によるキュー・システムでは、このシステムがバ ッファ・メモリ内の各有効パケット位置に対する唯一のポインタを含むことを保 守機能が継続的に保証している。 導入により述べた第３の特徴によるキュー・システムでは、多重ポインタ・リ ストを用いて制御された形式により同一ポインタのコピーを取り扱うものであり 、この多重ポインタ・リストでは、各ポインタのシステムに含まれるコピーの数 が記録されると共に、あるポインタのコピー数がそれぞれのポインタに対する多 重ポインタ・リストに記録された値と一致することを保守機能がチェックしてい る。 第１の実施例では、多重ポインタ・リストの他に、各ポインタを区分するため に下記の論理リスト：アイドル・ポインタ用のアイドル・リスト、出力ポートに 対するキューにキュー設定されたポインタ用の出力キュー・リスト、及び阻止ポ インタ用の阻止リストが用いられる。前記保守機能は、初期化手順により先行さ れて一度に一つずつ、全てのポインタ及び付属バッファ位置を周期的にチェック する。前記ポインタは、この手順中に、前記キュー・システムが問題のポインタ の各コピーについて空にされるまで、出力キュー・リストからこのポインタをア イドル・リストに復帰させる複数のポインタの流れから、前記ポインタをろ波す ることにより動作から取り出されて、問題のポインタの復帰したコピーの数が前 記多重ポインタ・リストにおける値と比較される。 この本実施例の第１の更なる展開において、前記保守機能は、初期化手順後、 及び前記初期化手順の結果として決定された限定数以上のポインタを検出し、そ れぞれのコピーの数が問題のポインタ用の多重ポインタ・リストにおける値と一 致しないことにより、又は外部信号により活性化され、前記ポインタをアイドル ・リストに復帰させ、多重ポインタ・リストにおける値を多重コピーなしにリセ ットさせ、かつ阻止リストにポインタを阻止していないことを表示する第１の動 作モードを有する。 第１の更なる展開において、前記保守機能は、初期化手順後、及び前記初期化 手順の結果として決定された限定数以上の喪失又は多重ポインタを検出したこと により、又は外部信号かにより活性化され、各ポインタのコピーをアイドル・リ ストに復帰させ、かつ前記阻止リストにおいてポインタを阻止していないことを 表示する第１の動作モードを有する。 前記保守機能は、唯一の更なる動作モード、即ち第２のモードを有することが できる。この場合に、この第２の動作モードは、全てのポインタにより動作され た第１の保守モードにより再び活性化される。そこで、前記初期化手順が各ポイ ンタについて一度に一つずつ、再び実行され、かつバッファ・メモリ・テストが 問題のポインタにより識別された非阻止のメモリ位置に低い優先度によりキュー 設定される。他の全ての非阻止のメモリ位置は前記テスト中にシステム・データ により使用される。前記バッファ・メモリ・テストが正しい結果を与えるときは 、前記メモリ・テストの結果を用いて前記ポインタを前記アイドル・リストに復 帰させ、前記バッファ・メモリ・テストが前記ポインタにより定義された領域の 誤 動作を表示するときは、前記ポインタを前記システムにおいて使用するのを阻止 させる。前記複数の阻止ポインタは、前記システム・データが複数の阻止ポイン タにより識別されていた位置を含む前記バッファ・メモリ・セグメント内のいず れかの位置に記憶されている限り、前記キューに保持されている各データ・テス ト動作により条件付けられた第１のものと同一型式の第２のバッファ・メモリ・ テストの対象にされる。テストが正しい結果を与えたときは、第２のテストの結 果を用いて前記ポインタを前記アイドル・リストに戻し、第２の制限数を超える 多数の連続テストにより合格となった後は、複数の阻止ポインタをアイドル・リ ストに戻す。 前記保守機能が異なる多数の動作モードを有する場合は、全てのポインタによ り実行した前記第１のモードにより活性化された第２の動作モードを備えてもよ く、そのときは前記複数のポインタについて再び初期化手順を実行する。簡単な 書き込みテスト及び読み出しテストをキュー設定して複数のポインタにより識別 される複数のバッファ・メモリ位置上で実行し、そのコピーの数は多重ポインタ ・リストにおける値と一致していない。このテストが正しい結果を与えたときは 、前記書き込み及び読み出しテストの結果を用いて問題のポインタを前記アイド ル・リストに復帰させ、問題のポインタにより識別される領域内の誤動作を表示 するときは、前記ポインタを前記システムにおいて使用するのを阻止する。 全てのポインタにより実行された第２のモードにより第３の動作モードが活性 化されると、前記初期化手順が前記複数の非阻止ポインタ上で再び実行される。 前記第２の動作モードによる前記単純な書き込み及び読み出しテストにより検出 されなかった誤動作の型式を検出するためにバッファ・メモリ・テストがキュー 設定されて前記初期化されたポインタにより識別された前記複数のバッファ・メ モリ位置上で実行され、前記複数のメモリ位置はテスト・データにより使用され ており、他の全ての非阻止バッファ・メモリ位置は、各阻止ポインタに対するテ スト中にシステム・データにより使用される。前記バッファ・メモリ・テストが 正しい結果を与えたときは、前記テストの結果を用いて前記ポインタを前記アイ ドル・リストに復帰させ、前記バッファ・メモリ・テストが前記ポインタにより 識別された領域における誤動作を示すときは、前記ポインタをシステムにおいて 使用するのを阻止する。 全てのポインタにより実行された第３のモードにより第４の動作モードが活性 化されて、全てのポインタに対して一度に一つずつ、前記初期化手順を周期的に 実行することにより、前記前の阻止ポインタもテストに合格する。前記第３のモ ードにおけるものと同一種類のバッファ・メモリ・テストが非阻止ポインタに適 用され、システム・データが問題の前記前の阻止ポインタにより識別された前記 位置を含む前記バッファ・メモリ・セグメントのいずれかの位置に記憶されてい る限り、前の阻止ポインタはキューに保持されている各データ・テスト動作によ り条件付けられた同一型式のバッファ・メモリ・テストの対象にされる。そのテ ストの結果は複数の非阻止ポインタ、及び合格しなかった前の阻止ポインタのテ ストに対する前記第３のモードにおけるものと同一形式により用いられ、限定数 により定義された多数の連続テストにより合格になった後、前の阻止ポインタを 前記アイドル・リストに復帰させる。 本発明によるメモリ・ハンドリング・システムは、このシステムが動作状態に あるときは、製造エラーに対してダイナミックな許容度を提供する。工場におけ る再構築によりテスト及び修復は必要でない。製造完了後にテストを実行して意 図するアプリケーションに対して、メモリは十分なメモリ容量を有するか否かの 判断をする。 図面の簡単な説明 ここで、添付する図面に示す一実施例を参照して以下更に詳細に本発明を説明 する。 第１図は本発明の特徴のうちの一つによるキュー・システムをごく概要的に示 す。 第２図は部分的にブロック形式により本発明の異なる特徴を用いるパケット・ スイッチの一実施例を示す。 第３図は第２図によるパケット・スイッチ内のアドレス・ポインタ及びバッフ ァ・メモリ位置をテストする保守機能に含まれた主動作モードのフローチャート を示す。 第４図〜第７図は第３図の各モードに対するフローチャートを示す。 実施例の詳細な説明 第１図は、データ・メモリ２内の複数の記憶位置を選択してオンライン保持さ れた複数のアドレスのアイドル・リスト６からデータ・メモリ２内の空いている 記憶位置に書き込み動作（矢印４）を実行するキュー・システムと、データ・メ モリ２に前に記憶したデータを収集するためのアドレスの計算（矢印８）とをご く概要的に示す。最後に述べたアドレスはデータ・メモリ２内の使用済み記憶空 間上のリスト１２に転送される（矢印１０）。 本発明の第１の特徴によれば、メモリのメモリ位置は、テスト・ロジック１４ によってシステムの動作中のアイドル・サイクルで各記憶位置に周期的に実行さ れる（矢印１６）テスト手順の対象となる。テストされるべき複数の位置は、リ スト１２に含まれるアドレスにより選択され（矢印１８）、選択された複数の位 置はこのシステムにより制御されるシステム使用から解放される。テストの結果 はアイドル・リスト６の保守（矢印２０）に用いられる。 記憶位置のテストはシステム使用から解放されるのを待ってから実行されても よい。その代りに、テストされる記憶位置に対するアドレスは、テストされるべ き記憶位置の内容を、空いており、かつエラーのない新しい記憶位置にコピーす ることにより、解放されてもよい。次いで、アドレス計算はこの新しい記憶位置 を使用するように切り替えられる。 両者の場合では、テストされた記憶位置がテストに合格できたときにのみ、シ ステム使用に、即ちアイドル・リスト６に最終的に戻される。テストに合格しな い記憶位置は、問題の記憶位置を含む全てのメモリ・ブロックをシステムでの使 用から解放されたときに再テストされる。 与えられた記憶位置のテストを実行するメモリ・テスト・ロジック１４は、好 ましくは、２つのモードで動作し得る。 その第１のモードでは、全てのアドレスがロジックにより制御されたオフライ ン・テストにおいてテストされ、このテストでは訂正可能エラーを有する記憶位 置の数をカウントし、かつ訂正不能エラーの存在を表示する この構成要素のテスト中に、完全メモリ・テストが、例えばいわゆる「マーチ ・パターン」により実行される（例えば、バン・デ・ゴア（ＡＤ Ｊ ｖａｎ ｄｅ Ｇｏｏｒ）による「ＳＲＡＭテストに対するマーチ・テストの使用（Ｕｓ ｉｎｇ Ｍａｒｃｈ Ｔｅｓｔｓ ｔｏ ＳＲＡＭ）」、ＩＥＥＥコンピュータ 設計及びテスト（ＩＥＥＥ Ｄｅｓｉｇｎ ＆ Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔ ｅｒｓ）、１９９３年３月、第１０巻第１号、及びトレンターほか（Ｓ，Ｒｏｂ ｅｒｔ Ｔｒｅｎｔｅｒ、ｅｔ ａｌ）による「修復可能な埋め込み型ＲＡＭ用 のビルト・イン自己診断（Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｄｉａｇｎｏｓｉｓ ｆｏｒ Ｒｅｐａｉｒａｂｌｅ Ｅｍｂｅｄｄｅｄ ＲＡＭ）」、ＩＥＥＥコン ピュータ設計及びテスト、１９９３年第１０号第２号を参照）。これは、動作不 能回路を排除するために実行される。本発明によるキュー・システムはある程度 のエラー許容度が得られるので、エラーのある記憶位置を有する回路も合格とし て区分することができる。従って、エラーの数はテスト中に記録される。エラー の数が設定した不合格しきい値より低いときは、その構成要素を合格にする。 第２のモードでは、オンラインに作用して、ロジック２０はテストしているメ モリ位置に対するデータのみを監視し、他の記憶位置はシステムにより制御され たアドレスとして、通常動作のときのデータにより動作するように強制される。 ここで本発明の一実施例を更に詳細に説明する。第１の型式のパケット・スイ ッチでは、第２図を参照すると、解析機能３０によりパケットのヘッド内の内容 を解析した後、到達パケットに共通するバッファ・メモリ３２内の記憶位置に着 信パケットを書き込む。バッファ・メモリ３２は、着信パケット・フロー３４と 、スイッチから送出されるパケット・フロー用の多数の出力チャネル３６．１． ．．．３６．ｎとにより概要的に示されている。この機能を使用可能にする解析 機能３０に対するデータ・フローは、３４’により表されている。 書き込みは、バッファ・メモリ３２内の対応するアイドル記憶位置を指示する アドレス・ポインタを含むアドレス・リスト３８に従って実行される。以下、こ のアドレス・リストを短縮して「アイドル・リスト」とも呼ぶ。特に、矢印３９ に従った信号を有する解析機能３０は、一方で問題のパケット用のポインタを提 供するようにアドレス・リスト３８に命令し、他方でアドレス・リスト３８から バッファ・メモリ３２へ矢印４０による信号が送られ、ポインタに従ってバッフ ァ・メモリにパケットを書き込んだ後に、各出力３６について一つずつ、そのポ インタを多数のＦＩＦＯポインタ・キュー４４を含むポインタ・キュー・システ ムに転送させる。 従って、特にポインタは矢印４２によりアイドル・リスト３８からスイッチ出 力３６．ｎ用のＦＩＦＯポインタ・キュー４４．ｎに転送され、これらスイッチ 出力３６．ｎはそのヘッド内容の解析に従ってパケット用に選択されたものであ る。ポインタ・キューの選択は解析機能３０から問題のポインタ・キューへの制 御信号により実行される。 着信パケットのヘッドにはいくつかの行き先アドレスが含まれていてもよい。 即ち、パケットの内容はいくつかのスイッチ出力に送出されてもよい。この場合 は、問題のスイッチ出力の数と同数のポインタを得るように、ポインタがバッフ ァ・メモリ３２内の選択された記憶位置にコピーされる。以下では更に、バッフ ァ・メモリ３２内の同一記憶位置を指示するこのような一組のポインタにおける 一ポインタに「多重ポインタ」の呼称が用いられる。これら多重ポインタは問題 の出力用のポインタ・キューのうちの各一つに導かれる。 あるポインタ、即ち単一のポインタ又は多くのポインタがそのＦＩＦＯポイン タ・キュー４４．ｎにおける最初のポインタとして現れたときは、バッファ・メ モリ３２内の記憶位置から問題のスイッチ出力３６．ｎへ矢印４６．ｎにより、 及びポインタに従い、前記ポインタにより指示されたデータ・パケットを読み出 す。 その後、ポインタは、以下で更に詳細に説明されるように、矢印４８及び５０ に従ってアイドル・リスト３８へ戻すべきポインタを監視する保守機能５２を介 してアイドル・リスト３８へ切り替えられる。特に、ポインタが保守機能５２に よりテスト用に選択されていないときは、このポインタをアイドル・リストに転 送させる。 保守機能５２では、制御された形式により同一ポインタのコピーを取り扱う。 特に、これは、保守機能５２に含まれている多重ポインタ・リスト５６を用いる ことにより実行され、保守機能５２ではシステムに含まれている各ポインタのコ ピーの数が記録される。更に、保守機能５２はあるポインタのコピーの数が各ポ インタに対する多重ポインタ・リスト５６に記録された値と一致することもチェ ックする。 以下の更に詳細な本発明の実施例の説明では、テスト中のポインタに対して呼 称ｘを用いる。ただし、ｘは全てのポインタ・セットに属する。従って、ポイン タｘにより指示されたバッファ・メモリ３２内のバッファ・メモリ位置は、Ｂ（ ｘ）により表される。 保守機能５２は、以下で更に詳細に説明する形式により、バッファ・メモリ位 置Ｂ（ｘ）のテストを実行する。このために、ポインタｘは矢印６０’に従って バッファ・メモリ３２用のテスト・ロジック５８に転送される。バッファ・メモ リ位置Ｂ（ｘ）上のテスト動作の結果は、矢印６０″に従ってテスト・ロジック ５８から保守機能５２へ通知される。 このテストがメモリ位置の誤動作を表示するときは、対応するポインタがシス テムでの使用を阻止され、保守機能５２に同様に含まれる阻止リスト６２に供給 されることが、同様に以下の説明により更に詳細に明らかにされる。更に、多数 の阻止ポインタの複数リストを単一リストに組合わせることも可能である。 特に、保守機能５２は全てのポインタ及び付属するバッファ位置を周期的に、 一度に一つずつ、初期化手順に先行してチェックする。ここで、「全ての」ポイ ンタとは、システムに、即ちアイドル・リスト３８、出力キュー４４、多重ポイ ンタ・リスト５６及び阻止リスト６２に含まれる複数のポインタに存在する全て のポインタを意味する。初期化手順中は、一方で、各ポインタ値を、一度に一つ ずつ、動作に取り出して、キュー・システム３８、４４のポインタの取り扱いが 正しいことをチェックし、他方で問題のポインタにより識別されたバッファ・メ モリ３２内のバッファ・メモリ位置Ｂ（ｘ）をチェックする。 初期化手順中は、テスト中にポインタ、及び存在するのであれば、その全ての コピーについてキュー・システム３８、４４を空にし、そこで検出されたコピー の数がテスト中のポインタ用の多重ポインタ・リスト５６における値に等しいか のチェックをする。 その後、保守機能５２は１又はいくつかの動作モードにより動作することがで きる。初期化手順は、代替のものが有利であったとしても、このような各動作モ ードの第１ステップとなる。 第３図を参照すると、いくつかの動作モードが存在する場合の一実施例では、 保守機能５２の４レベル７０、７２、７４及び７６が存在し得る。最低のレベル ７０は「ポインタの条件付け」と呼ばれ、ポインタの循環にのみに向けられてい る。他の３つのレベルは異なったバッファ・メモリ３２の読み出し書き込みテス トに拡張されている。 前述のように、アイドル・リスト３８、４４は、存在するのであれば、初期化 手順中のポインタｘの全てのコピーが空にされる。非リアル・タイム・システム では、これをいくつかの異なる方法により達成される。リアル・タイム・システ ムでは、通常、アイドル・リスト３８に戻されているポインタによってのみ作動 するように限定される。 ポインタｘの前述の種類のリアル・タイム・キュー・システムを空にするため に、アイドル・リスト３８は、まず、存在するのであれば、その全てのコピーが 空にされる必要がある。これは、第４図〜第７図におけるステップ７８により、 アイドル・リスト３８に書き込みをしないように、戻されたポインタのフロー４ ８からのポインタｘをろ波することにより実行される。特に、このろ波は、保守 機能５２が矢印７８’に従ってアイドル・リスト３８に信号を送出してその時点 でアイドル・リストの最後のポインタとなるポインタ用のインジケータを置くよ うにすることで可能にされる。その後、保守機能５２は、信号７８”により、イ ンジケータがアイドル・リスト３８の最も前進した位置に到達したという情報を 得る。ろ波ステップの開始でアイドル・リスト３８に存在した全てのポインタが 出力キュー４４に供給されたときは、アイドル・リスト３８は確実に全てのポイ ンタが空にされる。 その後、出力キュー４４は、存在するならば、ポインタｘのコピーを空にしな ければならない。この空にすることが実行可能にされると、特に、現時点で各出 力キューにおいて最後のものであるポインタ用のインジケータを設定させる信号 を矢印７９’に従って出力キュー４４に送出する。その後、保守機能５２は、矢 印７９″に従った信号により、このように表示されたポインタがそれぞれのキュ ーにおいて最初に終了した出力キューからの情報を得る。従って、保守機能５２ は、戻されたポインタのフロー４８からのポインタｘを連続的にろ波している間 に、アイドル・リスト３８を空にする処理が終了した時点で、出力キュー４４に おいて最後に位置していた複数のポインタが、そのキューにおいて最初に終了す ることになるのを待機している。最も遅いキューがこの基準を満たしたときに、 システムはポインタｘについて空にされる。 その後、第５図〜第７図のステップ８０において、戻されたポインタ数が多重 ポインタ・リスト５６におけるポインタｘに対する値と一致するか否かについて チェックを行う。これがノーの場合は、ポインタ・エラー信号を発生する。この エラー信号は実行している保守モードに従っていくらか異なった度合いで終了す る。「ポインタ条件付け」モードを除く全てのモードにおいて、ポインタ値は阻 止され、エラー・カウンタ（図示なし）は増加される（第５図〜第７図のステッ プ８２）。α以上のエラーが検出されたときは（第５図〜第７図のステップ８４ ）、現在の保守モードは停止され、エラー・カウントは０にセットされ、「ポイ ンタ条件付け」モードへジャンプをする（第５図〜第７図のステップ８６）。α は多重ポインタ・リスト５６におけるエラーに対する所望の許容度である。「ポ インタ条件付け」モードでは、ポインタ・エラー信号はどのような対策によって もなくなることはない（第４図を参照）。 正しいポインタ・セットは、システムの開始において、可能な限り速やかにキ ュー・システムに利用可能にされなければならない。従って、「ポインタ条件付 け」が初期化される。これは、以上に従って、又は外部信号による活性化によっ て現れるポインタ・エラーの結果として、実行され得る。ポインタ・エラーとは 、ここで、また以下においても、前述したように、初期化手順中に戻されたポイ ンタのコピーの数が、問題のポインタ用の多重ポインタ・リストに宣言されてい る数と一致しないという意味である。ポインタがチェックされると直ちに、アイ ドル・リスト３８に導入されて、パケットのキューで使用できるようにされる。 全てのポインタが条件付けられると、次の保守レベル７２が全てのポインタに 対して実行され、以下では「クイック・テスト」とも呼ばれる。その後、保守機 能５２は保守レベル７４に移行し、以下では「フルテスト」とも呼ばれ、そこで は保守レベル７６の「フルテスト及び再テスト」の実行が開始される。この保守 レベル７６は、現在の動作状態であり、もしポインタ・エラーが発生すればこれ を中断することができる。 α以上のエラーのあるいくつかのポインタ（多重又は喪失したポインタ）が検 出されたときは、前述したと同じように、保守機能５２は、実行されている他の 保守機能のうちの一つから独立して、「ポインタ条件付け」により、常に再起動 される。これは、第３図及び第５図〜第７図に矢印８６により示されている。 第４図を参照すると、ステップ８８においてモード７０の「ポインタ条件付け 」は各ポインタｘをアイドル・リスト３８に戻し、多重ポインタ・リスト５６に おける値を「多重コピーなし」に、また阻止リスト６２における値を「阻止なし 」にリセットする。最後のポインタを処理したときは（ステップ９０を参照）、 ポインタ・エラー・カウンタは０にセットされる（ステップ９２）。そこで、モ ード７０はモード７２により終了する（矢印９４）。 第５図に参照すると、全てのポインタにより実行される第１のモード７０によ り、モード７２の「クイック・テスト」が活性化される。次いで、初期化手順が 全てのポインタに対して実行され、かつ簡単な書き込み及び読み出しテスト・オ ンライン（ステップ９６）が、ポインタｘにより識別されたバッファ・メモリ位 置Ｂ（ｘ）に対して実行される。必要ならば、バッファ・メモリ上で実行するこ とができる動作のうちで低い又は最低の優先度を有するキュー登録の後に、この テストが実行される。 テストが正しい結果を与えたときは、書き込み及び読み出しテストの結果を用 いてアイドル・リスト３８に現在のポインタを戻すようにする。しかし、テスト が問題のポインタにより識別された領域内で誤動作を表示するときは、このシス テムにポインタを使用するのを阻止して、阻止リスト６２に導入する。最後のポ インタの後に、テストはテスト・モード７４に移行する（ステップ９８及び矢印 １００を参照）。 前述したオフライン・テストに対して、第１図のテスト・ロジック１４がメモ リに対する全てのデータ及び全てのアドレスを制御し、かつチェックし、第２図 のテスト・ロジック５８は、オンライン・テストの時に、システムはポインタ値 が空にされる初期化手順によりシステム使用から解放されたアドレス位置に対し て書き込み及び読み出す権利のみを有している。以下で説明する全てに関して、 テスト・ロジックは、メモリに対してより高い優先度システムの動作が問題にさ れないときにのみ、強制的に動作するようにされる。 第５図によるモード７２における簡単な書き込み及び読み出しでは、解放され たポインタにより識別されたアドレス位置に最初のビット・パターンが書き込ま れる。これを実行したときは直ちに、メモリ・セルがこの最初のビット・パター ンを記憶することができることをテストするために、これらの位置が読み出され る。そこで、この過程は２回目で反復され、今回は第２のビット・パターンが第 １のパターンの逆となっている。読み出しデータが書き込みデータに対応してい ないときは、エラー信号の形式で第２図の信号６０”を発生させる。 第３の動作モード７４の「フル・テスト」は、第２のモード７２が全てのポイ ンタに対して実施されることにより、活性化され（第６図を参照）、かつ、モー ド７２により阻止されていないポインタについて初期化手順の更新を実行するこ とにより、開始される。その後、バッファ・メモリ・テストをキューに設定して 、阻止されていないバッファ・メモリ位置Ｂ（ｘ）上で実行されるべき最低の優 先度により、第２の動作モードにおける簡単な書き込み及び読み出しテストによ り検出されなかった誤動作の型式を検出させる（ステップ１０２及び１０４を参 照）。これらのメモリ位置は、テスト・データにより使用され、即ち書き込み及 び読み出される。一方、阻止されていない他の全てのバッファ・メモリ位置は、 各阻止ポインタに対するテスト中に、システム・データにより使用される、即ち 書き込まれ、かつ読み出される。 バッファ・メモリ・テストが正しい結果を与えたときは、そのテストの結果を 用いてポインタをアイドル・リスト３８に戻すようにされ、バッファ・メモリ・ テストがポインタにより識別された領域の誤動作を表示するときは、これをシス テムで使用するのを阻止し、かつ阻止リスト６２に導く。最後のポインタの後、 テストはモード７６に進む（ステップ１０６及び矢印１０８を参照）。 第３の動作モード７４による完全なオンライン・テストの場合には、アドレス 指定ロジックにおけるエラーも検出する必要がある。通常、これには、他の全て のアドレスにバッファ・メモリ位置Ｂ（ｘ）におけるデータと異なるデータを書 き込むことが必要である。本発明によれば、システム・データを他の非阻止位置 に書き込み、かつ読み出す。これは、前述のオフライン・テストにおいて制御さ れたデータと同一機能を満足させる。テスト・ロジックが、テスト中に複数のメ モリ位置と重なるアドレス復号エラーを有するアドレスに、テストに使用するデ ータと同一データを書き込んでしまうことが起きるアドレス指定エラーがシステ ムによる検出で見逃す危険性は、全てのテストを連続的に反復することにより、 及びポインタを阻止するのに十分な一つのエラー検出により、最小化される。従 って、テスト・ロジックは、読み出しチェックを実行する前に、使用する他の全 ての位置にシステム・データを書き込むのを待つ。 従って、第４の動作モード７６の「フルテスト及び再テスト」は、第３のモー ド７４が全てのポインタを介して実行されたということにより、活性化される（ 第７図を参照）。そこで更に、前の阻止ポインタを受け入れて、前記初期化手順 を一度に一つずつ、全てのポインタに対して周期的に実行することにより、テス トを行う。そこで、第３のモードと同一種類のバッファ・メモリ・テストが非阻 止ポインタに適用される（ステップ１１０及び１１２）。前の阻止ポインタｘに より識別されるバッファ・メモリ位置Ｂ（ｘ）を含む、バッファ・メモリ・セグ メント内のどのような位置でも記憶されたシステム・データが存在する限り、前 の阻止ポインタは、前記キューに保持されている各データ・テスト動作により条 件付けられた同一型式のバッファ・メモリ・テストの対象にされる（ステップ１ １４参照）。そのテストの結果は、非阻止ポインタ及び前の阻止ポインタの許容 されていないテストに対する第３のモードと同一形式により、使用される。一方 、前の阻止ポインタは、多数の連続テストにより受け入れられなくなるまで、ア イドル・リスト３８に戻され、前記多数は限定値βにより定義される。 第４の動作モード７６は、連続動作において、テスト中のメモリ位置によるア ドレス指定エラーがシステム・データを破壊する危険性を考慮する必要があるこ とを理解することに基づいている。従って、アドレス指定エラーが発生する恐れ のある全セグメントがシステム・データについて空にされる前に、前の阻止位置 に何らかの書き込みをするのは、テスト・ロジックにより許可されない。その後 、第３の動作モードのように、他の全ての位置に対するシステム・データの書き 込 みを待つ。エラーのあるメモリでは全ての読み出し動作はデータを破壊する恐れ があるので、前の阻止ポインタにより識別されるバッファ位置上で読み出しチェ ックを実行する前は、改めてメモリ・セグメントからシステム・データが空にな るのを待ち、ここで更新されたテストになる。 ケース１の単一動作モードによる第１の実施例では、本質的に第６図及び第７ 図による２つの最終動作モードの合併の問題が存在する。 特に、バッファ・メモリ３２のテストは、初期化手順後に、非阻止ポインタに より識別されるバッファ・メモリ位置上で実行されている最低優先度により、キ ューに設定される（第６図のステップ１０２及び１０４を参照）。これらのメモ リ位置は、テスト・データにより使用される。他の全ての非バッファ・メモリ位 置はテスト手順中にシステム・データにより使用される。その後、テストの結果 は、バッファ・メモリ・テストが正しい結果を与えるときは、前記ポインタをア イドル・リスト３８に戻し、前記バッファ・メモリ・テストが前記ポインタによ り定義された領域内で誤動作を表示しているときは、該システムにおいて使用す るのを阻止する形式で、使用される。 阻止ポインタは、阻止リスト６２に供給され、かつシステム・データが阻止ポ インタにより識別された位置を含むバッファ・メモリ・セグメント内のいずれか の位置に記憶されている限り、キューに保持されている各データ・テスト動作に より条件付けられた同一型式のバッファ・メモリ・テストに置かれる（第７図の ステップ１１４を参照）。その後、テストの結果を用いて、バッファ・メモリ・ テストが正しい結果を与えるときは、ポインタをアイドル・リスト３８に戻すよ うにする。阻止ポインタは、限定値βより大きな多数の連続テストにより合格に なってから、アイドル・リスト３８に戻される。

───────────────────────────────────────────────────── 【要約の続き】 ら前記ポインタをフィルタリングすることにより、ポイ ンタを動作から取り出す初期化手順により先行される。 そこで、前記ポインタの復帰したコピーの数が前記多重 ポインタ・リスト（５６）における値と比較される。そ の後、前記保守機能が周期的な制御を実行するために１ 又は１より多くの動作モードに従って作動することがで きる。

Claims (1)

1. 【特許請求の範囲】 １．メモリ（２）内の複数の記憶位置を選択し、オンライン保持された複数ア ドレスのアイドル・リスト（６）からこれらメモリ（２）に書き込み動作（４） を実行して前記メモリ内の複数の記憶位置を解放させ、かつ 前記メモリに前に記憶したデータを収集するアドレスを計算する キュー・システムにおいて、 前記複数の記憶位置はテスト手順（１６）の対象とされ、該テスト手順は前記 システムの動作中のアイドル・サイクルで各記憶位置に周期的に実行され、かつ その結果は前記アイドル・リスト（６）の保持に使用されると共に、テスト用に 選択された前記複数のアドレスは該システムにより制御されてシステム使用から 解放されていることを特徴とするキュー・システム。 ２．前記記憶位置（３４）のテストはこの記憶位置が該システムによる使用か ら解放されるのを待った後に実行され、かつシステム使用への復帰は前記記憶位 置がテストに合格したときにのみ実行されることを特徴とする請求項１記載のキ ュー・システム。 ３．前記記憶位置のアドレスは、テストされるべき記憶位置の内容を空いてお り、かつエラーのない記憶位置にコピーすることにより解放され、そのアドレス 計算は新しい記憶位置で使用するために切り替えられ、かつ最終的に前記テスト された記憶位置は、前記テストに合格したときにのみシステム使用に復帰される ことを特徴とする請求項１記載のキュー・システム。 ４．テストに合格しなかった記憶位置は、問題の記憶位置を含む全メモリ・ブ ロックが該システムでの使用から解放されるときに、再テストされることを特徴 とする請求項１記載のキュー・システム。 ５．決定された記憶位置のテストを実行するメモリ・テスト・ロジックは、 前記メモリ・テスト・ロジックにより制御されたオフライン・テストであって 、訂正可能なエラーを有する記憶位置の数についてカウントを実行し、かつ訂正 不能エラーの存在を指示する前記オフライン・テストにより、全てのアドレスを テストする第１のモードにおいて、及び 前記メモリ・テスト・ロジックがテストしているメモリ位置に対するデータの みをチェックし、かつ他の記憶位置は該システムにより制御されたアドレスとし て通常の動作中のデータにより動作するように設定される第２のモードのオンラ インにおいて 動作することを特徴とする請求項１記載のキュー・システム。 ６．１又は１より多くのポートのために共通バッファ・メモリ（３２）を有す るパケット・スイッチにデータをバッファリングするキュー・システムであって 、前記バッファ・メモリ内の記憶位置を識別する多数のポインタを用い、かつ異 なる論理リスト（３８、４４、５６、６２）間で前記ポインタを移動させて指示 されたバッファ位置におけるデータにより実行されるべき動作を表示する前記キ ュー・システムにおいて、 該システムが前記バッファ・メモリ（３２）内の各有効パケット位置に対して 唯一のポインタを含むことを連続的に確保する保守機能（５２）により特徴付け られたキュー・システム。 ７．１又は１より多くのポートのために共通バッファ・メモリ（３２）を有す るパケット・スイッチにデータをバッファリングするキュー・システムであって 、多数のポインタを用いて前記バッファ・メモリ内の記憶位置を識別し、かつ異 なる論理リスト（３８、４４、５６、６２）間で前記ポインタを移動させて指示 されたバッファ位置におけるデータにより実行されるべき動作を表示する前記キ ュー・システムにおいて、 複数の同一ポインタのコピーは多重ポインタ・リストを用いた制御形式により 取り扱われ、それぞれのポインタのシステムに含まれるコピーの数を記録し、か つ保守機能（５２）は、ポインタのコピーの数がそれぞれのポインタ用に前記多 重ポインタ・リスト（５６）に記録された値と一致することをチェックすること を特徴とするキュー・システム。 ８．前記多重ポインタ・リスト（５６）の他に、それぞれのポインタを区分す るための下記論理リスト：アイドル・ポインタ用のアイドル・リスト（３８）、 出力ポートに対してキューにおけるキュー・ポインタ用の出力キュー・リスト（ ３８）及び阻止ポインタ用の阻止リスト（６２）を用いることを特徴とする請 求項７記載のキュー・システム。 ９．前記保守機能（５２）は、初期化手順により先行して、一度に一つずつ、 全てのポインタ及び付属的なバッファ位置を周期的にチェックし、前記初期化手 順では、 前記キュー・システムが問題のポインタの各コピーについて空にされるまで、 前記ポインタが、前記出力キュー・リスト（４４）から前記アイドル・リスト（ ３８）に戻される複数のポインタのフローからフィルタリングすることにより取 り出されて、 前記ポインタの戻されたコピーの数が前記多重ポインタ・リスト（５６）内の 値と比較される ことを特徴とする請求項８記載のキュー・システム。 10． 前記保守機能は、初期化手順後に、 該初期化手順の結果として検出され、決定した限定数より多いポインタであっ て、それぞれのコピーの数が問題の前記ポインタ用の前記多重ポインタ・リスト 内の値と一致していないポインタにより、又は 外部信号により によって活性化され、 前記複数のポインタを前記アイドル・リスト（３８）に戻し、前記多重ポイン タ・リスト（５６）における値を多数でないコピーにリセットし、かつポインタ を阻止していないことを前記阻止リスト（６２）に表示する 第１の動作モードを備えたことを特徴とする請求項８記載のキュー・システム。 11． 前記保守機能は、初期化手順後に、決定された限定数より多い喪失又は 多数のポインタを前記初期化手順、又は出力信号の結果として検出されたことに より活性化され、各ポインタのコピーを前記アイドル・リスト（３８）に戻し、 かつ前記阻止リスト（６２）にポインタを阻止していないことを表示する第１の 動作モードを有することを特徴とする請求項６又は９記載のキュー・システム。 12． 前記保守機能（５２）は更なる唯一の動作モードを有することを特徴と する請求項１０又は１１記載のキュー・システム。 13． 前記保守機能は、全てのポインタにより実行された第１の保守モードに より活性化される第２の動作モードを有し、前記初期化手順は、一度に一つずつ 、各ポインタについて再び実行され、バッファ・メモリ・テストは、問題の前記 ポインタにより識別された非阻止メモリ位置上で低い優先度によりキューに設定 され、一方他の全ての非阻止メモリ位置は、前記テスト中にシステム・データに より使用され、かつ前記メモリ・テストの結果を用いて前記バッファ・メモリ・ テストが正しい結果を与えるときは、ポインタをアイドル・リスト（３８）に戻 し、前記バッファ・メモリ・テストがポインタにより定義された領域内で誤動作 を表示しているときは、該システムにおいて使用するのを阻止し、 システム・データが複数の阻止ポインタにより識別されいた複数の位置を含む 前記バッファ・メモリ・セグメント内のいずれかの位置に記憶されている限り、 前記複数の阻止ポインタは前記キューに保持されている各データ・テスト動作に より条件付けられた第１のものと同一型式の第２のバッファ・メモリ・テストの 対象にされ、 前記第２のテストの結果を用いて、前記バッファ・メモリ・テストが正しい結 果を与えるときは、ポインタをアイドル・リスト（３８）に戻し、第２の制限数 を超える多数の連続テストにより受け入れられた後は、複数阻止ポインタを前記 アイドル・リストに戻す ことを特徴とする請求項１２記載のキュー・システム。 14． 前記保守機能（５２）は多数の異なる動作モードを有することを特徴と する請求項８又は９記載のキュー・システム。 15． 前記保守機能は全てのポインタにより動作された前記第１のモードによ り活性化される第２の動作モードを有し、 前記初期化手順は前記ポインタ上で再び実行され、 簡単な書き込み及び読み出しテストがキューに設定されてポインタにより識別 されたバッファ・メモリ位置上で実行させ、そのコピーの数が前記多重ポインタ ・リスト内の値と一致せず、 前記書き込み及び読み出しテストの結果を用いて、前記テストが正しい結果を 与えるときは、問題の前記ポインタを前記アイドル・リストに戻し、前記テスト が問題の前記ポインタにより識別された領域内の誤動作を表示するのであれば、 前記結果を前記システムで使用するのを阻止する ことを特徴とする請求項１１記載のキュー・システム。 16． 前記保守機能は全てのポインタにより実行された前記第２のモードによ り活性化される第３の動作モードを有し、 前記初期化手順は非阻止ポインタ上で再び実行され、 前記第２の動作モードにおいて簡単な書き込み及び読み出しテストにより検出 されていない型式の誤動作を検出するバッファ・メモリ・テストがキューに設定 されて、前記初期化手順により識別された前記バッファ・メモリ位置上で実行さ れ、前記メモリ位置がテスト・データにより使用され、一方他の全ての非阻止バ ッファ・メモリ位置は各阻止ポインタに対するテスト中にシステム・データによ り使用され、 前記テストの結果を用いて、前記テストが正しい結果を与えるときは、前記ポ インタを前記アイドル・リストに戻し、前記バッファ・メモリ・テストが前記ポ インタにより識別された領域内の誤動作を表示するのであれば、前記結果を前記 システムで使用するのを阻止することを特徴とする請求項１５記載のキュー・シ ステム。 17． 前記保守機能は全てのポインタにより動作されていた前記第３のモード により活性化される第４の動作モードを有し、 更に、前に阻止されたポインタが受け入れられて、一度に一つずつ、全てのポ インタに対して周期的に前記初期化手順を実行することによりテストをし、 前記第３のモードと同一種類のバッファ・メモリ・テストが非阻止ポインタに 適用され、一方システム・データが問題の前記前の阻止ポインタにより識別され た位置を含む前記バッファ・メモリ・セグメント内のいずれかの位置に記憶され ている限り、前の阻止ポインタはキューに保持されている各データ・テスト動作 により条件付けられた同一型式のバッファ・メモリ・テストの対象にされ、 前記テストの結果は非阻止ポインタに対する第３のモードと同一形式により、 かつ受け入れられなかった前の阻止ポインタのテストで用いられ、一方前の阻止 ポインタはある制限数により定義された多数の連続テストにより受け入れられた 後に、前記アイドル・リストに戻される ことを特徴とする請求項１６記載のキュー・システム。 18． 多重使用されかつ阻止されたポインタ用のリスト一つのリストに組合わ せることを特徴とする請求項８、９、又は１１ないし１７に記載のキュー・シス テム。 19． メモリ内の複数の記憶位置を選択してオンライン保持された複数アドレ スのアイドル・リストから書き込み動作を実行して前記メモリ内の複数の記憶位 置を解放させ、かつ 前記メモリに前に記憶したデータを収集するためのアドレスを計算するキュー ・システムにおいて、 前記システムにより制御されてシステムからテスト用に選択された複数のアド レスを解放すること、 選択された複数の記憶位置を前記システムの動作中のアイドル・サイクルで各 記憶位置についての周期的なテスト手順の対象にすること、及び 前記テスト手順の結果を用いて前記アイドル・リストを保守すること を含む前記記憶位置をテストする方法。 20． 記憶位置が前記システムにより使用から解放された後に、前記記憶位置 のテストを実行すること、及び 前記記憶位置が前記テストに対して合格したときにのみ、前記記憶位置をシス テムに復帰させること を含む請求項１９記載の方法。 21． テストされるべき記憶位置の内容を空きかつエラーのない記憶位置にコ ピーすることにより、複数の記憶位置に複数のアドレスを解放すること、 新しい記憶位置による使用のために前記アドレスの計算を切り替えること、及 び 前記テストした記憶位置が前記テストに合格したときにのみ、システムに前記 記憶位置を復帰させること を含む請求項１９記載の方法。 22． 問題の前記記憶位置を含む全メモリ・ブロックが前記システムにおける 使用から解放されたときに、テストに合格しなかった記憶位置を再テストするこ とを含む請求項１９記載の方法。 23． ａ）テスト・ロジックにより制御されたオフライン・テストにおいて全 てのアドレスを、第１の動作モードによりテストすることにより、決定された記 憶位置のテストを実行すること、 前記テスト中に訂正可能なエラーを有する記憶位置の数をカウントすること、 及び 訂正不可能なエラーを表示すること ｂ）テストされるべき前記メモリ位置に対してオンラインのみのデータを第２ のモードによりチェックすること、及び 他の複数の記憶位置を前記システムにより制御されたアドレスとして通常の動 作中のデータにより強制的に動作させること を含む請求項１９記載の方法。 24． 共通バッファ・メモリを有するパケット・スイッチに該スイッチからの １又は１より多い出力ポート用のデータをバッファリングするキュー・システム であって、多数のポインタを用いて前記バッファ・メモリにおける複数の記憶位 置を識別し、前記複数のポインタを異なる論理リスト間で移動させて指示された 前記バッファ位置におけるデータにより実行されるべき動作を表示する前記シス テムにおいて、 前記システムが前記バッファ・メモリにおける各有効パケット位置に対して唯 一のポインタを含むことを連続的に確保することを備えた 複数のポインタを管理する方法。 25． 共通バッファ・メモリを有するパケット・スイッチに該スイッチからの １又は１より多い出力ポート用のデータをバッファリングするキュー・システム であって、多数のポインタを用いて前記バッファ・メモリにおける複数の記憶位 置を識別し、前記複数のポインタを異なる論理リスト間で移動させて指示された 前記バッファ位置におけるデータにより実行されるべき動作を表示する前記シス テムにおいて、 それぞれのポインタのシステムに含まれたコピーの数を多重ポインタ・リスト に記録することにより、制御された形式により前記ポインタのコピーを取り扱う こと、及び あるポインタのコピーの数がそれぞれのポインタ用に前記多重ポインタ・リス トに記録した値と一致することをチェックすること を含む前記複数のポインタを管理する方法。 26． 前記多重ポインタ・リストの他に、それぞれのポインタの区分に対して 下記論理リスト：アイドル・ポインタ用のアイドル・リスト、複数の出力ポート に対するキュー内にキュー設定されたポインタ用の出力キュー・リスト、及び複 数の阻止ポインタ用の阻止リストを用いることを含む請求項２５記載の方法。 27． ａ）前記キュー・システムが問題のポインタの各コピーについて空にさ れるまで、前記出力キュー・リストから前記アイドル・リスト（３８）へ戻され る複数のポインタのフローから、あらゆるポインタをろ波して取り出すことによ り、全てのポインタを初期化手順の対象にすること、及び 問題の複数のポインタの戻されたコピーの数を前記多重ポインタ・リストにお ける値と比較すること、及び前記初期化手順後に、 ｂ）全てのポインタ及び付随するバッファ位置を、一度に一つずつ周期的にチ ェックすること を含む請求項２６記載の方法。 28． 前記初期化手順後に第１の動作モードを実行すること、 前記初期化手順の結果として、決定した制限数より多いポインタを検出し、そ れぞれのコピーの数が問題の前記多重ポインタ・リストにおける値と一致しない ということにより、又は外部信号により活性化されること、 前記アイドル・リストに前記複数のポインタを復帰させるステップ、前記多重 ポインタ・リストにおける値を多重コピーなしにリセットするステップ、及び前 記阻止リストに複数のポインタの阻止なしを表示するステップを有すること を含む請求項２７記載の方法。 29． 前記初期化手順後に、第１の動作モードを実行すること、 前記初期化手順の結果として、決定した制限数より多い喪失又は多重ポインタ を検出したということにより、又は外部信号により活性化されること、 前記アイドル・リストに各ポインタを復帰させるステップ、及び前記阻止リス トに複数のポインタの阻止なしを表示するステップを有すること を含む請求項２４又は２７記載の方法。 30． 全てのポインタにより動作された前記第１の保守モードにより活性化さ れた第２の動作モードを実行すること、及び 再び、前記初期化手順を一度に一つずつ実行するステップと、 問題のポインタにより識別された非バッファ・メモリ位置に低い優先度により バッファ・メモリ・テストをキュー設定するステップと、 他の全ての非バッファ・メモリ位置を前記テスト中にシステム・データにより 使用するステップと、 前記メモリ・テストの結果を用いて、前記バッファ・メモリ・テストが正しい 結果を与えるときは、前記アイドル・リストに前記ポインタを復帰させ、前記バ ッファ・メモリ・テストが前記ポインタにより定義された領域の誤動作を表示す るときは、前記システムにおける使用を阻止させるステップと を含むこと、 システム・データが複数の阻止ポインタにより識別された位置を含む前記バッ ファ・メモリ・セグメントにおけるいずれかの位置に記憶されている限り、前記 複数の阻止ポインタを、前記キューにおける各データ・テスト動作を保持するこ とにより条件付けられた前記第１のバッファ・メモリ・テストと同一型式の第２ のバッファ・メモリ・テストの対象にすること、 前記第２のテストの結果を用いて、前記テストが正しい結果を与えるときは、 前記アイドル・リストに前記ポインタを復帰させ、かつ第２の制限数を超える多 数の連続テストにより受け入れられた後、前記アイドル・リストに複数の阻止さ れたポインタを復帰させること を含む請求項２８又は２９記載の方法。 31． 全てのポインタにより動作された前記第１の保守モードにより活性化さ れた第２の動作モードを実行すること、及び 再び、前記初期化手順を前記複数ポインタに実行するステップと、 簡単な書き込み及び読み出しテストをキューに設定して、前記複数のポインタ により識別された複数のバッファ・メモリ位置上に前記多重ポインタ・リストに おける値と一致しない数のコピーを実行するステップと、 前記書き込み及び読み出しテストの結果を用いて、前記テストが正しい結果を 与えるときは、前記アイドル・リストに問題の前記ポインタを復帰させ、前記テ ストが問題のポインタにより識別された領域内に誤動作を表示するときは、前記 システムにおける使用を阻止させるステップと を含む請求項２９記載の方法。 32． 全てのポインタにより動作された前記第２の保守モードにより活性化さ れた第３の動作モードを実行すること、 再び、前記初期化手順を複数の非阻止ポインタ上で実行すること、 バッファ・メモリ・テストをキュー設定し、前記第２の動作モードによる簡単 な書き込み及び読み出しテストにより検出されていなかった誤動作の型式を検出 し、前記表示されたポインタにより識別された前記バッファ・メモリ位置上で実 行し、前記バッファ・メモリ・テストはテスト・データによりこれらのメモリ位 置を使用するステップと、各阻止ポインタに対するテスト中にシステム・データ により他の全ての非阻止バッファ・メモリ位置を使用するステップと含むこと、 前記テストの結果を用いて前記バッファ・メモリ・テストが正しい結果を得た ときは、前記アイドル・リストに前記ポインタを復帰させ、前記バッファ・メモ リ・テストが前記ポインタにより識別された領域における誤動作を表示している ときは、前記システムにおいて使用を阻止させること を含む請求項３１記載の方法。 33． 全てのポインタにより動作された前記第３のモードにより活性化された 第４の動作モードを実行すること、 更に、前記前の阻止ポインタを受け入れて一度に一つずつ、全てのポインタに ついて周期的に前記初期化手順を実行することによりテストすること、 複数の非阻止ポインタ上に前記第３のモードのときと同一種類のバッファ・メ モリ・テストを適用し、かつシステム・データが問題の前記前の阻止ポインタに より識別された複数の位置を含む前記バッファ・メモリ・セグメントにおけるい ずれかの位置に記憶されている限り、複数の前の阻止ポインタを、キューに保持 されている各データ・テスト動作により条件付けられた同一型式のバッファ・メ モリ・テストの対象にすること、 複数の非阻止ポインタに対する前記第３のモードのときと同一形式によるテス トの結果、及び受け入れられなかった複数の前の阻止ポインタのテストを用いる こと、及び制限数により定義された多数の連続テストにおいて受け入れられた後 に、複数の前の阻止ポインタを前記アイドル・リストに復帰させること を含む請求項３２記載の方法。