JPH0950700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0950700A JPH0950700A JP8129367A JP12936796A JPH0950700A JP H0950700 A JPH0950700 A JP H0950700A JP 8129367 A JP8129367 A JP 8129367A JP 12936796 A JP12936796 A JP 12936796A JP H0950700 A JPH0950700 A JP H0950700A
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- memory cell
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Abstract
(57)【要約】
【課題】 揮発性記憶装置に、ビット線とセルプレート
線間にアドレス選択用トランジスタとキャパシタが直列
に接続されたメモリセルを、ビット線とワード線の交点
に行列状に配置して形成した不揮発性メモリブロックを
設けることにより、製造工程における履歴、試験結果、
製品情報等を付加情報として、不揮発的に記憶させる。 【解決手段】 不揮発情報記憶用メモリセルアレイ２０
のメモリセルＭ1m〜Ｍn(m+1) に情報を不揮発的に記憶
させる場合は、カラムアドレス信号ＡＹ1 〜ＡＹn およ
びロウアドレス信号によって任意のメモリセルＭ1m〜Ｍ
n (m+1) のキャパシタＣ1m〜Ｃn (m+1) を選択して、キ
ャパシタのセルプレート電極にセルプレート電位端子２
１1 ，２１2 からの任意の電圧を印加してキャパシタを
破壊する。情報の読み出しは、通常のデータ書き込み、
読み出し動作を実施し、キャパシタが破壊されていて読
み出し不良となるメモリセルＭ1m〜Ｍn (m+1) を認識す
ることによって行う。
線間にアドレス選択用トランジスタとキャパシタが直列
に接続されたメモリセルを、ビット線とワード線の交点
に行列状に配置して形成した不揮発性メモリブロックを
設けることにより、製造工程における履歴、試験結果、
製品情報等を付加情報として、不揮発的に記憶させる。 【解決手段】 不揮発情報記憶用メモリセルアレイ２０
のメモリセルＭ1m〜Ｍn(m+1) に情報を不揮発的に記憶
させる場合は、カラムアドレス信号ＡＹ1 〜ＡＹn およ
びロウアドレス信号によって任意のメモリセルＭ1m〜Ｍ
n (m+1) のキャパシタＣ1m〜Ｃn (m+1) を選択して、キ
ャパシタのセルプレート電極にセルプレート電位端子２
１1 ，２１2 からの任意の電圧を印加してキャパシタを
破壊する。情報の読み出しは、通常のデータ書き込み、
読み出し動作を実施し、キャパシタが破壊されていて読
み出し不良となるメモリセルＭ1m〜Ｍn (m+1) を認識す
ることによって行う。
Description
【０００１】
【発明の属する技術分野】本発明は、通常の情報の他
に、不揮発情報を記憶することができるようにした半導
体記憶装置に関する。
に、不揮発情報を記憶することができるようにした半導
体記憶装置に関する。
【０００２】
【従来の技術】ＲＡＭ（ランダム・アクセス・メモリ）
等の半導体記憶装置に対しては、製造後のウェハ状態の
ときやパッケージ後に、メモリテスタ等の測定装置を用
いて種々の電気的試験が行われる。
等の半導体記憶装置に対しては、製造後のウェハ状態の
ときやパッケージ後に、メモリテスタ等の測定装置を用
いて種々の電気的試験が行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、チップ自身に試験結果を記憶して
おく手段がなかったため、試験結果は他の記憶媒体を用
いて記憶しておく必要があり、不便であった。なお、Ｒ
ＡＭの場合には、一時的に試験結果を記憶させておくこ
とはできるが、メモリセルの構造上、揮発性メモリであ
るため、チップの電源がオフの状態ではチップ自身に情
報を記憶し続けることはできない。
半導体記憶装置では、チップ自身に試験結果を記憶して
おく手段がなかったため、試験結果は他の記憶媒体を用
いて記憶しておく必要があり、不便であった。なお、Ｒ
ＡＭの場合には、一時的に試験結果を記憶させておくこ
とはできるが、メモリセルの構造上、揮発性メモリであ
るため、チップの電源がオフの状態ではチップ自身に情
報を記憶し続けることはできない。
【０００４】また、半導体記憶装置の試験結果や製造工
程における履歴や製品情報等の情報を他の記録媒体を用
いて記憶しても、ウェハ状態やチップ状態で半導体記憶
装置を出荷する場合には、マーキングによって製品コー
ドを識別できないため、チップ毎の情報と個々のチップ
との対応付けが難しいという問題点があった。
程における履歴や製品情報等の情報を他の記録媒体を用
いて記憶しても、ウェハ状態やチップ状態で半導体記憶
装置を出荷する場合には、マーキングによって製品コー
ドを識別できないため、チップ毎の情報と個々のチップ
との対応付けが難しいという問題点があった。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、製造工程における履歴や試験結果や
製品情報等の情報をチップ自身に不揮発的に記憶させ、
且つ読み出すことができるようにした半導体記憶装置を
提供することにある。
ので、その課題は、製造工程における履歴や試験結果や
製品情報等の情報をチップ自身に不揮発的に記憶させ、
且つ読み出すことができるようにした半導体記憶装置を
提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、列選択のためのビット線と、行選択のためのワード
線と、ビット線およびワード線に接続され、揮発性情報
を記憶するための行列状に配置された第１のメモリセル
と、この第１のメモリセルへの書き込みおよび読み出し
を行う書き込み読み出し制御手段とを有する揮発性メモ
リブロックと、不揮発性情報の書き込みに用いられる不
揮発性記憶書き込み用高電位線と、揮発性メモリブロッ
クと共通に用いられるビット線と、このビット線に接続
され、不揮発性情報を記憶するための行列状に配置され
た第２のメモリセルと、この第２のメモリセルのセルプ
レート電極側に接続された不揮発性記憶セル用プレート
線と、第２のメモリセルへの書き込みおよび読み出しを
行う書き込み読み出し制御手段とを有する不揮発性メモ
リブロックと備えた半導体記憶装置であって、第２のメ
モリセルは、不揮発性情報を記憶するための不揮発性記
憶用キャパシタと、揮発性メモリブロックと共通に用い
られるビット線と不揮発性記憶用キャパシタの一方の電
極間に接続された不揮発性記憶用選択トランジスタと、
不揮発性記憶用キャパシタの他方の電極と不揮発性記憶
書き込み用高電位線との間に接続され、第２のメモリセ
ルへの書き込み時に選択的に導通されるスイッチング手
段とを有するものである。
は、列選択のためのビット線と、行選択のためのワード
線と、ビット線およびワード線に接続され、揮発性情報
を記憶するための行列状に配置された第１のメモリセル
と、この第１のメモリセルへの書き込みおよび読み出し
を行う書き込み読み出し制御手段とを有する揮発性メモ
リブロックと、不揮発性情報の書き込みに用いられる不
揮発性記憶書き込み用高電位線と、揮発性メモリブロッ
クと共通に用いられるビット線と、このビット線に接続
され、不揮発性情報を記憶するための行列状に配置され
た第２のメモリセルと、この第２のメモリセルのセルプ
レート電極側に接続された不揮発性記憶セル用プレート
線と、第２のメモリセルへの書き込みおよび読み出しを
行う書き込み読み出し制御手段とを有する不揮発性メモ
リブロックと備えた半導体記憶装置であって、第２のメ
モリセルは、不揮発性情報を記憶するための不揮発性記
憶用キャパシタと、揮発性メモリブロックと共通に用い
られるビット線と不揮発性記憶用キャパシタの一方の電
極間に接続された不揮発性記憶用選択トランジスタと、
不揮発性記憶用キャパシタの他方の電極と不揮発性記憶
書き込み用高電位線との間に接続され、第２のメモリセ
ルへの書き込み時に選択的に導通されるスイッチング手
段とを有するものである。
【０００７】本発明の半導体記憶装置では、スイッチン
グ手段によって、不揮発性記憶用キャパシタと不揮発性
記憶書き込み用高電位線の間を導通して、不揮発性記憶
用キャパシタに高電位の電圧を印加して不揮発性記憶用
キャパシタを破壊することによって、第２のメモリセル
に不揮発的に情報が記憶される。この情報を読み出す場
合は、不揮発性記憶用選択トランジスタをオンにして第
２のメモリセルに対して書き込みおよび読み出し動作を
行う。このとき、不揮発性記憶用キャパシタが破壊され
た第２のメモリセルでは読み出し不良となるため、不揮
発性記憶用キャパシタが破壊された第２のメモリセルを
確認することができる。これにより、第２のメモリセル
に不揮発的に記憶された情報を読み出すことができる。
グ手段によって、不揮発性記憶用キャパシタと不揮発性
記憶書き込み用高電位線の間を導通して、不揮発性記憶
用キャパシタに高電位の電圧を印加して不揮発性記憶用
キャパシタを破壊することによって、第２のメモリセル
に不揮発的に情報が記憶される。この情報を読み出す場
合は、不揮発性記憶用選択トランジスタをオンにして第
２のメモリセルに対して書き込みおよび読み出し動作を
行う。このとき、不揮発性記憶用キャパシタが破壊され
た第２のメモリセルでは読み出し不良となるため、不揮
発性記憶用キャパシタが破壊された第２のメモリセルを
確認することができる。これにより、第２のメモリセル
に不揮発的に記憶された情報を読み出すことができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の一実
施の形態に係る半導体記憶装置の構成を示す回路図であ
る。本実施の形態は、本発明をＤＲＡＭに適用した例で
ある。
て図面を参照して詳細に説明する。図１は本発明の一実
施の形態に係る半導体記憶装置の構成を示す回路図であ
る。本実施の形態は、本発明をＤＲＡＭに適用した例で
ある。
【０００９】本実施の形態に係る半導体記憶装置は、通
常の情報を記憶するための複数の通常のメモリセルを有
するメモリセルアレイ１０と、不揮発的に情報を記憶す
るための複数のメモリセルを有する不揮発情報記憶用メ
モリセルアレイ２０とを備えている。
常の情報を記憶するための複数の通常のメモリセルを有
するメモリセルアレイ１０と、不揮発的に情報を記憶す
るための複数のメモリセルを有する不揮発情報記憶用メ
モリセルアレイ２０とを備えている。
【００１０】メモリセルアレイ１０は、行列状に配列さ
れた複数のメモリセルＭ11，Ｍ12，…，Ｍnnと、行に対
応する複数のワード線ＷＬ1 ，ＷＬ2 ，…，ＷＬn と、
列に対応する複数対のビット線対ＢＬ1 ；ＢＬＢ1 ，
…，ＢＬn ；ＢＬＢn とを備えている。各ワード線ＷＬ
1 ，ＷＬ2 ，…，ＷＬn には、それぞれ一行のメモリセ
ルＭ11〜Ｍn1，Ｍ12〜Ｍn2，…，Ｍ1n〜Ｍnnが接続され
ている。ビット線ＢＬ1，…，ＢＬn には、それぞれ一
列のメモリセルのうちの奇数行のメモリセルＭ11〜Ｍ1
(n-1)，…，Ｍn1〜Ｍn(n-1)が接続されている。ビット
線ＢＬＢ1 ，…，ＢＬＢn には、それぞれ一列のメモリ
セルのうちの偶数行のメモリセルＭ12〜Ｍ1n，…，Ｍn2
〜Ｍnnが接続されている。
れた複数のメモリセルＭ11，Ｍ12，…，Ｍnnと、行に対
応する複数のワード線ＷＬ1 ，ＷＬ2 ，…，ＷＬn と、
列に対応する複数対のビット線対ＢＬ1 ；ＢＬＢ1 ，
…，ＢＬn ；ＢＬＢn とを備えている。各ワード線ＷＬ
1 ，ＷＬ2 ，…，ＷＬn には、それぞれ一行のメモリセ
ルＭ11〜Ｍn1，Ｍ12〜Ｍn2，…，Ｍ1n〜Ｍnnが接続され
ている。ビット線ＢＬ1，…，ＢＬn には、それぞれ一
列のメモリセルのうちの奇数行のメモリセルＭ11〜Ｍ1
(n-1)，…，Ｍn1〜Ｍn(n-1)が接続されている。ビット
線ＢＬＢ1 ，…，ＢＬＢn には、それぞれ一列のメモリ
セルのうちの偶数行のメモリセルＭ12〜Ｍ1n，…，Ｍn2
〜Ｍnnが接続されている。
【００１１】各メモリセルＭ11〜Ｍnnは、それぞれセル
選択用のｎチャネルＭＯＳトランジスタ１１とキャパシ
タ１２とを備えている。トランジスタ１１のドレインは
対応するビット線に接続され、ゲートは対応するワード
線に接続され、ソースはキャパシタ１２の一端に接続さ
れている。ビット線対ＢＬ1 ；ＢＬＢ1 に対応するメモ
リセルＭ11〜Ｍ1(n-1)，Ｍ12〜Ｍ1nのキャパシタ１２の
他端側すなわちセルプレート電極側はプレート線４３1
に接続されている。同様に、ビット線対ＢＬ2；ＢＬＢ2
，…，ＢＬn ；ＢＬＢn に対応するメモリセルのキャ
パシタ１２のセルプレート電極側は、それぞれプレート
線４３2 〜４３n に接続されている。各プレート線４３
1 〜４３n は互いに接続され、その結果、メモリセルＭ
11〜Ｍnnの全てのキャパシタ１２のセルプレート電極側
が、電気的および構造的に共通に接続されている。
選択用のｎチャネルＭＯＳトランジスタ１１とキャパシ
タ１２とを備えている。トランジスタ１１のドレインは
対応するビット線に接続され、ゲートは対応するワード
線に接続され、ソースはキャパシタ１２の一端に接続さ
れている。ビット線対ＢＬ1 ；ＢＬＢ1 に対応するメモ
リセルＭ11〜Ｍ1(n-1)，Ｍ12〜Ｍ1nのキャパシタ１２の
他端側すなわちセルプレート電極側はプレート線４３1
に接続されている。同様に、ビット線対ＢＬ2；ＢＬＢ2
，…，ＢＬn ；ＢＬＢn に対応するメモリセルのキャ
パシタ１２のセルプレート電極側は、それぞれプレート
線４３2 〜４３n に接続されている。各プレート線４３
1 〜４３n は互いに接続され、その結果、メモリセルＭ
11〜Ｍnnの全てのキャパシタ１２のセルプレート電極側
が、電気的および構造的に共通に接続されている。
【００１２】ビット線ＢＬ1 ，…，ＢＬn は、それぞれ
ｎチャネルＭＯＳトランジスタで構成された入出力ゲー
ト１３を介して共通のデータ線Ｄに接続されている。同
様に、ビット線ＢＬＢ1 ，…，ＢＬＢn は、それぞれｎ
チャネルＭＯＳトランジスタで構成された入出力ゲート
１４を介して共通のデータ線ＤＢに接続されている。デ
ータ線Ｄ，ＤＢは入出力回路１５に接続されている。入
出力回路１５は入出力端子１６に接続されている。入出
力ゲート１３，１４を構成するｎチャネルＭＯＳトラン
ジスタのゲートは、任意の列を選択するカラム（列）ア
ドレス発生回路１７の出力端に接続されている。なお、
図中、ＡＹ1 ，…，ＡＹn はカラムアドレス発生回路１
７から出力されるカラムアドレス信号である。
ｎチャネルＭＯＳトランジスタで構成された入出力ゲー
ト１３を介して共通のデータ線Ｄに接続されている。同
様に、ビット線ＢＬＢ1 ，…，ＢＬＢn は、それぞれｎ
チャネルＭＯＳトランジスタで構成された入出力ゲート
１４を介して共通のデータ線ＤＢに接続されている。デ
ータ線Ｄ，ＤＢは入出力回路１５に接続されている。入
出力回路１５は入出力端子１６に接続されている。入出
力ゲート１３，１４を構成するｎチャネルＭＯＳトラン
ジスタのゲートは、任意の列を選択するカラム（列）ア
ドレス発生回路１７の出力端に接続されている。なお、
図中、ＡＹ1 ，…，ＡＹn はカラムアドレス発生回路１
７から出力されるカラムアドレス信号である。
【００１３】各ビット線対ＢＬ1 ；ＢＬＢ1 ，…，ＢＬ
n ；ＢＬＢn には、それぞれ、ビット線対間の電位差を
増幅するセンスアンプ（図１ではＳＡと記す。）１８
と、ビット線対を１／２Ｖccレベルにプリチャージし、
且つイコライズ（平衡化）するビット線対プリチャージ
・イコライズ回路（図１ではＢＬＰＥと記す。）１９と
が接続されている。
n ；ＢＬＢn には、それぞれ、ビット線対間の電位差を
増幅するセンスアンプ（図１ではＳＡと記す。）１８
と、ビット線対を１／２Ｖccレベルにプリチャージし、
且つイコライズ（平衡化）するビット線対プリチャージ
・イコライズ回路（図１ではＢＬＰＥと記す。）１９と
が接続されている。
【００１４】不揮発情報記憶用メモリセルアレイ２０
は、２本のワード線ＷＬm ，ＷＬm+1と、ワード線ＷＬm
に接続されたメモリセルＭ1m〜Ｍnmと、ワード線ＷＬm
+1 に接続されたメモリセルＭ1(m+1)〜Ｍn(m+1)とを備
えている。各メモリセルＭ1m〜Ｍnmは、それぞれセル選
択用のｎチャネルＭＯＳトランジスタＴ1m〜Ｔnmとキャ
パシタＣ1m〜Ｃnmとを備えている。各メモリセルＭ1(m+
1)〜Ｍn(m+1)は、それぞれセル選択用のｎチャネルＭＯ
ＳトランジスタＴ1(m+1)〜Ｔn(m+1)とキャパシタＣ1(m+
1)〜Ｃn(m+1)とを備えている。トランジスタＴ1m〜Ｔnm
のドレインはそれぞれビット線ＢＬ1 〜ＢＬn に接続さ
れ、ゲートはワード線ＷＬm に接続され、ソースはキャ
パシタＣ1m〜Ｃnmの一端に接続されている。トランジス
タＴ1(m+1)〜Ｔn(m+1)のドレインはそれぞれビット線Ｂ
Ｌ1 〜ＢＬn に接続され、ゲートはワード線ＷＬm+1 に
接続され、ソースはキャパシタＣ1(m+1)〜Ｃn(m+1)の一
端に接続されている。各キャパシタＣ1m〜Ｃn(m+1)の他
端側すなわちセルプレート電極側は、それぞれ、ｎチャ
ネルＭＯＳトランジスタＴ11m 〜Ｔn1(m+1) のソースに
接続されている。ビット線ＢＬ1 に対応するキャパシタ
Ｃ1m，Ｃ1(m+1)のセルプレート電極側はプレート線４４
1 に接続されている。同様に、ビット線ＢＬ2，…，Ｂ
Ｌn に対応するキャパシタＣ2m；Ｃ2(m+1)，…，Ｃnm；
Ｃn(m+1)のセルプレート電極側は、それぞれプレート線
４４2 〜４４n に接続されている。各プレート線４４1
〜４４n は、それぞれ、ｎチャネルＭＯＳトランジスタ
Ｔm1〜Ｔmnのドレイン−ソース間を介して、プレート線
４３1 〜４３n に接続されている。ワード線ＷＬm に対
応するトランジスタＴ11m 〜Ｔn1m のドレインは、不揮
発性記憶書き込み用高電位線４５1 を介してセルプレー
ト電位端子２１1 に接続されている。ワード線ＷＬm+1
に対応するトランジスタＴ11(m+1) 〜Ｔn1(m+1) のドレ
インは、不揮発性記憶書き込み用高電位線４５2 を介し
てセルプレート電位端子２１2 に接続されている。トラ
ンジスタＴ11m ; Ｔ11(m+1) のゲートは、ｎチャネルＭ
ＯＳトランジスタＴ12のソースおよびｎチャネルＭＯＳ
トランジスタＴ12m のドレインに接続されている。同様
に、トランジスタＴ21m ; Ｔ21(m+1)〜Ｔn1m ; Ｔn1(m+
1) のゲートは、それぞれ、ｎチャネルＭＯＳトランジ
スタＴ22〜Ｔn2のソースおよびｎチャネルＭＯＳトラン
ジスタＴ22m 〜Ｔn2m のドレインに接続されている。ト
ランジスタＴ12m 〜Ｔn2m のソースは接地されている。
トランジスタＴ12〜Ｔn2のドレインは、それぞれカラム
アドレス発生回路１７の出力端に接続され、カラムアド
レス信号ＡＹ1 〜ＡＹn が入力されるようになってい
る。
は、２本のワード線ＷＬm ，ＷＬm+1と、ワード線ＷＬm
に接続されたメモリセルＭ1m〜Ｍnmと、ワード線ＷＬm
+1 に接続されたメモリセルＭ1(m+1)〜Ｍn(m+1)とを備
えている。各メモリセルＭ1m〜Ｍnmは、それぞれセル選
択用のｎチャネルＭＯＳトランジスタＴ1m〜Ｔnmとキャ
パシタＣ1m〜Ｃnmとを備えている。各メモリセルＭ1(m+
1)〜Ｍn(m+1)は、それぞれセル選択用のｎチャネルＭＯ
ＳトランジスタＴ1(m+1)〜Ｔn(m+1)とキャパシタＣ1(m+
1)〜Ｃn(m+1)とを備えている。トランジスタＴ1m〜Ｔnm
のドレインはそれぞれビット線ＢＬ1 〜ＢＬn に接続さ
れ、ゲートはワード線ＷＬm に接続され、ソースはキャ
パシタＣ1m〜Ｃnmの一端に接続されている。トランジス
タＴ1(m+1)〜Ｔn(m+1)のドレインはそれぞれビット線Ｂ
Ｌ1 〜ＢＬn に接続され、ゲートはワード線ＷＬm+1 に
接続され、ソースはキャパシタＣ1(m+1)〜Ｃn(m+1)の一
端に接続されている。各キャパシタＣ1m〜Ｃn(m+1)の他
端側すなわちセルプレート電極側は、それぞれ、ｎチャ
ネルＭＯＳトランジスタＴ11m 〜Ｔn1(m+1) のソースに
接続されている。ビット線ＢＬ1 に対応するキャパシタ
Ｃ1m，Ｃ1(m+1)のセルプレート電極側はプレート線４４
1 に接続されている。同様に、ビット線ＢＬ2，…，Ｂ
Ｌn に対応するキャパシタＣ2m；Ｃ2(m+1)，…，Ｃnm；
Ｃn(m+1)のセルプレート電極側は、それぞれプレート線
４４2 〜４４n に接続されている。各プレート線４４1
〜４４n は、それぞれ、ｎチャネルＭＯＳトランジスタ
Ｔm1〜Ｔmnのドレイン−ソース間を介して、プレート線
４３1 〜４３n に接続されている。ワード線ＷＬm に対
応するトランジスタＴ11m 〜Ｔn1m のドレインは、不揮
発性記憶書き込み用高電位線４５1 を介してセルプレー
ト電位端子２１1 に接続されている。ワード線ＷＬm+1
に対応するトランジスタＴ11(m+1) 〜Ｔn1(m+1) のドレ
インは、不揮発性記憶書き込み用高電位線４５2 を介し
てセルプレート電位端子２１2 に接続されている。トラ
ンジスタＴ11m ; Ｔ11(m+1) のゲートは、ｎチャネルＭ
ＯＳトランジスタＴ12のソースおよびｎチャネルＭＯＳ
トランジスタＴ12m のドレインに接続されている。同様
に、トランジスタＴ21m ; Ｔ21(m+1)〜Ｔn1m ; Ｔn1(m+
1) のゲートは、それぞれ、ｎチャネルＭＯＳトランジ
スタＴ22〜Ｔn2のソースおよびｎチャネルＭＯＳトラン
ジスタＴ22m 〜Ｔn2m のドレインに接続されている。ト
ランジスタＴ12m 〜Ｔn2m のソースは接地されている。
トランジスタＴ12〜Ｔn2のドレインは、それぞれカラム
アドレス発生回路１７の出力端に接続され、カラムアド
レス信号ＡＹ1 〜ＡＹn が入力されるようになってい
る。
【００１５】本実施の形態に係る半導体記憶装置は、更
に、ワード線ＷＬ1 〜ＷＬn に接続されたワード線選択
ロジック部３０1 と、ワード線ＷＬm 〜ＷＬm+1 に接続
されたワード線選択ロジック部３０2 と、ワード線選択
ロジック部３０1 に接続されたロウ（行）アドレス発生
回路（１）３６1 と、ワード線選択ロジック部３０2に
接続されたロウアドレス発生回路（２）３６2 と、カラ
ムアドレス発生回路１７およびロウアドレス発生回路３
６1 ，３６2 に接続されたアドレスバッファ３７と、コ
ントロール回路３８と、セルプレート電位コントロール
部４０とを備えている。メモリセルアレイ１０，ワード
線選択ロジック部３０1 ，ロウアドレス発生回路（１）
３６1 が本発明における揮発性メモリブロックに対応
し、不揮発情報記憶用メモリセルアレイ２０，ワード線
選択ロジック部３０2 ，ロウアドレス発生回路（２）３
６2 が本発明における不揮発性メモリブロックに対応す
る。また、カラムアドレス発生回路１７は揮発性メモリ
ブロックと不揮発性メモリブロックに共通である。
に、ワード線ＷＬ1 〜ＷＬn に接続されたワード線選択
ロジック部３０1 と、ワード線ＷＬm 〜ＷＬm+1 に接続
されたワード線選択ロジック部３０2 と、ワード線選択
ロジック部３０1 に接続されたロウ（行）アドレス発生
回路（１）３６1 と、ワード線選択ロジック部３０2に
接続されたロウアドレス発生回路（２）３６2 と、カラ
ムアドレス発生回路１７およびロウアドレス発生回路３
６1 ，３６2 に接続されたアドレスバッファ３７と、コ
ントロール回路３８と、セルプレート電位コントロール
部４０とを備えている。メモリセルアレイ１０，ワード
線選択ロジック部３０1 ，ロウアドレス発生回路（１）
３６1 が本発明における揮発性メモリブロックに対応
し、不揮発情報記憶用メモリセルアレイ２０，ワード線
選択ロジック部３０2 ，ロウアドレス発生回路（２）３
６2 が本発明における不揮発性メモリブロックに対応す
る。また、カラムアドレス発生回路１７は揮発性メモリ
ブロックと不揮発性メモリブロックに共通である。
【００１６】ワード線選択ロジック部３０1 は、それぞ
れ一方の入力端がロウアドレス発生回路（１）３６1 の
出力端に接続されたナンド（ＮＡＮＤ）ゲート３１1 〜
３１n と、それぞれ入力端がナンドゲート３１1 〜３１
n の出力端に接続され、出力端がワード線ＷＬ1 〜ＷＬ
n に接続されたインバータ３２1 〜３２n と、出力端が
各ナンドゲート３１1 〜３１n の他方の入力端に接続さ
れたインバータ３３とを備えている。インバータ３３の
入力端には、コントロール回路３８からのワード線セレ
クト信号ＳＥＬが入力されるようになっている。ワード
線選択ロジック部３０2 は、それぞれ一方の入力端がロ
ウアドレス発生回路（２）３６2 の出力端に接続された
ナンドゲート３４1 ，３４2 と、それぞれ入力端がナン
ドゲート３４1 ，３４2 の出力端に接続され、出力端が
ワード線ＷＬm ，ＷＬm+1 に接続されたインバータ３５
1 ，３５2 とを備えている。ナンドゲート３４1 ，３４
2の他方の入力端には、コントロール回路３８からのワ
ード線セレクト信号ＳＥＬが入力されるようになってい
る。
れ一方の入力端がロウアドレス発生回路（１）３６1 の
出力端に接続されたナンド（ＮＡＮＤ）ゲート３１1 〜
３１n と、それぞれ入力端がナンドゲート３１1 〜３１
n の出力端に接続され、出力端がワード線ＷＬ1 〜ＷＬ
n に接続されたインバータ３２1 〜３２n と、出力端が
各ナンドゲート３１1 〜３１n の他方の入力端に接続さ
れたインバータ３３とを備えている。インバータ３３の
入力端には、コントロール回路３８からのワード線セレ
クト信号ＳＥＬが入力されるようになっている。ワード
線選択ロジック部３０2 は、それぞれ一方の入力端がロ
ウアドレス発生回路（２）３６2 の出力端に接続された
ナンドゲート３４1 ，３４2 と、それぞれ入力端がナン
ドゲート３４1 ，３４2 の出力端に接続され、出力端が
ワード線ＷＬm ，ＷＬm+1 に接続されたインバータ３５
1 ，３５2 とを備えている。ナンドゲート３４1 ，３４
2の他方の入力端には、コントロール回路３８からのワ
ード線セレクト信号ＳＥＬが入力されるようになってい
る。
【００１７】アドレスバッファ３７はアドレス入力端子
２２に接続され、このアドレス入力端子２２から入力さ
れるアドレス信号をラッチし、カラムアドレス発生回路
１７およびロウアドレス発生回路３６1 ，３６2 に出力
するようになっている。アドレスバッファ３７からの出
力に基づいて、カラムアドレス発生回路１７は任意の列
を選択するためのカラムアドレス信号を発生し、ロウア
ドレス発生回路３６1，３６2 は任意の行を選択するた
めのロウアドレス信号を発生するようになっている。
２２に接続され、このアドレス入力端子２２から入力さ
れるアドレス信号をラッチし、カラムアドレス発生回路
１７およびロウアドレス発生回路３６1 ，３６2 に出力
するようになっている。アドレスバッファ３７からの出
力に基づいて、カラムアドレス発生回路１７は任意の列
を選択するためのカラムアドレス信号を発生し、ロウア
ドレス発生回路３６1，３６2 は任意の行を選択するた
めのロウアドレス信号を発生するようになっている。
【００１８】コントロール回路３８は、チップセレクト
信号、アウトプットイネーブル信号、ライトイネーブル
信号等の制御信号や、不揮発情報記憶用メモリセルアレ
イ２０に対する情報の記憶、読み出し用の制御信号を入
力するための複数の制御信号入力端子２３に接続され、
この制御信号入力端子２３より入力される制御信号に基
づいて、前述のワード線セレクト信号ＳＥＬの他に、ア
ドレスバッファ３７、カラムアドレス発生回路１７、ロ
ウアドレス発生回路３６1 ，３６2 、入出力回路１５、
センスアンプ１８、ビット線対プリチャージ・イコライ
ズ回路１９およびセルプレート電位コントロール部４０
にコントロール信号を与えるようになっている。
信号、アウトプットイネーブル信号、ライトイネーブル
信号等の制御信号や、不揮発情報記憶用メモリセルアレ
イ２０に対する情報の記憶、読み出し用の制御信号を入
力するための複数の制御信号入力端子２３に接続され、
この制御信号入力端子２３より入力される制御信号に基
づいて、前述のワード線セレクト信号ＳＥＬの他に、ア
ドレスバッファ３７、カラムアドレス発生回路１７、ロ
ウアドレス発生回路３６1 ，３６2 、入出力回路１５、
センスアンプ１８、ビット線対プリチャージ・イコライ
ズ回路１９およびセルプレート電位コントロール部４０
にコントロール信号を与えるようになっている。
【００１９】セルプレート電位コントロール部４０は、
セルプレート電位端子２１1 ，２１2 と、所定のセルプ
レート電位を発生するセルプレート電位発生回路４１
と、インバータ４２とを備えている。セルプレート電位
発生回路４１の出力端は、メモリセルアレイ１０のプレ
ート線４３1 〜４３n に接続されており、これにより、
各メモリセルＭ11〜Ｍnnにおけるキャパシタ１２のセル
プレート電極に共通に接続されている。インバータ４２
の出力端は、トランジスタＴm1〜Ｔmnのゲートおよびト
ランジスタＴ12m 〜Ｔn2m のゲートに接続されている。
インバータ４２の入力端にはコントロール回路３８から
のセルプレート電位発生回路接続信号ＶＣＰＣＯＮが入
力されるようになっている。このセルプレート電位発生
回路接続信号ＶＣＰＣＯＮは、不揮発情報記憶用メモリ
セルアレイ２０内のトランジスタＴ12〜Ｔn2のゲートに
も入力されるようになっている。
セルプレート電位端子２１1 ，２１2 と、所定のセルプ
レート電位を発生するセルプレート電位発生回路４１
と、インバータ４２とを備えている。セルプレート電位
発生回路４１の出力端は、メモリセルアレイ１０のプレ
ート線４３1 〜４３n に接続されており、これにより、
各メモリセルＭ11〜Ｍnnにおけるキャパシタ１２のセル
プレート電極に共通に接続されている。インバータ４２
の出力端は、トランジスタＴm1〜Ｔmnのゲートおよびト
ランジスタＴ12m 〜Ｔn2m のゲートに接続されている。
インバータ４２の入力端にはコントロール回路３８から
のセルプレート電位発生回路接続信号ＶＣＰＣＯＮが入
力されるようになっている。このセルプレート電位発生
回路接続信号ＶＣＰＣＯＮは、不揮発情報記憶用メモリ
セルアレイ２０内のトランジスタＴ12〜Ｔn2のゲートに
も入力されるようになっている。
【００２０】次に、図２および図３を用いて、メモリセ
ルＭ11〜Ｍnn，Ｍ1m〜Ｍn(m+1)の構造と、不揮発情報記
憶用メモリセルアレイ２０のメモリセルＭ1m〜Ｍn(m+1)
における情報の記憶方法について説明する。
ルＭ11〜Ｍnn，Ｍ1m〜Ｍn(m+1)の構造と、不揮発情報記
憶用メモリセルアレイ２０のメモリセルＭ1m〜Ｍn(m+1)
における情報の記憶方法について説明する。
【００２１】図２はメモリセルＭ11〜Ｍnn，Ｍ1m〜Ｍn
(m+1)（以下、これらを符号５０で代表する。）の等価
回路を示す回路図である。メモリセル５０は、セル選択
用のｎチャネルＭＯＳトランジスタ５１（トランジスタ
１１，Ｔ1m〜Ｔn(m+1)を代表する。）とキャパシタ５２
（キャパシタ１２，Ｃ1m〜Ｃn(m+1)を代表する。）とを
備えている。トランジスタ５１のドレインは対応するビ
ット線５３に接続され、ゲートは対応するワード線５４
に接続され、ソースはキャパシタ５２の一端に接続され
ている。キャパシタ５２の他端側はセルプレート電極５
５となっている。トランジスタ５１のソースとキャパシ
タ５２との間が記憶ノード５６となる。
(m+1)（以下、これらを符号５０で代表する。）の等価
回路を示す回路図である。メモリセル５０は、セル選択
用のｎチャネルＭＯＳトランジスタ５１（トランジスタ
１１，Ｔ1m〜Ｔn(m+1)を代表する。）とキャパシタ５２
（キャパシタ１２，Ｃ1m〜Ｃn(m+1)を代表する。）とを
備えている。トランジスタ５１のドレインは対応するビ
ット線５３に接続され、ゲートは対応するワード線５４
に接続され、ソースはキャパシタ５２の一端に接続され
ている。キャパシタ５２の他端側はセルプレート電極５
５となっている。トランジスタ５１のソースとキャパシ
タ５２との間が記憶ノード５６となる。
【００２２】図３はメモリセル５１の代表的な構造を示
す断面図である。このメモリセル５１では、シリコン基
板６０上にゲート酸化膜６１を介して、ワード線となる
ゲート電極６２が形成され、シリコン基板６０のゲート
電極６２を挟んで対向する位置にソース電極６３および
ドレイン電極６４が形成されている。ソース電極６３上
には記憶ノード６５が形成され、記憶ノード６５上には
キャパシタ５２となるキャパシタ酸化膜６６が形成さ
れ、キャパシタ酸化膜６６上にはセルプレート６７が形
成されている。ドレイン電極６４にはビット線６８（図
２におけるビット線５３）が接続されている。
す断面図である。このメモリセル５１では、シリコン基
板６０上にゲート酸化膜６１を介して、ワード線となる
ゲート電極６２が形成され、シリコン基板６０のゲート
電極６２を挟んで対向する位置にソース電極６３および
ドレイン電極６４が形成されている。ソース電極６３上
には記憶ノード６５が形成され、記憶ノード６５上には
キャパシタ５２となるキャパシタ酸化膜６６が形成さ
れ、キャパシタ酸化膜６６上にはセルプレート６７が形
成されている。ドレイン電極６４にはビット線６８（図
２におけるビット線５３）が接続されている。
【００２３】メモリセル５１に対する通常の書き込みお
よび読み出し動作では、ワード線５４によってトランジ
スタ５１をオンにして、ビット線５３より記憶ノード５
６へ電位を与え、この電位をキャパシタ５２の容量によ
って記憶し、その電位をビット線５３より取り出すこと
によって行われる。そのため、小面積で容量を確保する
ためにキャパシタ酸化膜６６は薄膜化されており、通常
のトランジスタに比較すると容易に破壊することが可能
である。本実施の形態では、不揮発情報記憶用メモリセ
ルアレイ２０のメモリセルＭ1m〜Ｍn(m+1)については、
キャパシタ５２（キャパシタ酸化膜６６）を選択的に破
壊することによって情報を記憶させる。また、このよう
にして記憶させた情報を読み出す場合は、通常の書き込
みおよび読み出し動作を行ってキャパシタ５２が破壊さ
れたメモリセルを確認することによって行われる。例え
ば、共通のセルプレート電極に電極電位を与えた状態
で、メモリセルに接地電位を書き込んで読み出す。すな
わち、キャパシタ５２が破壊されているメモリセルは破
壊されていないメモリセルに比べ、ビット線に読み出さ
れる信号電位が高いことを利用して、不揮発的に書き込
まれた情報を読み出すのである。
よび読み出し動作では、ワード線５４によってトランジ
スタ５１をオンにして、ビット線５３より記憶ノード５
６へ電位を与え、この電位をキャパシタ５２の容量によ
って記憶し、その電位をビット線５３より取り出すこと
によって行われる。そのため、小面積で容量を確保する
ためにキャパシタ酸化膜６６は薄膜化されており、通常
のトランジスタに比較すると容易に破壊することが可能
である。本実施の形態では、不揮発情報記憶用メモリセ
ルアレイ２０のメモリセルＭ1m〜Ｍn(m+1)については、
キャパシタ５２（キャパシタ酸化膜６６）を選択的に破
壊することによって情報を記憶させる。また、このよう
にして記憶させた情報を読み出す場合は、通常の書き込
みおよび読み出し動作を行ってキャパシタ５２が破壊さ
れたメモリセルを確認することによって行われる。例え
ば、共通のセルプレート電極に電極電位を与えた状態
で、メモリセルに接地電位を書き込んで読み出す。すな
わち、キャパシタ５２が破壊されているメモリセルは破
壊されていないメモリセルに比べ、ビット線に読み出さ
れる信号電位が高いことを利用して、不揮発的に書き込
まれた情報を読み出すのである。
【００２４】次に、図４および図５を用いて、図３に示
したメモリセル５０の製造方法について説明する。ま
ず、図４（ａ）に示すように、Ｐ型シリコン基板６０の
表面を酸化させて、シリコン基板６０上にＳｉＯ2 膜７
１を形成する。次に、図４（ｂ）に示すように、ＳｉＯ
2 膜７１上に例えばＣＶＤ法によりポリシリコン等を成
膜し、ホトリソグラフィおよびエッチングによって、ゲ
ート酸化膜６１およびゲート電極６２を形成する。次
に、図４（ｃ）に示すように、レジスト剤７２およびゲ
ート電極６２をマスクとして、シリコン基板６０に不純
物を注入、拡散して、ソース電極６３およびドレイン電
極６４を形成する。次に、図４（ｄ）に示すように、層
間膜７３を成膜し、ホトリソグラフィおよびエッチング
によって、ソース電極６３上に開口部７４を形成する。
したメモリセル５０の製造方法について説明する。ま
ず、図４（ａ）に示すように、Ｐ型シリコン基板６０の
表面を酸化させて、シリコン基板６０上にＳｉＯ2 膜７
１を形成する。次に、図４（ｂ）に示すように、ＳｉＯ
2 膜７１上に例えばＣＶＤ法によりポリシリコン等を成
膜し、ホトリソグラフィおよびエッチングによって、ゲ
ート酸化膜６１およびゲート電極６２を形成する。次
に、図４（ｃ）に示すように、レジスト剤７２およびゲ
ート電極６２をマスクとして、シリコン基板６０に不純
物を注入、拡散して、ソース電極６３およびドレイン電
極６４を形成する。次に、図４（ｄ）に示すように、層
間膜７３を成膜し、ホトリソグラフィおよびエッチング
によって、ソース電極６３上に開口部７４を形成する。
【００２５】次に、図５（ａ）に示すように、ポリシリ
コン７５を成膜し、加工して開口部７４に記憶ノード６
５を形成する。次に、図５（ｂ）に示すように、記憶ノ
ード６５上で、酸化、Ｓｉ3 Ｎ4 膜形成、酸化を順に行
って３層構造のキャパシタ酸化膜６６を形成する。これ
は、ＳｉＯ2 単層では誘電率が小さくキャパシタ５２の
容量が大きくならないためである。次に、図５（ｃ）に
示すように、ポリシリコン７６を成膜し、加工してセル
プレート６７を形成する。その後、記憶ノード６５形成
時と同様してビット線６８を形成する。
コン７５を成膜し、加工して開口部７４に記憶ノード６
５を形成する。次に、図５（ｂ）に示すように、記憶ノ
ード６５上で、酸化、Ｓｉ3 Ｎ4 膜形成、酸化を順に行
って３層構造のキャパシタ酸化膜６６を形成する。これ
は、ＳｉＯ2 単層では誘電率が小さくキャパシタ５２の
容量が大きくならないためである。次に、図５（ｃ）に
示すように、ポリシリコン７６を成膜し、加工してセル
プレート６７を形成する。その後、記憶ノード６５形成
時と同様してビット線６８を形成する。
【００２６】次に、本実施の形態に係る半導体記憶装置
の動作について説明する。不揮発情報記憶用メモリセル
アレイ２０のメモリセルＭ1m〜Ｍn(m+1)に情報を不揮発
的に記憶させる場合は、セルプレート電位発生回路接続
信号ＶＣＰＣＯＮを“Ｈ”レベルにする。これにより、
トランジスタＴ12〜Ｔn2がオン、トランジスタＴ12m〜
Ｔn2m がオフになり、トランジスタＴ11m 〜Ｔn1(m+1)
のゲートにカラムアドレス信号ＡＹ1 〜ＡＹn が入力さ
れる。このとき、同時に、トランジスタＴm1〜Ｔmnがオ
フになり、プレート線４３1 〜４３n とプレート線４４
1 〜４４n の間が遮断され、セルプレート電位発生回路
４１の出力端とセルプレート電位端子２１1 ，２１2 と
が切り離される。この状態で、セルプレート電位端子２
１1 ，２１2 より、メモリセルＭ1m〜Ｍn(m+1)のキャパ
シタＣ1m〜Ｃn(m+1)を破壊することのできる大きさの電
圧（例えば電源電圧Ｖccの２倍の電圧）を印加すると共
に、外部よりカラムアドレスを入力して列を選択する。
選択された列に対応するカラムアドレス信号ＡＹ1 〜Ａ
Ｙn は“Ｌ”レベルから“Ｈ”レベルに遷移する。一
方、ワード線セレクト信号ＳＥＬを“Ｈ”とすると共
に、外部よりロウアドレスを入力して行を選択し、ロウ
アドレス発生回路（２）３６2 およびワード線選択ロジ
ック部３０2 によって、選択された行のワード線ＷＬm
またはＷＬm+1 を“Ｈ”レベルとし、ビット線ＢＬ1 〜
ＢＬn を接地する。これにより、メモリセルＭ1m〜Ｍnm
のキャパシタＣ1m〜ＣnmまたはメモリセルＭ1(m+1)〜Ｍ
n(m+1)のキャパシタＣ1(m+1)〜Ｃn(m+1)のうち、選択さ
れた列に対応するキャパシタのセルプレート電極にの
み、セルプレート電位端子２１1 またはセルプレート電
位端子２１2 からの電圧が印加され、この印加電圧によ
りキャパシタが選択的に破壊される。このようにして、
どのメモリセルＭ1m〜Ｍn(m+1)のキャパシタＣ1m〜Ｃn
(m+1)を破壊するかによって情報を不揮発的に記憶す
る。
の動作について説明する。不揮発情報記憶用メモリセル
アレイ２０のメモリセルＭ1m〜Ｍn(m+1)に情報を不揮発
的に記憶させる場合は、セルプレート電位発生回路接続
信号ＶＣＰＣＯＮを“Ｈ”レベルにする。これにより、
トランジスタＴ12〜Ｔn2がオン、トランジスタＴ12m〜
Ｔn2m がオフになり、トランジスタＴ11m 〜Ｔn1(m+1)
のゲートにカラムアドレス信号ＡＹ1 〜ＡＹn が入力さ
れる。このとき、同時に、トランジスタＴm1〜Ｔmnがオ
フになり、プレート線４３1 〜４３n とプレート線４４
1 〜４４n の間が遮断され、セルプレート電位発生回路
４１の出力端とセルプレート電位端子２１1 ，２１2 と
が切り離される。この状態で、セルプレート電位端子２
１1 ，２１2 より、メモリセルＭ1m〜Ｍn(m+1)のキャパ
シタＣ1m〜Ｃn(m+1)を破壊することのできる大きさの電
圧（例えば電源電圧Ｖccの２倍の電圧）を印加すると共
に、外部よりカラムアドレスを入力して列を選択する。
選択された列に対応するカラムアドレス信号ＡＹ1 〜Ａ
Ｙn は“Ｌ”レベルから“Ｈ”レベルに遷移する。一
方、ワード線セレクト信号ＳＥＬを“Ｈ”とすると共
に、外部よりロウアドレスを入力して行を選択し、ロウ
アドレス発生回路（２）３６2 およびワード線選択ロジ
ック部３０2 によって、選択された行のワード線ＷＬm
またはＷＬm+1 を“Ｈ”レベルとし、ビット線ＢＬ1 〜
ＢＬn を接地する。これにより、メモリセルＭ1m〜Ｍnm
のキャパシタＣ1m〜ＣnmまたはメモリセルＭ1(m+1)〜Ｍ
n(m+1)のキャパシタＣ1(m+1)〜Ｃn(m+1)のうち、選択さ
れた列に対応するキャパシタのセルプレート電極にの
み、セルプレート電位端子２１1 またはセルプレート電
位端子２１2 からの電圧が印加され、この印加電圧によ
りキャパシタが選択的に破壊される。このようにして、
どのメモリセルＭ1m〜Ｍn(m+1)のキャパシタＣ1m〜Ｃn
(m+1)を破壊するかによって情報を不揮発的に記憶す
る。
【００２７】不揮発情報記憶用メモリセルアレイ２０の
メモリセルＭ1m〜Ｍn(m+1)に不揮発的に記憶された情報
を読み出す場合は、セルプレート電位発生回路接続信号
ＶＣＰＣＯＮを“Ｌ”レベルにする。これにより、トラ
ンジスタＴ12〜Ｔn2がオフ、トランジスタＴ12m 〜Ｔn2
m がオン、トランジスタＴm1〜Ｔmnがオンになり、メモ
リセルＭ1m〜Ｍn(m+1)のキャパシタＣ1m〜Ｃn(m+1)のセ
ルプレート電極には、全て、セルプレート電位発生回路
４１から出力されるセルプレート電位（例えば電源電圧
Ｖcc）が印加される。この状態で、ワード線セレクト信
号ＳＥＬを“Ｈ”レベルにすると共に、外部よりロウア
ドレスを入力して行を選択し、選択された行のワード線
ＷＬm またはＷＬm+1 を“Ｈ”レベルにして、メモリセ
ルＭ1m〜ＭnmまたはメモリセルＭ1(m+1)〜Ｍn(m+1)を選
択する。また、外部よりカラムアドレスを入力して列を
選択し、カラムアドレス信号ＡＹ1 〜ＡＹn によって、
トランジスタＴ1m〜Ｔnmのうちのいずれかまたはトラン
ジスタＴ1(m+1)〜Ｔn(m+1)のうちのいずれかを選択的に
オンにして、揮発性のデータ書き込み、読み出し動作を
実施すると、キャパシタの誘電膜（キャパシタ酸化膜６
６）が破壊されているメモリセルでは“０”データが読
み出し不良となる。すなわち、例えば、メモリセルＭ1m
〜Ｍn(m+1)に、入出力端子１６より入力したデータ
“０”を書き込んで、読み出すと、キャパシタの誘電膜
が破壊されているメモリセルではデータ“１”が読み出
され、入力したデータと一致しないため、読み出し不良
となる。このようにして、どのメモリセルＭ1m〜Ｍn(m+
1)のキャパシタＣ1m〜Ｃn(m+1)が破壊されているかを認
識することができ、これにより、不揮発情報記憶用メモ
リセルアレイ２０のメモリセルＭ1m〜Ｍn(m+1)に不揮発
的に記憶された情報を読み出すことができる。
メモリセルＭ1m〜Ｍn(m+1)に不揮発的に記憶された情報
を読み出す場合は、セルプレート電位発生回路接続信号
ＶＣＰＣＯＮを“Ｌ”レベルにする。これにより、トラ
ンジスタＴ12〜Ｔn2がオフ、トランジスタＴ12m 〜Ｔn2
m がオン、トランジスタＴm1〜Ｔmnがオンになり、メモ
リセルＭ1m〜Ｍn(m+1)のキャパシタＣ1m〜Ｃn(m+1)のセ
ルプレート電極には、全て、セルプレート電位発生回路
４１から出力されるセルプレート電位（例えば電源電圧
Ｖcc）が印加される。この状態で、ワード線セレクト信
号ＳＥＬを“Ｈ”レベルにすると共に、外部よりロウア
ドレスを入力して行を選択し、選択された行のワード線
ＷＬm またはＷＬm+1 を“Ｈ”レベルにして、メモリセ
ルＭ1m〜ＭnmまたはメモリセルＭ1(m+1)〜Ｍn(m+1)を選
択する。また、外部よりカラムアドレスを入力して列を
選択し、カラムアドレス信号ＡＹ1 〜ＡＹn によって、
トランジスタＴ1m〜Ｔnmのうちのいずれかまたはトラン
ジスタＴ1(m+1)〜Ｔn(m+1)のうちのいずれかを選択的に
オンにして、揮発性のデータ書き込み、読み出し動作を
実施すると、キャパシタの誘電膜（キャパシタ酸化膜６
６）が破壊されているメモリセルでは“０”データが読
み出し不良となる。すなわち、例えば、メモリセルＭ1m
〜Ｍn(m+1)に、入出力端子１６より入力したデータ
“０”を書き込んで、読み出すと、キャパシタの誘電膜
が破壊されているメモリセルではデータ“１”が読み出
され、入力したデータと一致しないため、読み出し不良
となる。このようにして、どのメモリセルＭ1m〜Ｍn(m+
1)のキャパシタＣ1m〜Ｃn(m+1)が破壊されているかを認
識することができ、これにより、不揮発情報記憶用メモ
リセルアレイ２０のメモリセルＭ1m〜Ｍn(m+1)に不揮発
的に記憶された情報を読み出すことができる。
【００２８】通常のメモリセルを有するメモリセルアレ
イ１０に対する書き込み、読み出しの際には、ワード線
セレクト信号ＳＥＬを“Ｌ”レベルにし、ロウアドレス
発生回路（１）３６1 からのロウアドレス信号によって
メモリセルアレイ１０の任意の行を選択できるようにす
る。また、メモリセルアレイ１０の各メモリセルＭ11〜
Ｍnnにおけるキャパシタ１２のセルプレート電極には、
全て、セルプレート電位発生回路４１から出力されるセ
ルプレート電位が印加される。メモリセルアレイ１０に
対する書き込み、読み出しの動作は、従来のＤＲＡＭと
同様である。
イ１０に対する書き込み、読み出しの際には、ワード線
セレクト信号ＳＥＬを“Ｌ”レベルにし、ロウアドレス
発生回路（１）３６1 からのロウアドレス信号によって
メモリセルアレイ１０の任意の行を選択できるようにす
る。また、メモリセルアレイ１０の各メモリセルＭ11〜
Ｍnnにおけるキャパシタ１２のセルプレート電極には、
全て、セルプレート電位発生回路４１から出力されるセ
ルプレート電位が印加される。メモリセルアレイ１０に
対する書き込み、読み出しの動作は、従来のＤＲＡＭと
同様である。
【００２９】以上説明したように、本実施の形態の半導
体記憶装置によれば、製造工程における履歴や試験結果
や製品情報等の情報を、付加情報としてチップ自身に不
揮発的に記憶させ、且つ読み出すことができる。これに
より、電気的試験において、チップ毎に試験結果等の情
報を認識することができる。また、製造工程における履
歴や試験結果や製品情報等の情報をチップに記憶させる
ことで、他の記憶媒体への記録が不要になる。そのた
め、ウェハ状態やチップ状態で半導体記憶装置を出荷す
る場合のようにマーキングによって製品コードを識別で
きない場合に特に有効である。また、不揮発情報を記憶
させるためにＲＡＭのチップ内にＲＯＭ（リード・オン
リ・メモリ）を内蔵させる必要がない。また、不揮発情
報記憶用メモリセルアレイ２０では、カラムアドレス信
号およびロウアドレス信号によって、キャパシタを破壊
するメモリセルＭ1m〜Ｍn(m+1)を選択することができる
ので、複数の情報を記憶することが可能であり、且つ情
報サイズの制約が少ない。
体記憶装置によれば、製造工程における履歴や試験結果
や製品情報等の情報を、付加情報としてチップ自身に不
揮発的に記憶させ、且つ読み出すことができる。これに
より、電気的試験において、チップ毎に試験結果等の情
報を認識することができる。また、製造工程における履
歴や試験結果や製品情報等の情報をチップに記憶させる
ことで、他の記憶媒体への記録が不要になる。そのた
め、ウェハ状態やチップ状態で半導体記憶装置を出荷す
る場合のようにマーキングによって製品コードを識別で
きない場合に特に有効である。また、不揮発情報を記憶
させるためにＲＡＭのチップ内にＲＯＭ（リード・オン
リ・メモリ）を内蔵させる必要がない。また、不揮発情
報記憶用メモリセルアレイ２０では、カラムアドレス信
号およびロウアドレス信号によって、キャパシタを破壊
するメモリセルＭ1m〜Ｍn(m+1)を選択することができる
ので、複数の情報を記憶することが可能であり、且つ情
報サイズの制約が少ない。
【００３０】また、実施の形態のように、通常のＤＲＡ
Ｍに不揮発情報記憶用メモリセルアレイ２０を設けた場
合には、不揮発情報記憶用メモリセルアレイ２０のメモ
リセルＭ1m〜Ｍn(m+1)と通常のメモリセルアレイ１０の
メモリセルＭ11〜Ｍnnを同じ構造にできるため、製造が
容易である。
Ｍに不揮発情報記憶用メモリセルアレイ２０を設けた場
合には、不揮発情報記憶用メモリセルアレイ２０のメモ
リセルＭ1m〜Ｍn(m+1)と通常のメモリセルアレイ１０の
メモリセルＭ11〜Ｍnnを同じ構造にできるため、製造が
容易である。
【００３１】なお、本発明は上記実施の形態に限定され
ず、例えば、通常の情報を記憶するためのメモリセルア
レイ部分は、ＤＲＡＭに限らず、ＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）等の他の種類のメモ
リでも良い。また、上記実施の形態では、不揮発情報記
憶用メモリセルアレイ２０において、メモリセルを２ワ
ード線分設けているが、メモリセルは１ワード線分設け
ても良いし、３ワード線分以上設けても良い。
ず、例えば、通常の情報を記憶するためのメモリセルア
レイ部分は、ＤＲＡＭに限らず、ＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）等の他の種類のメモ
リでも良い。また、上記実施の形態では、不揮発情報記
憶用メモリセルアレイ２０において、メモリセルを２ワ
ード線分設けているが、メモリセルは１ワード線分設け
ても良いし、３ワード線分以上設けても良い。
【００３２】
【発明の効果】以上説明したように請求項１ないし３の
いずれか１に記載の半導体記憶装置によれば、揮発性情
報を記憶するための揮発性メモリブロックの他に、ビッ
ト線と不揮発性記憶セル用プレート線との間に不揮発性
記憶用キャパシタと不揮発性記憶用選択トランジスタが
直列に接続された不揮発性情報を記憶するための第２の
メモリセルを有する不揮発性メモリブロックを設けたの
で、製造工程における履歴や試験結果や製品情報等の情
報をチップ自身に不揮発的に記憶させ、且つ読み出すこ
とができるという効果を奏する。
いずれか１に記載の半導体記憶装置によれば、揮発性情
報を記憶するための揮発性メモリブロックの他に、ビッ
ト線と不揮発性記憶セル用プレート線との間に不揮発性
記憶用キャパシタと不揮発性記憶用選択トランジスタが
直列に接続された不揮発性情報を記憶するための第２の
メモリセルを有する不揮発性メモリブロックを設けたの
で、製造工程における履歴や試験結果や製品情報等の情
報をチップ自身に不揮発的に記憶させ、且つ読み出すこ
とができるという効果を奏する。
【００３３】また、請求項２記載の半導体記憶装置によ
れば、第１のメモリセルと第２のメモリセルを同様の構
造としたので、上記効果に加え、製造が容易になるとい
う効果を奏する。
れば、第１のメモリセルと第２のメモリセルを同様の構
造としたので、上記効果に加え、製造が容易になるとい
う効果を奏する。
【図１】本発明の一実施の形態に係る半導体記憶装置の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１におけるメモリセルの等価回路を示す回路
図である。
図である。
【図３】図１におけるメモリセルの代表的な構造を示す
断面図である。
断面図である。
【図４】図３に示したメモリセルの製造方法を説明する
ための説明図である。
ための説明図である。
【図５】図３に示したメモリセルの製造方法を説明する
ための説明図である。
ための説明図である。
Ｍ11〜Ｍnn，Ｍ1m〜Ｍn(m+1)…メモリセル、ＷＬ1 〜Ｗ
Ｌn ，ＷＬm ，ＷＬm+1 …ワード線、ＢＬ1 〜ＢＬm ，
ＢＬＢ1 〜ＢＬm …ビット線、Ｔ1m〜Ｔn(m+1)，Ｔ11m
〜Ｔn1(m+1) ，Ｔm1〜Ｔmn，Ｔ12〜Ｔn2，Ｔ12m 〜Ｔn2
m …トランジスタ、Ｃ1m〜Ｃn(m+1)…キャパシタ、１０
…メモリセルアレイ、１７…カラムアドレス発生回路、
２０…不揮発情報記憶用メモリセルアレイ、３０1 ，３
０2 …ワード線選択ロジック部、３６1 ，３６2 …ロウ
アドレス発生回路、４０…セルプレート電位コントロー
ル部
Ｌn ，ＷＬm ，ＷＬm+1 …ワード線、ＢＬ1 〜ＢＬm ，
ＢＬＢ1 〜ＢＬm …ビット線、Ｔ1m〜Ｔn(m+1)，Ｔ11m
〜Ｔn1(m+1) ，Ｔm1〜Ｔmn，Ｔ12〜Ｔn2，Ｔ12m 〜Ｔn2
m …トランジスタ、Ｃ1m〜Ｃn(m+1)…キャパシタ、１０
…メモリセルアレイ、１７…カラムアドレス発生回路、
２０…不揮発情報記憶用メモリセルアレイ、３０1 ，３
０2 …ワード線選択ロジック部、３６1 ，３６2 …ロウ
アドレス発生回路、４０…セルプレート電位コントロー
ル部
Claims (3)
- 【請求項１】 列選択のためのビット線と、行選択のた
めのワード線と、前記ビット線および前記ワード線に接
続され、揮発性情報を記憶するための行列状に配置され
た第１のメモリセルと、この第１のメモリセルへの書き
込みおよび読み出しを行う書き込み読み出し制御手段と
を有する揮発性メモリブロックと、 不揮発性情報の書き込みに用いられる不揮発性記憶書き
込み用高電位線と、前記揮発性メモリブロックと共通に
用いられるビット線と、このビット線に接続され、不揮
発性情報を記憶するための行列状に配置された第２のメ
モリセルと、この第２のメモリセルのセルプレート電極
側に接続された不揮発性記憶セル用プレート線と、前記
第２のメモリセルへの書き込みおよび読み出しを行う書
き込み読み出し制御手段とを有する不揮発性メモリブロ
ックと備えた半導体記憶装置であって、 前記第２のメモリセルは、 不揮発性情報を記憶するための不揮発性記憶用キャパシ
タと、 前記揮発性メモリブロックと共通に用いられるビット線
と前記不揮発性記憶用キャパシタの一方の電極間に接続
された不揮発性記憶用選択トランジスタと、 前記不揮発性記憶用キャパシタの他方の電極と前記不揮
発性記憶書き込み用高電位線との間に接続され、前記第
２のメモリセルへの書き込み時に選択的に導通されるス
イッチング手段とを有することを特徴とする半導体記憶
装置。 - 【請求項２】 前記第１のメモリセルは、情報記録用キ
ャパシタと、前記ビット線と前記情報記憶用キャパシタ
の一方の電極間に接続されたセル選択用トランジスタと
を有し、前記情報記録用キャパシタの他方の電極が共通
の揮発性記憶セル用プレート線に接続されていることを
特徴とすることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】 前記揮発性記憶セル用プレート線と前記
不揮発性記憶セル用プレート線との間に設けられ、不揮
発性情報の書き込み時に遮断され、それ以外の動作モー
ド時には導通される第２のスイッチング手段を備えたこ
とを特徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8129367A JPH0950700A (ja) | 1995-06-01 | 1996-04-26 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15668995 | 1995-06-01 | ||
| JP7-156689 | 1995-06-01 | ||
| JP8129367A JPH0950700A (ja) | 1995-06-01 | 1996-04-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950700A true JPH0950700A (ja) | 1997-02-18 |
Family
ID=26464788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8129367A Pending JPH0950700A (ja) | 1995-06-01 | 1996-04-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0950700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055731A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置及び情報処理システム |
-
1996
- 1996-04-26 JP JP8129367A patent/JPH0950700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055731A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置及び情報処理システム |
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