JPH09507103A - デジタル位相検出器 - Google Patents

Abstract

(57)【要約】 本発明は、比較クロック（ＶＴ）と基準クロック（ＲＴ）との間の位相ずれを検出するためのデジタル位相検出器に関する。第１の手段（ＳＴＡ，ＳＴＯ）は、基準クロックパルスと比較クロックパルス（ＲＴ，ＶＴ）とからスタート信号及びストップ信号を形成する。カウンタ（ＺＧ、Ｚ）は、スタート信号と後続のストップ信号との間の時間窓内で、高周波計数クロック（ＺＴ）のパルスを計数する。カウンタ（ＺＧ，Ｚ）の計数値は位相ずれに対する尺度となる。この形式のデジタル位相検出器は量子化誤差を有する。基準クロックに対して先行又は遅れた比較クロックから得られる符号情報を適用することと、計数値に対して定数を加算する手段（ＭＰ）によって、量子化誤差の影響を格段に低減することができる。本発明の位相検出器により、正確にクロック追従制御する位相制御ループが得られる。なぜなら、比較クロックと基準クロックとの位相ずれが最小の場合でも制御信号が得られるからである。

Description

【発明の詳細な説明】 デジタル位相検出器 本発明は請求項１の上位概念の構成を有するデジタル位相検出器に関する。 N.Nessler，D．Fritz著“Ein digitales Phasenmessgeraet”、ELEKTRINIK 19 74，Heft ９，Band 23，３１９ページ以降から、冒頭に述べた形式のデジタル位 相検出器を有する位相測定器が公知である。 デジタル位相検出器は、基準クロックおよび比較クロックの時間的に順次連続 するパルスからスタート信号およびストップ信号を発生する手段と、スタート信 号と後続のストップ信号との間の時間窓内でパルスをカウントアップするカウン タとを有し、カウンタの計数値が基準クロックと比較クロックとの間の位相差に 対する尺度となる。このようなデジタル位相検出器は、R．Best著“Theorie und Anwendungen des Phase-looked Loops”，AT-Verlag Aarau，Stuttgart，第４ 版、1987，４６ページ、写真31/3から公知である。この位相検出器は、非常に小 さな位相差は量子化誤差のため識別することができないという欠点を有する。 符号を伴う出力信号を送出するアナログ位相検出器は、Tietze/Schenk著“Hal bleiter-Schaltungstechnik”，Springer-Verlag Berlinm，Heidelberg，第１０ 版 、1993，ページ９６２以降から公知である。この出力信号は矩形パルスであり、 このパルスの幅は位相差に比例し、その振幅は位相差が負のときに負である。 本発明の課題は、高い位相分解能を有する冒頭に述べた形式のデジタル位相検 出器を安価に提供することである。 この課題は本発明により、請求項１の構成により解決される。有利な実施例は 従属請求項に記載されている。 位相検出器は２つのパルス間の位相差を次のようにして検出する。すなわち、 当該パルス間に発生する時間差を高周波計数クロックにより計数することによっ て検出する。この位相検出器は量子化誤差を有している。計数クロックが非常に 高い場合でもこの位相検出器の精度はしばしば満足できるものではない。本発明 の手段により、位相制御回路の出力位相に及ぼす量子化誤差の影響が格段に低減 される。比較クロックは正確に基準クロックに追従することができる。 本発明の実施例を以下、図面に基づき詳細に説明する。 図１は、デジタル位相検出器のブロック回路図、 図２は、図１の位相検出器での信号時間経過を示す線図、 図３は、符号情報を有しないデジタル位相検出器の検出器特性曲線図、 図４は、符号情報を伴うデジタル位相検出器の検出器特性曲線図、 図５は、ゼロ点での跳躍を含むデジタル位相検出器の検出器位相特性曲線図、 図６は、符号処理および検出器特性曲線のゼロ点での跳躍形成がメモリに記憶 されるデジタル位相検出器を有する位相制御ループのブロック回路図、 図７は、符号処理および検出器特性曲線のゼロ点での跳躍形成が回路技術的に 実現されたデジタル位相検出器を有する位相制御ループのブロック回路図である 。 図１にはデジタル位相検出器が示されている。この検出器は基準クロックパル スＲＴと比較クロックパルスＶＴとの間の位相差を検出する。基準クロックＲＴ と比較クロックＶＴは両方とも論理ゲートＳＴＡと論理ゲートＳＴＯに供給され る。論理ゲートＳＴＡはスタート信号を形成し、論理ゲートＳＴＯはストップ信 号を形成する。この第１の手段ＳＴＡとＳＴＯに対して他の構成部を使用するこ ともできる。第１のパルスがスタート信号を形成し、この第１のパルスに続く第 ２のパルスが所属のストップ信号を形成する。この形成は、両方のパルスが基準 クロックＲＴおよび比較クロックＶＴのどちらから発生したものであるかに関係 なく行われる。第２の手段、例えば論理ゲートＶＺは、２つのクロックのどちら 、すなわち基準クロックＲ Ｔまたは比較クロックＶＴのどちらがそれぞれスタート信号をトリガしたかを識 別する。ゲートＶＺはまた、比較クロックＶＴの位相が基準クロックＲＴの位相 を基準にして進んでいるかまたは遅れているかの情報も送出する。これは符号情 報と同義である。 良好な時間分解能を達成するためには、基準クロックＲＴと比較クロックＶＴ および論理ゲートＳＴＡとＳＴＯに対して矩形信号を使用すると有利である。こ れら論理ゲートはこの矩形信号のエッジに対してトリガする。 論理回路ＰＤＬはスタート信号およびストップ信号を用いてカウンタゲートＺ Ｇを制御する。このカウンタゲートＺＧおよびカウンタＺにより、計数クロック ＺＴのパルスがカウントアップされる。結果はカウンタＺのパラレルインターフ ェース１、２、…、ｋに出力される。基準クロックパルスＲＴと比較クロックパ ルスＶＴとの間の位相差はまたデジタル計数値として存在し、有利には例えば計 算ユニットＭＰにより直接処理することができる。デジタル分解により発生する 量子化誤差を小さくするためには、計数クロックＺＴの周波数をできるだけ高く しなければならない。 第３の手段、例えば計算ユニットＭＰはマイクロプロセッサ、シグナルプロセ ッサまたはＡＳＩＣとすることができる。これにより位相検出器の制御及び情報 処理を行う。計数値が計算ユニットＭＰに読み込まれ たならば、この計算ユニットは論理回路ＰＤＬに信号ＭＰＦを送出する。この論 理回路はこれに基づきカウンタＺゲートＶＺをリセットし、新たな計数サイクル をカウンタゲートＺＧとカウンタＺでスタートパルス及びストップパルスにより 開始する。計数サイクルが終了すると、計数値がカウンタＺのパラレルインター フェースに出力される。論理回路ＰＤＬは信号ＰＤＦを計算ユニットＭＰに送出 し、これにより計算ユニットは計数値および符号情報を読み出す。このようにし て周期的な間隔、すなわち基準クロックの周期で、基準クロックパルスＲＴと比 較クロックパルスＶＴとの間の位相差が検出される。 デジタル位相検出器の信号の時間経過が図２に示されている。ＲＴは基準クロ ックＲＴであり、１周期ＰＲＴを有する。ＶＴは比較クロックＶＴである。基準 クロックＲＴの位相は比較クロックＶＴの位相に対して進んでおり、したがって スタート信号を形成する（図１の論理ゲートＳＴＡで）。比較クロックＶＴのパ ルスはストップ信号を形成する。基準クロックＲＴのパルスが比較クロックＶＴ のパルスより進んでいるという情報は、符号情報ＶＺとして解釈することができ 、この実施例では負ｎｅｇにより示されている。 スタート信号とストップ信号は時間窓ＺＦを定義し、この時間窓でカウンタゲ ートＺＧとカウンタＺ（図１）が時間クロックＺＴのパルスをカウントアップす る。結果は計数値ＺＷである。計数値ＺＷのカウントアップフェーズは図２に階 段ＴＳの形で示されている。 ここで比較クロックＶＴから発生するストップ信号は論理回路ＰＤＬ（図１） で信号ＰＤＦを形成し、この信号により計算ユニットＭＰが計数値ＺＷを読み出 す。計算ユニットＭＰが計数値ＺＷの読み出しと情報処理を終了すると、計算ユ ニットは信号ＭＰＦを論理回路ＰＤＬに出力する。この信号ＭＰＦにより論理回 路ＰＤＬは計数値ＺＷと符号情報ＶＺをリセットする。持続時間ＺＬの後、計算 ユニットＭＰは新たな計数サイクルに対して待機する。 計数値ＺＷは量子化された位相差ＰＨＩを基準にして、図３の線図のように示 されている。 図４の線図には、符号情報ＶＺが計算値ＲＦに共にプロットされている。これ により負の位相差ＰＨＩも定義される。このことは計算ユニットＭＰ（図１）で 、例えば計数値ＺＷと符号情報ＶＺとの乗算により実現することができる。 計算値ＲＷは位相差ＰＨＩの関数として位相検出器の特性曲線を表す。図４の 関数から、計算値ＲＷ＝０に、−１から＋１の位相領域ＰＨＩが割り当てられて いることがわかる。 図５の線図には、デジタル位相検出器の特性曲線が示されている。この特性曲 線はＰＨＩ＝０の個所で跳 躍する。この特性曲線を有する位相検出器は有利には位相制御回路に使用される 。これは、デジタル位相検出器の比較クロックＶＴに及ぼす量子化段階の影響を 格段に低減するためである。個所ＰＨＩ＝０での跳躍により、デジタル位相検出 器の位相ノイズ（量子化により惹起される）が格段に低減される。なぜなら、位 相差ＰＨＩが最小の場合でも、ゼロより大きいか又は小さい計算値ＲＷが存在す るからである。符号情報ＶＺは、比較クロックＶＴの位相が基準クロックＲＴの 位相よりも進んでいるかまたは遅れているかを示す。このことは位相制御回路に 対して、位相差ＰＨＩが非常に小さい場合でも、比較クロックの周波数を上昇す べきか低減すべきかという情報を形成する。この手段によって非常に良好な位相 同期が達成される。 図５の特性曲線は図３の特性曲線から次のようにして導出することができる。 すなわち、図３の特性曲線にまず計数値、例えば０．５を加算し、得られた結果 を引き続き符号と乗算して導出するのである。図５の特性曲線は原点を通過する が、ここからずらすこともできる。このことにより位相制御回路は、比較クロッ クの、基準クロックＲＴを基準にした位相ずれがゼロでないように制御すること ができる。そのために、計数値ＺＷからまず位相ずれに相当する定数を減算し、 引き続いて０．５を加算し、次に符号と乗算するのである。 図６には、デジタル位相検出器ＰＤ１、デジタル／アナログ変換器ＤＡ、同調 可能な発振器ＶＣＯおよび分周器ＦＴを有する位相制御回路が示されている。分 周器ＦＴは基準クロックＲＴの周波数とは異なる出力クロックＡＴを形成する。 位相検出器ＰＤ１は、図１に基づいて説明した位相検出器に相当する。計算ユ ニットＭＰは周期的な間隔でカウンタＺの計数値と、論理ゲートＶＺの符号情報 を記録する。これらのデータを計算ユニットＭＰが内部でプログラム経過を用い て処理する。これは図５の検出器特性曲線を形成するためである。検出器特性曲 線に基づいて、計算ユニットＭＰは比較クロックＶＴを追従制御するために発振 器ＶＣＯを制御する。 図７には、別のデジタル位相検出器ＰＤ２を有する位相制御回路が示されてい る。カウンタＺの計数値と、論理ゲートＶＺの符号情報はここでは計算ユニット ＭＰと回路技術的に接続されており、検出器特性曲線を計算ユニットＭＰで形成 するための計算コストが諸略される。このために、計算ユニットＭＰの入力側に おける計数値のｋビット１、２、…ｋが２、３、…ｋ＋１の個所で読み出され、 最下位ビット１に対する入力線路はレベルＨ（ハイ）に固定される。このことは 別のシステムでは計数値と０．５との加算に相当する。符号情報ＶＴは符号の状 態を表す、データ入力側の入力ビットと接続される。

Claims (1)

1. 【特許請求の範囲】 １． 基準クロックと比較クロックとの間の位相情報を形成するためのデジタ ル検出器であって、 時間的に順次連続する基準クロックパルスと比較クロックパルスとからスター ト信号およびストップ信号を発生する第１の手段と、 計数クロックのパルスを、スタート信号とストップ信号との間の時間窓内でカ ウントアップするカウンタとを有し、 前記カウンタの計数値は、基準クロックと比較クロックとの間の位相ずれに対 する尺度であり、 さらに、基準クロックと比較して先行又は遅れている比較クロックから符号情 報を形成する第２の手段を有するデジタル位相検出器において、 第３の手段（ＭＰ）が設けられており、該第３の手段は、計数値（ＺＷ）に定 数を加算し、得られた値に符号情報を配属することを特徴とするデジタル位相検 出器。 ２． 定数の加算を実行するために、固定の回路が第３の手段（ＭＰ）のデー タ入力側に設けられている請求項１記載のデジタル位相検出器。 ３． 第３の手段（ＭＰ）は計数値に定数０．５を加算し、当該加算は計数値 のｋビットを第３の手段（ＭＰ）の入力側で１ビットだけ比較的に高いビット方 向にずらし、当該入力側の最下位ビットを恒久的にレベル“Ｈ”にすることによ り行う請求項１又は２記載のデジタル位相検出器。 ４． 位相制御回路に使用される請求項１から３までのいずれか１項記載のデ ジタル位相検出器。