JPH09512652A - 多重命令セットによるデータ処理 - Google Patents

Abstract

(57)【要約】 ２つの命令セットを用いてデータ処理システムを説明する。両命令セットはプロセッサ・コア（２）内に完全なＮビット・データ通路を用いて処理を制御する。一方の命令セットは３２ビットの命令セットであり、他方は１６ビットの命令セットである。両命令セットは永久的に設定され、かつ命令をデコードする関連のハードウエア（３０、３６、３８）を有する。

Description

【発明の詳細な説明】 多重命令セットによるデータ処理 本発明は、データ処理の分野に関する。特に、本発明は、多数組のプログラム 命令ワードを使用するデータ処理に関する。 データ処理システムは、プログラム命令ワードの制御により動作するプロセッ サ・コアを使用しており、これらプログラム命令ワードはデコードされたときに 、制御信号を発生してプロセッサ・コア内の異なる要素を制御し、必要な機能を 実行することにより、プログラム命令ワードにより指定された処理を達成するた めに用いられる。 典型的なプロセッサ・コアは、与えられたビット幅のデータ通路を有するもの となり、このビット幅が与えられた命令に応答して操作することができるデータ ・ワードの長さを制限している。データ処理の分野における傾向は、これらのデ ータ通路幅のたゆまなき増加、例えば、８ビット・アーキテクチャから１６ビッ ト、３２ビット及び６４ビット・アーキテクチャへ漸次的な移行であった。これ がデータ通路幅を増加させると同時に、命令セットは（ＣＩＳＣ及びＲＩＳＣフ ィロソフィーにおいて）可能とする命令数及びこれら命令のビット長を増加させ た。例えば、１６ビット命令セットによる１６ビット・アーキテクチャの使用か ら３２ビット命令セットによる３２ビット・アーキテクチャの使用への移行があ った。 増加したアーキテクチャ幅に向かう移行による問題は、前の世代の機械用に書 かれたプログラム・ソフトウェアと逆互換性を保持したいことである。これに対 処する１つの方法は、互換性モードにより新しいシステムを提供することであっ た。例えば、ディジタル・イクイップメント・コーポレーション（Ｄｉｇｉｔａ ｌ Ｅｑｕｉｐｍｅｎｔ Ｃｏｒｐｏｒａｔｉｏｎ）のＶＡＸ１１コンピュータ は初期のＰＤＰ１１コンピュータ用の命令をデコードできるようにする互換性モ ードを有する。これは初期のプログラム・ソフトウェアを使用できるようにして いるが、このような使用では、動作している新しい処理システム において増大した機能を完全に活用するものではない。例えば、システムが実際 に３２ビットの算術演算をサポートするハードウエアを有しているときに、多分 、多段の１６ビットの算術演算のみを使用しているだけである。 このようなアーキテクチャ幅の変更に関連した他の問題は、新たに増大したビ ット幅の命令セットを使用するコンピュータ・プログラムの大きさが増大し勝ち ということである（３２ビット・プログラム命令ワードは１６ビット・プログラ ム命令ワードの２倍のメモリ空間を占める。）。大きさにおけるこのような増大 は、ある程度までは、単一の命令を実行して、従来、２つ以上の短い命令が必要 と思われていた１オペレーションを指定することにより、相殺させることである が、依然としてプログラム・サイズが増大する傾向にある。 この問題に対処する手法は、ユーザにそれ自身の命令セットを効果的に指定さ せることである。インターナショナル・ビジネス・マシン・コーポレーションに より製造されたＩＢＭ３７０コンピュータは、書き込み可能な制御ストアに関連 するものであり、これを使用して、ユーザが所望の操作に対してプロセッサ・コ アの異なる部分により命令プログラム・ワードをマッピングすることにより、そ れ自身に固有の命令セットを設定することができる。この手法は、良好な柔軟性 が得られるが、高速度のオペレーションを得ることは困難であり、また都合悪い ことに書き込み可能な制御メモリが集積回路の大きな領域を占める。更に、効率 的な予約命令セットの設計がユーザにとって厄介なタスクである。 更に、単一の命令セットが異なる長さの複数のプログラム命令ワードを有して いるシステムを設けることも知られている。この手法の１つの例はＭＯＳテクノ ロジーにより製造された６５０２マイクロプロセッサである。このプロセッサは 、可変数のオペランド・バイトが続く８ビットのオペレーション・コードを使用 している。このオペレーション・コードは、オペランドを識別し、かつ命令を実 行することが可能となる前に、まずデコードされる必要がある。これは、多くの メモリ・フェッチを必要とし、また一定した既知長のプログラム命令ワード（即 ち、オペレーション・コード及び任意のオペランド）に比較してシステム・パフ ォーマンスに大きな制約がある。 本発明は、１つの特徴から見ると、データを処理する装置を提供するものであ って、前記装置は、 Ｎビット・データ通路を有し、複数のコア制御信号に応答するプロセッサ・コ アと、 第１のパーマネント命令セットからＸビット・プログラム命令ワードをデコー ドして前記コア制御信号を発生し、前記Ｎビット・データ通路を使用する処理を トリガさせる第１のデコード手段と、 第２のパーマネント命令セットからＹビット・プログラム命令ワードをデコー ドして前記コア制御信号を発生し、前記Ｎビット・データ通路を使用する処理を トリガさせ第２のデコード手段であって、ＹがＸより小さい前記第２のデコード 手段と、 受け取ったプログラム命令ワードにより前記第１のデコード手段を使用する第 １の処理モードか、又は受け取ったプログラム命令ワードにより前記第２のデコ ード手段を使用する第２の処理モードかを選択する命令セット・スイッチとを含 む。 本発明は、幅広基準のＸビット命令セット及びＮビット・データ通路（例えば 、３２ビット・データ通路上で動作する３２ビット命令セット）を有するシステ ムにおいて、しばしば、Ｘビット命令セットの全機能が通常のプログラミングに おいて使用されていないことを認識している。その１例は、３２ビット分岐命令 である。この分岐命令は、ごくまれにしか使用しない３２メガバイト・レンジを 有している。従って、この分岐は、大抵の場合に、わずかな命令に対するものだ けであって、３２ビット命令内の大抵のビットは何の情報も担うことがない。３ ２ビット命令セットを使用して書かれた多くのプログラムは、コード密度が低く 、必要以上に多くのプログラム・メモリ空間を使用していることになる。 本発明は、完全Ｎビット・データ通路上で動作するのをそのままとする、別個 のパーマネントＹビット命令セットを備えることにより、この問題に対処してい る。ただし、ＹはＸより小さい。従って、Ｘビット命令セットの複雑さを必要と することなく、これらアプリケーションに対するコード密度を増加させながら、 同時にＮビット・データ通路のパフォーマンスが得られる。 ２つのパーマネント命令セットを備えることにおいて１つの共同作用が存在す る。ユーザは、使用している命令セットを変更させてプログラムの環境を適合さ せる柔軟性が許容され、かつ製造者によって両命令セットが、Ｎビット・データ 通路の使用を犠牲にすることなく、効率的に実施される（相対的なタイミングが 臨界的になっているＲＩＳＣプロセッサのような高いパフォーマンスのシステム において臨界的である。）。 この構成の他の利点は、Ｙビット命令セットにより動作するときは、単位時間 当たりわずかなバイトのプログラム・コードが動作するので、プログラム・コー ドを記憶するメモリ・システムのデータ転送機能に課せられる要求の厳しさがそ れだけ軽減される。これは複雑さ及びコストを軽減させるものである。 更に、本発明はこの分野における通常の傾向と逆方向に移行している。この傾 向は、プロセッサの各新しい世代により、命令セットに更に多くの命令が付加さ れ、かつ命令セットはこれに対応するためにますます広幅となる。これに対して 、本発明は、完全な範囲の広幅の命令セットを必要としない状況で使用するよう に、広幅の複雑な命令セットから開始し、次いでより狭い命令セットを付加する （大きな数の命令に対して小さな空間による）。 第１の命令セット及び第２の命令セットが完全に従属していてもよいことは、 理解されるであろう。しかし、本発明の好ましい実施例では、前記第２の命令セ ットが前記第１の命令セットにより提供されたオペレーションのサブセットを提 供する。 前記プロセッサ・コアのハードウエア要素は両命令セットを容易に適合させる ようにセットされてもよいので、前記第２の命令セットが前記第１の命令セット のサブセットであると仮定すると、更に効率的なオペレーションが可能になる。 既存のプログラム・命令セットに増大したビット長のプログラム命令ワードの 命令セットを付加したときは、２つの命令セットからのプログラム命令ワードが 直交していることを確認することが可能である。しかし、前記命令セット・スイ ッチは、この制約をなくすようにし、かつ前記第２の命令セットが前記第１の命 令セットに対して非直交となるシステムを可能にする。 非直交の命令セットを使用できることは、システムの設計者の負担を軽減し、 かつ他の点の命令セット設計をより効率的に処理できるようにする。 前記命令セット・スイッチは、何らかの手動介入によるハードウエア型式のス イッチであってもよい。しかし、本発明の好ましい実施例では、前記命令セット ・スイッチが命令セット・フラグに対して応答する手段を備えているものであっ て、前記命令セット・フラグがユーザ・プログラム制御によりセット可能である 。 前記命令セット・スイッチを使用してソフトウェア制御により第１の命令セッ トと第２の命令セットとの間で切り換えられるようにすると、かなり都合がよい 。例えば、プログラマは、プログラムの大多数に関するコード密度を増加させる ために、第２の命令セットをそのＹビット・プログラム命令に使用し、かつ電力 の増大及び第１の命令セットの複雑さが要求されるプログラムの小部分について はそのＸビット・プログラム命令ワードにより、第１の命令セットへ一時的に切 り換えることもできる。 独立した２つの命令セットをサポートすると、システムに複雑さを付加させる 恐れがある。本発明の好ましい実施例において、前記プロセッサ・コアは現在適 用可能な処理ステータス・データを記憶するプログラム・ステータス・レジスタ と、セーブしたプログラム・ステータス・レジスタとを備えるものであって、前 記セーブしたプログラム・ステータス・レジスタは、プログラム例外が発生して プログラム処理例外の実行原因となるときに、メイン・プログラムに関連した処 理ステータス・データを記憶するために用いられ、前記命令セット・フラグは前 記処理ステータス・データの一部分である。 処理ステータス・データの一部として命令セット・フラグを設けると、例外が 発生したときに、これをセーブするのが保証される。このようにして、１つの例 外ハンドラが両処理モードにおける例外を処理することができ、また例外を処理 する際にこれが重要なものであれば、セーブしたプログラム・ステータス・レジ スタ内の前記セーブした命令セット・フラグをアクセスできるようにされてもよ い。更に、前記例外ハンドラは、設計上の制約によりその速度又はコード密度を 改善するように、いずれかの命令セットを使用できるようにされてもよい。 本発明の好ましい実施例は、命令セットが異なることによるビット長の相違に 対処するために、前記プロセッサ・コアがプログラム・カウンタ・レジスタと、 前記プログラム・カウンタ・レジスタ内に記憶されて次のプログラム命令ワード を指示するプログラム・カウントの値を増加させるプログラム・カウンタ・イン クリメンタとを含むものであって、前記プログラム・カウンタ・インクリメンタ は前記第１の処理モードに前記第２の処理モードと異なる増加ステップを適用す る。 前記第２の命令セットの短いプログラム命令ワードは、前記第１の命令セット と同じような量の情報を含むことができないことを理解すべきである。これに適 応するために、メモリ空間は、プログラム命令ワード内で指定することができる オペランド範囲を減少させることにより、第２の命令セット内で節減されること が好ましい。 本発明の好ましい実施例において、前記プロセッサ・コアは、前記第２の命令 セットからのプログラム命令ワードが単一のフェッチ・サイクルを必要とし、か つ第１の命令セットからのプログラム命令ワードが複数のフェッチ・サイクルを 必要とするように、Ｙビット・データ・バスによりメモリ・システムに接続され る。 Ｙビット・データ・バス及びメモリ・システムの使用により、より費用の安価 な総合システムを構築できるようにすると共に、少なくとも第２の命令セット用 の各プログラム命令ワードのために単一のフェッチ・サイクルを利用可能にさせ ている。 第１のデコード手段及び第２のデコード手段は、完全に個別のものであっても よい。しかし、本発明の好ましい実施例において、前記第２のデコード手段は、 前記第１のデコード手段の少なくとも一部分を再使用している。 前記第２のデコード手段により前記第１のデコード手段の少なくとも一部分を 再使用することにより、総合回路領域を減少させている。更に、前記第１の命令 セットが全般的に前記第２の命令セットほど複雑でなく、かつ同一のプロセッサ ・コアを駆動しているので、再使用を可能とするかなりの量の前記第２のデコー ド手段が存在する。 本発明は、他の特徴から見ると、データを処理する方法を提供するものであっ て、前記方法は、 Ｎビット・データ通路を有するプロセッサ・コアのために第１の処理モードか 又は第２の処理モードかを選択し、かつ複数のコア制御信号に応答するステップ と、 前記第１の処理モードにおいて、第１のパーマネント命令セットからＸビット ・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビッ ト・データ通路を使用する処理をトリガさせるステップと、 前記第２の処理モードにおいて、第２のパーマネント命令セットからＹビット ・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビッ ト・データ通路を使用する処理をトリガさせるステップであって、ＹがＸより小 さい前記ステップと を含む。 さて、添付図面を参照し、単なる例として本発明の一実施例を説明する。 第１図はプロセッサ・コア及びメモリ・システムに関連するデータ処理装置を 概要的に示す。 第２図は単一の命令セットを有するシステム用の命令及び命令デコードを概要 的に示す。 第３図は２つの命令セットを有するシステムに使用する命令パイプライン及び 命令デコードを示す。 第４図はＸビット・プログラム命令ワードのデコード処理を示す。 第５図及び第６図はＹビット・プログラム命令ワードをＸビット・プログラム 命令ワードにマッピングする処理を示す。 第７図はＸビット命令セットを示す。 第８図はＹビット命令セットを示す。 第９図は第１の命令セット及び第２の命令セットに適用可能な処理レジスタを 示す。 第１図はＹビット・メモリ・システム４に接続されたプロセッサ・コア２を含 み、（集積回路の一部として形成される）データ処理システムを示す。この場合 に、Ｙは１６に等しい。 プロセッサ・コア２はレジスタ・バンク６、ブース（Ｂｏｏｔｈｓ）乗算器８ 、バレル（ｂａｒｒｅｌ）シフタ１０、３２ビット算術論理演算器１２及び書き 込 みデータ・レジスタ１４を含む。プロセッサ・コア２とメモリ・システム４との 間には、命令パイプライン１６、命令デコーダ１８及び読み出しデータ・レジス タ２０が配置されている。プロセッサ・コア２の一部分であり、メモリ・システ ム４をアドレス指定するプログラム・カウンタ・レジスタ２２が示されている。 プログラム・カウンタ・インクリメンタ２４は、各命令を実行して、命令パイプ ライン１６のために新しい命令をフェッチしなければならないときに、プログラ ム・カウンタ・レジスタ２２内のプログラム・カウント値を増加させるため、使 用される。 プロセッサ・コア２は種々の機能装置間のＮビット・データ通路（この場合に は、３２ビット・データ通路）に関連している。動作において、命令パイプライ ン１６内の命令は命令デコーダ１８によりデコードされ、命令デコーダ１８はプ ロセッサ・コア２内の異なる機能要素に転送される種々のコア制御信号を発生す る。プロセッサ・コアの異なる部分は、これらのコア制御信号に応答して、３２ ビット乗算、３２ビット加算、及び３２ビット論理オペレーションのような３２ ビットの処理オペレーションを実行する。 レジスタ・バンク６は現在のプログラミング・ステータス・レジスタ２６及び セーブしたプログラミング・ステータス・レジスタ２８とを含む。現在のプログ ラミング・ステータス・レジスタ２６はプロセッサ・コア２用の種々の条件及び ステータス・フラグを保持している。これらのフラグは処理モード・フラグ（例 えば、システム・モード、ユーザ・モード、メモリ破棄モード等）と共に、算術 演算オペレーション、キャリー等において０結果の発生を表すフラグを含むもの でもよい。セーブしたプログラミング・ステータス・レジスタ２８（このように バンクされた複数のセーブしたプログラミング・ステータス・レジスタのうちの １つでよい。）は、処理モードスイッチをトリガする例外が発生すると、現在の プログラミング・ステータス・レジスタ２６の内容を一時的に記憶するために使 用される。このようにして、例外処理はより高速かつより効率的に行われる。 現在のプログラミング・ステータス・レジスタ２６内には命令セット・フラグ Ｔが含まれている。この命令セット・フラグは命令デコーダ１８及びプログラム ・カウンタ・インクリメンタ２４に供給される。この命令セット・フラグＴがセ ットされると、システムは第２の命令セットの命令（即ち、Ｙビット・プログラ ム命令ワード、この場合では１６ビット・プログラム命令ワード）により動作す る。命令セット・フラグＴは、第２の命令セットにより動作するときに、小さな 増加ステップを取るようにプログラム・カウンタ・インクリメンタ２４を制御し ている。これは、第２の命令セットのプログラム命令ワードが小さいということ と矛盾するものではなく、従ってメモリ・システム４のメモリ位置内により密に 配置される。 先に述べたように、メモリ・システム４は１６ビット・データ・バスを介して 読み出しデータ・レジスタ２０及び命令パイプライン１６に接続された１６ビッ ト・メモリ・システムである。このような１６ビット・メモリ・システムは、高 いパフォーマンスの３２ビット・メモリ・システムより簡単かつ安価である。こ のような１６ビット・メモリ・システムを使用すると、１６ビット・プログラム 命令ワードは単一サイクルでフェッチされる。しかし、第２の命令セットからの ３２ビット命令を使用すると（命令セット・フラグＴにより表示されている）、 命令パイプライン１６用の単一３２ビット命令を復帰させるのに２つの命令フェ ッチを必要とする。 メモリ・システム４から必要とするプログラム命令ワードが復帰されると、命 令デコーダ１８によりデコードされ、命令が１６ビット命令であるか又は３２ビ ット命令であるかに拘わらず、プロセッサ・コア２内で３２ビット処理を開始さ せる。 第１図では、命令デコーダ１８が単一ブロックとして示されている。しかし、 １以上の命令セットに対処するために、命令デコーダ１８は第２図及び第３図に 関連して説明するように、もっと複雑な構造を有する。 第２図は命令パイプライン１６及び単一命令セットによりコピーするための命 令デコーダ１８を示す。この場合に、命令デコーダ１８は、３２ビット命令をデ コードするように機能する第１のデコード手段３０のみを含む。この第１のデコ ード手段３０はプログラマブル・ロジック・アレー（ＰＬＡ）を使用して第１の 命令セット（ＡＲＭ命令セット）をデコードして複数のコア制御信号３２を発生 し、これらのコア制御信号をプロセッサ・コア２に供給している。更に、現在デ コードされている（現在、コア制御信号３２を発生している）プログラム命令ワ ードは、命令レジスタ３４内にも保持される。プロセッサ・コア２内の各機能要 素（例えば、ブース乗算器８又はレジスタ・バンク６）は、この命令レジスタ３ ４から直接それらの処理オペレーションに必要とされるオペランドを読み込む。 このような構成のオペレーションの特徴は、第１のデコード手段３０としてそ れが動作するクロック・サイクルの初期においてその入力のうちの一定のもの（ パイプＣのパイプライン段から出発する実線として示されているＰビット）を必 要とすることである。これは、プロセッサ・コア２内の必要な要素を駆動するタ イミングにより、コア制御信号３２が発生することを保証することにある。第１ のデコード手段３０は比較的に大きく、かつ低速のプログラマブル・ロジック・ アレー構造であり、従ってタイミングを考慮することが重要である。 命令のデコードを行わせるためにこのようなプログラマブル・ロジック・アレ ー構造を設計することは、当該技術分野において通常のことである。これらの入 力から所望の出力を発生させることと共に、一組の入力が定義される。この場合 に、指定された組の命令パイプラインから指定された組の出力を発生させるＰＬ Ａ構造を作り出すために、商業的に利用可能なソフトウェアが用いられている。 第３図は第１の命令セット及び第２の命令セットを処理するように変更された 第２図のシステムを示す。命令セット・フラグＴにより第１の命令セットが選択 されると、システムは第２図に関連して説明されているように動作する。命令パ イプライン１６における命令が第２の命令セットからのものであることを命令セ ット・フラグＴが表しているときは、第２のデコード手段３６が活性になる。 この第２のデコード手段は高速ＰＬＡ３８及び並列低速ＰＬＡ４０を使用して １６ビット命令（サム（Ｔｈｕｍｂ）命令）をデコードする。高速ＰＬＡ３８は 、１６ビット・サム命令の複数ビット・サブセット（Ｑビット）を対応する３２ ビットＡＲＭ命令のＰビットにマップさせるために使用され、これら３２ビット ＡＲＭ命令は第１のデコード手段３０を駆動するために必要とされる。このマッ ピングの実行には比較的に小数のビットが要求されるだけなので、高速ＰＬＡ３ ８は比較的に浅くてもよく、従ってパイプＣの内容に応答して第１のデコード手 段がコア制御信号３２を発生させるために十分な時間が得られるように、十分な 速さで動作する。高速ＰＬＡ３８は、完全に命令をマッピングするために不必要 に時間を費やすことなく、第１のデコード手段に対して対応する３２ビット命令 の臨界的なビットを「だます」ように作用すると考えてよい。 しかし、完全３２ビット命令は、大幅な変更、及び大きな付加的な回路要素な しに動作することができるのであれば、プロセッサ・コア２が依然として必要と している。時間臨界的なマッピングを高速ＰＬＡ３８によって処理したことによ り、並列に接続された低速ＰＬＡ４０は、１６ビット命令を対応する３２ビット 命令にマッピングするために用いられる。このより複雑化したマッピングは、高 速ＰＬＡ３８及び第１のデコード手段３０が動作するために費やす全時間に及ぶ ことがあり得る。重要なことは、３２ビット命令が、プロセッサ・コア２に作用 するコア制御信号３２に応答して、十分な時間によりオペランドを読み取るため に命令レジスタ３４内に存在しなければならないということである。 第２の命令セットをデコードするときに第３図のシステムの総合的な動作は、 第２の命令セットからの１６ビット命令を第１の命令セットからの３２ビット命 令にこれらが命令パイプライン１６上を進行するに従って変換することにあるこ とを理解すべきである。これは、第２の命令セットからの命令を第１の命令セッ ト内の命令へ１対１でマッピングさせることが存在するのを保証するように、第 ２の命令セットを第１の命令セットのサブセットにすることにより、実施可能に される。 命令セットフラグＴを設けると、第２の命令セットを第１の命令セットに対し て非直交となるようにすることが可能である。これは、第１の命令セットが、何 ら空きビットなしに、直交する更なる命令セットを検出してデコード可能にする ために使用できる既存の命令セットとなる状況において、特に有用である。 第４図は３２ビット命令の出コーディングを示す。第４図の上端に、フェッチ ・オペレーション、デコード・オペレーション、及び実行オペレーションを実行 する連続的な処理クロック・サイクルが示されている。特定の命令（例えば、掛 け算命令）が必要なときは、１以上の付加的な実行サイクルを付加することがで きる。 ３２ビット命令４２は複数の異なるフィールドからなる。これらのフィールド 間における境界は第７図に後に示すように命令を区別するために異なる。 ビット命令４２内のいくつかのビットは、一次デコード・フェーズ内でデコー ドすることを必要とする。これらのＰビットはビット４〜７、２０及び２２〜２ ７である。第１のデコード手段３０が必要とし、かつ高速ＰＬＡ３８が「だまさ 」なければならない複数のビットが存在する。これらのビットは第１のデコード 手段に印加されてデコードされ、これによってデコード・サイクルの最初の部分 の終りで適当なコア制御信号３２を発生させる必要がある。必要ならば、デコー ド・サイクルの終わりである限り、完全な命令のデコードを行うことができる。 デコード・サイクルの終わりで、実行サイクル中にプロセッサ・コア２により命 令レジスタ３４から命令内の複数のオペランドが読み出される。 第５図は１６ビット命令を３２ビット命令にマッピングする１例を示す。太線 が３２ビット命令内のＰビットにマッピングすることを必要とする１６ビット命 令内のＱビットから、第１のデコード手段３０に印加することができるように出 発している。これらのビットの大部分は直線的にコピーされるか、又は単純なマ ッピングに係わっていることが分かる。１６ビット命令内のオペランドＲｎ’、 Ｒｄ及びイミディエイト（ｉｍｍｅｄｉａｔｅ、即値）は、それらの最上位ビッ トを０によりパディングして３２ビット命令を満たすことが必要である。このパ ディングは、３２ビット命令のオペランドが１６ビット命令のオペランドより大 きな範囲を有する結果として必要とされるものである。 第５図の最端に示す３２ビット命令の一般化したフォーマットにより、３２ビ ット命令は、１６ビット命令により表される命令のサブセットよりもかなり柔軟 性があることが明らかである。例えば、３２ビット命令は、その命令を条件によ って実行可能にさせる条件コードＣｏｎｄが先行している。これに対して、１６ ビット命令はそれ自身、何の条件コードも有しておらず、マッピングされるべき ３２ビット命令の条件コードは条件実行状態が「常に」と等価な「１１１０」値 にセットされる。 第６図はこのような命令の他のマッピングを示す。この場合に１６ビット命令 は、第５図に示したものと異なる形式のロード／ストア命令である。しかし、こ の命令も依然として３２ビット命令セットの単一データ転送命令のサブセットで ある。 第７図は３２ビット命令セットに関する異なる１１形式の命令のフォーマット を示す。これらの命令は、順に、 １．データ処理ＰＳＲ転送、 ２．乗算、 ３．単一データのスワップ、 ４．単一データの転送、 ５．未定、 ６．ブロック・データの転送、 ７．分岐、 ８．コ・プロセッサ・データの転送、 ９．コ・プロセッサ・データのオペレーション、 １０．コ・プロセッサ・レジスタの転送、及び １１．ソフトウェアの割込み である。 この命令の詳細な説明は、アドバンスドＲＩＳＣマシン社により製造されたＡ ＲＭ６のデータ・シートに見い出すことができる。第７図において太線枠内の命 令は、第５図及び第６図に示されているものである。 第８図は３２ビット命令セットに加えて設けられる１６ビット命令セットを示 す。この命令セットの太線枠内の命令は、第５図及び第６図にそれぞれ示されて いるものである。この１６ビット命令セット内の命令は、単一の３２ビット命令 セットに全てマッピングされてもよく、従って３２ビット命令セットのサブセッ トを形成する。 続いてこの命令セットにおける各命令間で転送されるフォーマットは、下記の ことを指定する。即ち、 フォーマット１：Ｏｐ＝０，１．両オペレーションは条件コード・フラグをセッ トする。 フォーマット２：Ｏｐ＝０，１．両オペレーションは条件コード・フラグをセッ トする。 フォーマット３：３オペレーション・コード。大きなイミディエイトを構築する ために使用される。 フォーマット４：Ｏｐは３オペレーション・コードを与え、全てのオペレーショ ンはＭＯＶＳＲｄ、Ｒｓ ＳＨＩＦＴ♯Ｉｍｍｅｄｉａｔｅ ５である。ただし、ＳＨＩＦＴは ０はＬＳＬ、 １はＬＳＲ、 ２はＡＳＲ である。 ＡＲＭにより定義された０によりシフトする。 フォーマット５：Ｏｐ１＊８＋Ｏｐ２は３２ＡＬＵオペレーション・コードＲｄ ＝ＲｄｏｐＲｎを与える。全てのオペレーションは条件コード ・フラグをセットする。オペレーションは、ＡＮＤ、ＯＲ、 ＥＯＲ、ＢＩＣ（ＡＮＤ ＮＯＴ）、ＮＥＧＡＴＥ、ＣＭＰ、 ＣＭＮ、ＭＵＬ、ＴＳＴ、ＴＥＱ、ＭＯＶ、ＭＶＮ（ＮＯＴ） 、 ＬＳＬ、ＬＳＲ、ＡＳＲ、ＲＯＲ。 ＡＤＣ、ＳＢＣ、ＭＵＬＬの喪失。 ０によりシフトし、ＡＲＭにより定義された３１より大である 。 ８特殊コード、ＬＯはレジスタ０〜７を指定し、ＨＩはレジス タ８〜１５を指定する。 ＳＰＥＣＩＡＬはＣＰＳＲ又はＳＰＳＲである。 ８空コード フォーマット６：Ｏｐは４オペレーション・コードを与える。全てのオペレーシ ョンは条件コード・フラグをセットする。 ＡＤＤをＡＤＤ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ５と交換 することができる。 フォーマット７：ＰＣ＋オフセット（２５６ワード、１０２４バイト）をロード する。オフセットは整合されたワードでなければならないこと に注意すべきである。 この命令は次の文字プールをアクセスするため、定数、アドレ ス等をロードするために使用される。 フォーマット８：ＳＰ（ｒ７）＋２５６ワード（１０２４バイト）からのワード をロードし、かつストアする。 ：ＳＰ（ｒ７）＋２５６かバイトからのバイトをロードし、かつ ストアする。 これらの命令はスタック及びフレーム・アクセス用のものであ る。 フォーマット９：ワード（又はバイト）、符号付きの３ビット Ｉｍｍｅｄｉａｔｅオフセット（後処理による増加／減少）、 強制再書き込みをロードし、かつストアする。 Ｌはロード／ストアであり、Ｕはアップ／ダウン（加算／引算 オフセット）、Ｂはバイト／ワードである。 これらの命令はアレー・アクセスを目的とする。 オフセットはバイトに対して０〜７、またワードに対して０、 ４〜２８を符号化する。 フォーマット１０：符号付きレジスタ・オフセット（前処理による増加／減少） によりワード（又はバイト）をロード及びストアする。再書 き込みなし。 Ｌはロード／ストア、Ｕはアップ／ダウン（加算／引算オフ セット）、Ｂはバイト／ワード これらの命令は、ベース＋オフセット・ポインタ・アクセス を目的とし、また８ビットとの組合わせにより、ＭＯＶ、 ＡＤＤ、ＳＵＢはかなり速いイミディエイト・オフセット・ アクセスを与える。 フオーマット１１：符号付き５ビット・イメディエイト・オフセット（前処理に よる増加／減少）によりワード（又はバイト）をロード及び ストアする。再書き込みなし。 Ｌはロード／ストアであり、Ｂはバイト／ワードである。 これらの命令は構造アクセス用を目的とする。 オフセットはバイトに対して０〜３１、またワードに対して ０、４〜１２４を符号化する。 フォーマット１２：多重ロード及びストア（強制再書き込み） Ｒｌｉｓｔはレジスタｒ０〜ｒ７を指定する。 これら命令のサブクラスは、一対のサブルーチン・コール命 令及びリターン命令である。 ｒ７がベースであり、かつビット７がｒｌｉｓｔにセットさ れるときのＬＭＤに対しては、ＰＣがロードされる。 ｒ７がベースであり、かつビット７がｒｌｉｓｔにセットさ れるときのＳＴＭに対しては、ＬＲがストアされる。 ｒ７がベース・レジスタとして使用されるときは、ｓｐが代 わりに使用される。 両者の場合には、フル下降スタックが実施される。即ち、 ＬＤＭはＡＲＭのＬＤＭＦＤと同様であり、ＳＴＭはＡＲＭ のＳＴＭＦＤと同様である。従ってブロック・コピーに対し ては、エンド・ポインタとしてｒ７を使用する。ｒ７がベー スでないときは、ＬＤＭ及びＳＴＭはＡＲＭのＬＤＭＩＡ、 ＳＴＭＩＡと同様である。 フォーマット１３：ロード・アドレス。この命令はＰＣ又はスタック・ポインタ に８ビットの符合なし定数を付加してその結果を宛先レジス タにストアする。 ＳＰビットは、ＳＰ又はＰＣがソースであるか否かを表す。 ｓｐがソースであり、かつｒ７が宛先レジスタとして指定さ れているときは、ＳＰは宛先レジスタとして使用される。 フォーマット１４：条件分岐、＋／−１２８バイト。ただし、ｃｏｎｄは条件コ ード（ＡＲＭに基づくものとして）定義され、ｃｏｎｄ＝ １５はＳＷＩとして符号化する（２５６のみがフルにされる 必要がある。）。 フォーマット１５：長い分岐及びリンクのビット２２：１２をセットする。 フォーマット１６：長い分岐及びリンクを実行する。オペレーションはＳＵＢ ｎｅｗｌｒ、ｐｃ、＃４；ＯＲＲ ｐｃ、ｏｌｄｌｒ、 ＃ｏｆｆｓｅｔ＜＜１である。ｎｅｗｌｒ及びｏｌｄｒ手段 はオペレーションの前後のｌｒレジスタを意味する。 前述のように、１６ビット命令セットは３２ビット命令セットに比較してオペ ランド範囲を減少させている。これに対して、１６ビット命令セットは、完全な ３２ビットの命令セット用に設けられているレジスタ６のサブセット（第１図を 参照すること）を用いる。第９図は１６ビット命令を設定することにより用いら れるレジスタのサブセットを示す。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年１月２６日 【補正内容】 このようなアーキテクチャ幅の変更に関連した他の問題は、新たに増大したビ ット幅の命令セットを使用するコンピュータ・プログラムの大きさが増大し勝ち ということである（３２ビット・プログラム命令ワードは１６ビット・プログラ ム命令ワードの２倍のメモリ空間を占める。）。大きさにおけるこのような増大 は、ある程度までは、単一の命令を実行して、従来、１以上の短い命令を必要と 思われていた１オペレーションを指定することにより、相殺させることであるが 、依然としてプログラム・サイズが増大する傾向にある。 この問題に対処する手法は、ユーザにそれ自身の命令セットを効果的に指定さ せることである。インターナショナル・ビジネス・マシン・コーポレーションに より製造されたＩＢＭ３７０コンピュータは、書き込み可能な制御ストアに関連 するものであり、これを使用して、ユーザが所望の操作に対してプロセッサ・コ アの異なる部分により命令プログラム・ワードをマッピングすることにより、そ れ自身に固有の命令セットを設定することができる。この手法は、良好な柔軟性 が得られるが、高速度のオペレーションを得ることは困難であり、また都合悪い ことに書き込み可能な制御メモリが集積回路の大きな領域を占める。更に、効率 的な予約命令セットの設計がユーザにとって厄介なタスクである。 ヨーロッパ特許出願公報ＥＰ−Ａ−０ １６９ ５６５号は１６ビット・プロ セッサ・コアを有するシステムを開示している。第１のモードでは、システムが １６ビット・データ処理オペレーションを指定する１６ビット命令により動作す る。第２のモードでは、システムが８ビット・データ処理オペレーションを指定 する８ビット命令により動作する。８ビット命令はプログラミングしたメモリを 用いて１６ビット命令にマッピングされ、更にこの1６ビット命令がデコードさ れる。次に、デコードされた１６ビット命令が指定された８ビット・データ処理 オペレーションを実行する。 更に、単一の命令セットが異なる長さの複数のプログラム命令ワードを有して いるシステムを設けることも知られている。この手法の１つの例はＭＯＳテクノ ロジーにより製造された６５０２マイクロプロセッサである。このプロセッサは 、可変数のオペランド・バイトが続く８ビットのオペレーション・コードを使用 している。このオペレーション・コードは、オペランドを識別し、かつ命令を実 行 することが可能となる前に、まずデコードされる必要がある。これは、多くのメ モリ・フェッチを必要とし、また一定した既知長のプログラム命令ワード（即ち 、オペレーション・コード及び任意のオペランド）に比較してシステム・パフォ ーマンスに大きな制約がある。 ＩＢＭテクニカル・ディスクロージャ・ブレティン第１５巻、第３号、１９７ ２年、第９２０頁は、１７ビット命令を２０ビット命令に変換するシステムを開 示している。 ヨーロッパ特許出願公報EＰ−Ａ−０ １９９ １７３号は命令デコーダを含 むマイクロプロセッサを開示している。 本発明は、１つの特徴から見ると、データを処理する装置を提供するものであ って、 Ｎビット・データ通路を有し、複数のコア制御信号に応答するプロセッサ・コ アと、 第１のパーマネント命令セットから、Ｎビット・データ処理オペレーションを 指定するＸビット・プログラム命令ワードをデコードして前記コア制御信号を発 生し、前記Ｎビット・データ通路を使用する処理をトリガさせる第１のデコード 手段と、 第２のパーマネント命令セットからＹビット・プログラム命令ワードをデコー ドして前記コア制御信号を発生し、処理をトリガさせる第２のデコード手段であ って、ＹがＸより小さい前記第２のデコード手段と、 受け取ったプログラム命令ワードにより前記第１のデコード手段を使用する第 １の処理モードか、又は受け取ったプログラム命令ワードにより前記第２のデコ ード手段を使用する第２の処理モードかを選択する命令セット・スイッチと を含む前記装置において、 前記Ｙビット・プログラム命令ワードは、前記Ｎビット・データ通路を用いて Ｎビット・データ処理オペレーションを指定する ことを特徴とする。 本発明は、幅広基準のＸビット命令セット及びＮビット・データ通路（例えば 、３２ビット・データ通路上で動作する３２ビット命令セット）を有するシステ ム において、しばしば、Ｘビット命令セットの全機能が通常のプログラミングにお いて使用されていないことを認識している。その１つの例は、３２ビット分岐命 令である。この分岐命令は、ごくまれにしか使用しない３２メガバイト・レンジ を有している。従って、この分岐は、大抵の場合に、わずかな命令に対するもの だけであって、３２ビット命令内の大抵のビットは何の情報も担うことがない。 ３２ビット命令セットを使用して書かれた多くのプログラムは、コード密度が低 く、必要以上に多くのプログラム・メモリ空間を使用していることになる。 本発明は、完全Ｎビット・データ通路上で動作するのをそのままとする、別個 のパーマネントＹビット命令セットを備えることにより、この問題に対処してい る。ただし、ＹはＸより小さい。従って、Ｘビット命令セットの複雑さを必要と することなく、これらアプリケーションに対するコード密度を増加させながら、 同時にＮビット・データ通路のパフォーマンスが得られる。 ２つのパーマネント命令セットを備えることにおいて１つの共同作用が存在す る。ユーザは、使用している命令セットを変更させてプログラムの環境を適合さ せる柔軟性が許容され、かつ製造者によって両命令セットが、Ｎビット・データ 通路の使用を犠牲にすることなく、効率的に実施される（相対的なタイミングが 臨界的になっているＲＩＳＣプロセッサのような高いパフォーマンスのシステム において臨界的である。）。 この構成の他の利点は、Ｙビット命令セットにより動作するときは、単位時間 当りわずかなバイトのプログラム・コードが動作するので、プログラム・コード を記憶するメモリ・システムのデータ転送機能に課せられる要求の厳しさがそれ だけ軽減される。これは複雑さ及びコストを軽減させるものである。 前記第２の命令セットの短いプログラム命令ワードは、前記第１の命令セット と同じような量の情報を含むことができないことを理解すべきである。これに適 応するために、メモリ空間は、プログラム命令ワード内で指定することができる オペランド範囲を減少させることにより、第２の命令セット内で節減されること が好ましい。 本発明の好ましい実施例において、前記プロセッサ・コアは、前記第２の命令 セットからのプログラム命令ワードが単一のフェッチ・サイクルを必要とし、か つ第１の命令セットからのプログラム命令ワードが複数のフェッチ・サイクルを 必要とするように、Ｙビット・データ・バスによりメモリ・システムに接続され る。 Ｙビット・データ・バス及びメモリ・システムの使用により、より費用の安価 な総合システムを構築できるようにすると共に、少なくとも第２の命令セット用 の各プログラム命令ワードのために単一のフェッチ・サイクルを利用可能にさせ ている。 第１のデコード手段及び第２のデコード手段は、完全に個別のものであっても よい。しかし、本発明の好ましい実施例において、前記第２のデコード手段は、 前記第１のデコード手段の少なくとも一部分を再使用している。 前記第２のデコード手段により前記第１のデコード手段の少なくとも一部分を 再使用することにより、総合回路領域を減少させている。更に、前記第１の命令 セットが全般的に前記第２の命令セットほど複雑でなく、かつ同一のプロセッサ ・コアを駆動しているので、再使用を可能とするかなりの量の前記第２のデコー ド手段が存在する。 本発明は、他の特徴から見ると、データを処理する方法を提供するものであっ て、前記方法は、 Ｎビット・データ通路を有するプロセッサ・コアのために第１の処理モードか 又は第２の処理モードかを選択し、かつ複数のコア制御信号に応答するステップ と、 前記第１の処理モードにおいて、第１のパーマネント命令セットから、Ｎビッ ト・データ処理オペレーションを指定するＸビット・プログラム命令ワードをデ コードして前記コア制御信号を発生し、前記Ｎビット・データ通路を使用する処 理をトリガさせるステップと、 前記第２の処理モードにおいて、第２のパーマネント命令セットからＹビット ・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビッ ト・データ通路を使用する処理をトリガさせるステップであって、ＹがＸより小 さい前記ステップと を含む前記装置において、 前記Ｙビット・プログラム命令ワードは前記Ｎビット・データ通路を用いてＮ ビット・データ処理オペレーションを指定する。 請求の範囲 １．Ｎビット・データ通路を有し、かつ複数のコア制御信号（３２）に応答す るプロセッサ・コア（２）と、 第１のパーマネント命令セットからのＸビット・プログラム命令ワードをデコ ードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理を トリガさせる第１のデコード手段（３０）と、 第２のパーマネント命令セットからのＹビット・プログラム命令ワードをデコ ードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理を トリガさせる第１のデコード手段（３６）であって、ＹがＸより小さい前記第１ のデコード手段と、 受け取ったプログラム命令ワードに前記第１のデコード手段を用いる第１の処 理モードか、又は受け取ったプログラム命令ワードに前記第２のデコード手段を 用いる第２の処理モードを選択する命令セット・スイッチと を含むデータを処理する装置において、 前記Ｙビット・プログラム命令ワードは前記Ｎビット・データ通路を用いてＮ ビット・データ処理オペレーションを指定することを特徴とする前記装置。 ２．前記第２の命令セットは前記第１の命令セットにより提供されるオペレー ションのサブセットを提供する請求項１記載の装置。 ３．前記第２の命令セットは前記第１の命令セットに対して非直交である請求 項１及び２のうちのいずれかの請求項記載の装置。 ４．前記命令セット・スイッチは命令セット・フラグ（Ｔ）に応答し、更に前 記命令セット・フラグはユーザ制御プログラムによりセット可能である請求項１ 、２及び３のうちのいずれかの請求項記載の装置。 ５．前記プロセッサ・コアは現在適用可能な処理ステータス・データを記憶す るプログラム・ステータス・レジスタ（ＣＰＳＲ）、及びセーブしたプログラム ・ステータス・レジスタ（ＳＰＳＲ）を含むものであって、前記セーブしたプロ グラム・ステータス・レジスタは、プログラム除外が除外処理プログラムの実行 原因を発生させるときは、メイン・プログラムに関連した処理ステータス・デー タを記憶するために用いられ、前記命令セット・フラグ（Ｔ）は前記処理ステー タス・データの一部分である請求項４記載の装置。 ６．前記プロセッサ・コアは、プログラム・カウンタ・レジスタ（２２）と、 次のプログラム命令ワードを指示するように前記プログラム・カウンタ・レジス タ内に記憶されたプログラム・カウント値を増加させるプログラム・カウンタ・ インクリメンタ（２４）とを含み、更に前記プログラム・カウンタ・インクリメ ンタは前記第１の処理モードにおいて前記第２の処理モードと異なる増加ステッ プを適用する前記請求項のうちのいずれかの請求項記載の装置。 ７．前記第２の命令セットにおける少なくとも１つのプログラム命令ワードは 前記第１の命令セット内で対応するプログラム命令ワードに比較して減少されて いるオペランド範囲を有する前記請求項のうちのいずれかの請求項記載の装置。 ８．前記プロセッサ・コアは、前記第２の命令セットからのプログラム命令ワ ードが単一フェッチ・サイクルを必要とし、かつ前記第１の命令セットからのプ ログラム命令ワードは複数のフェッチ・サイクルを必要とするようにＹビット・ データ・バスによりメモリ・システム（４）に接続されている前記請求項のうち のいずれかの請求項記載の装置。 ９．前記第２のデコード手段は前記第１のデコード手段の少なくとも一部分を 再使用する前記請求項のうちのいずれかの請求項記載の装置。 １０．前記装置は集積回路である前記請求項のうちのいずれかの請求項記載の 装置。 １１．Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロ セッサ・コア（２）のために第１の処理モードか又は第２の処理モードかを選択 するステップと、 前記第１の処理モードにおいて、第１のパーマネント命令セットから、Ｎビッ ト・データ処理オペレーションを指定するＸビット・プログラム命令ワードをデ コードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理 をトリガするステップと、 前記第２の処理モードにおいて、第２のパーマネント命令セットからのＹビッ ト・プログラム命令ワードをデコードして前記コア制御信号を発生し、処理をト リガするステップであって、ＹがＸより小さい前記ステップと を含むデータを処理する方法において、 前記Ｙビット・プログラム命令ワードは前記Ｎビット・データ通路を用いてＮ ビット・データ処理オペレーションを指定することを特徴とする前記方法。

Claims (1)

1. 【特許請求の範囲】 １．データを処理する装置において、 Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロセッサ ・コアと、 第１のパーマネント命令セットからのＸビット・プログラム命令ワードをデコ ードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理を トリガさせる第１のデコード手段と、 第２のパーマネント命令セットからのＹビット・プログラム命令ワードをデコ ードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理を トリガさせる第１のデコード手段であって、ＹがＸより小さい前記第１のデコー ド手段と、 受け取ったプログラム命令ワードに前記第１のデコード手段を用いる第１の処 理モードか、又は受け取ったプログラム命令ワードに前記第２のデコード手段を 用いる第２の処理モードを選択する命令セット・スイッチと を含む前記装置。 ２．前記第２の命令セットは前記第１の命令セットにより提供されるオペレー ションのサブセットを提供する請求項１記載の装置。 ３．前記第２の命令セットは前記第１の命令セットに対して非直交である請求 項１及び２のうちのいずれかの請求項記載の装置。 ４．前記命令セット・スイッチは命令セットフラグに応答し、更に前記命令セ ット・フラグはユーザ制御プログラムによりセット可能である請求項１、２及び ３のうちのいずれかの請求項記載の装置。 ５．前記プロセッサ・コアは現在適用可能な処理ステータス・データを記憶す るプログラム・ステータス・レジスタ、及びセーブしたプログラム・ステータス ・レジスタを含むものであって、前記セーブしたプログラム・ステータス・レジ スタは、プログラム除外が除外処理プログラムの実行原因を発生させるときは、 メイン・プログラムに関連した処理ステータス・データを記憶するために用いら れ、前記命令セット・フラグは前記処理ステータス・データの一部分である請求 項４記載の装置。 ６．前記プロセッサ・コアは、プログラム・カウンタ・レジスタと、次のプロ グラム命令ワードを指示するように前記プログラム・カウンタ・レジスタ内に記 憶されたプログラム・カウント値を増加させるプログラム・カウンタ・インクリ メンタとを含み、更に前記プログラム・カウンタ・インクリメンタは前記第１の 処理モードにおいて前記第２の処理モードと異なる増加ステップを適用する前記 請求項のうちのいずれかの請求項記載の装置。 ７．前記第２の命令セットにおける少なくとも１つのプログラム命令ワードは 前記第１の命令セット内で対応するプログラム命令ワードに比較して減少されて いるオペランド範囲を有する前記請求項のうちのいずれかの請求項記載の装置。 ８．前記プロセッサ・コアは、前記第２の命令セットからのプログラム命令ワ ードが単一フェッチ・サイクルを必要とし、かつ前記第１の命令セットからのプ ログラム命令ワードは複数のフェッチ・サイクルを必要とするようにＹビット・ データ・バスによりメモリ・システムに接続されている前記請求項のうちのいず れかの請求項記載の装置。 ９．前記第２のデコード手段は前記第１のデコード手段の少なくとも一部分を 再使用する前記請求項のうちのいずれかの請求項記載の装置。 １０．前記装置は集積回路である前記請求項のうちのいずれかの請求項記載の 装置。 １１．データを処理する方法において、 Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロセッサ ・コアのために第１の処理モードか又は第２の処理モードかを選択するステップ と、 前記第１の処理モードにおいて、第１のパーマネント命令セットからＸビット ・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビッ ト・データ通路を用いる処理をトリガするステップと、 前記第２の処理モードにおいて、第２のパーマネント命令セットからのＹビッ ト・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビ ット・データ通路を用いる処理をトリガするステップであって、ＹがＸより小さ いステップと を含む前記方法。