JPS6149694B2

JPS6149694B2 -

Info

Publication number: JPS6149694B2
Application number: JP14110381A
Authority: JP
Inventors: Yasushi Fukunaga; Tadaaki Bando; Yoshinari Hiraoka; Kotaro Hirasawa; Hidekazu Matsumoto; Toshuki Ide; Takeshi Kato; Hiroaki Nakanishi; Tetsuya Kawakami
Original assignee: Hitachi Engineering Co Ltd Ibaraki; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1981-09-09
Filing date: 1981-09-09
Publication date: 1986-10-30
Also published as: JPS5844539A

Description

【発明の詳細な説明】本発明は、オペランドのアドレツシングモード
を指定するオペランド指定子が処理の種類および
オペランド数を指定するオペコード部分から独立
している命令を扱うデータ処理装置に関するもの
である。

オペランド指定子の長さは、アドレツシングモ
ードに対応して任意に変り、命令の長さが可変で
あることからこのような命令を可変長命令と呼ぶ
こともある。しかし、ここでは、便宜上、本願発
明が扱う命令を不定長命令、従来の命令を可変長
命令と称している。

可変長のオペランド指定子を持つ命令体系とし
て、公知の代表的な２つの例を次に示す。

１つはバローズ社（Burroughs Corporation）
の計算機B1700をCOBOL／RPG向きのアーキテ
クチヤとした時の命令フオーマツトであり、これ
は、「B1700 COBOL／RPG−Ｓ−Language、
1058823−015、Copyright 1973、Burroughs
Corporation」に示されている。

今１つの例は、DEC社（Digital Equipment
Corporation）の計算機VA×11／780のアーキテ
クチヤが有する可変長となるオペランド指定子を
持つ命令体系であり、これは、「VA×11
Architecture Handbook、Copyright 1979」およ
びUSP No.4241399に示されている。

ここに示した従来の２つの命令体系では、オペ
ランドの形式、アドレツシングモードを指定する
部分が、可変長のオペランド指定子で規定され、
オペコードから独立であるといつた特徴がある。

しかしながら、従来の可変長命令では、処理す
るオペランドの数と、処理するオペランドのアド
レツシングモードを指定するオペランド指定子が
１対１に対応づけられており、例えば、Ａ＋Ｂ→ＢＡ＋Ｂ→Ｃという２つの処理（オペレーシヨン）に対し、２
つのオペコードを割当てる必要があつた。

つまり、Ａ＋Ｂ→Ｂという処理では、２つのオ
ペランドを処理し、２つ目のオペランドに対して
は、これを２度使用するということを、オペコー
ドで特別に規定する必要があるからである。

もし、Ａ＋Ｂ→Ｂという処理で、オペランド数
を３とし、オペランド指定子を３つ用意すれば、
Ａ＋Ｂ→Ｂと、Ａ＋Ｂ→Ｃの区別を意識する必要
はないが、Ａ＋Ｂ→Ｂの処理では、全く同一のオ
ペランド指定子を２つ設ける必要があり、これ
は、オペランド指定子そのものが、複数バイト
（一般に長いものは７バイト）をとる時、メモリ
の実装効率を著しく低下し、好ましくない。

そもそも、Ａ＋Ｂ→Ｂと、Ａ＋Ｂ→Ｃの処理を
区別することは、メモリの実装効率を高める為に
なされたものである。（Ａ＋Ｂ→Ｂではオペラー
ド指定子を２つで済むようにした）このように、従来の方式では、同一のオペラン
ドを複数回使用する処理に対しては、他の同機能
の処理と区別する必要があり、オペコードで指定
可能な処理数に制限があつた。

尚Ａ＋Ｂ→Ｂという例で説明したが、これはＡ
−Ｂ→Ｂという処理も同様であり、ＡとＢの演算
をし、その結果をＢに格納するという例の全てに
いえることである。一般にこれをＡ OP Ｂ→Ｂ
と表現している。

本発明の目的は、複数個の処理するオペランド
数に対し、オペランド指定子を共用できる不定長
命令を扱うデータ処理装置を提供するにある。

つまり、上記の例では、２つの処理に対し、１
つの命令コードで、これを区別して処理すること
が可能な不定長命令を扱うデータ処理装置を提供
しようとするものである。

本発明の特徴は、命令として、オペランドのア
ドレツシングモードを指定する各オペランド指定
子に、それぞれ対をなして付加されたオペランド
指定子連続情報を含み、デコード時に、この連続
情報がセツトされていることを検出した場合、当
該オペランド指定子を２回繰返し使用するように
していることである。

以下、本発明を図面を参照して詳細に説明す
る。第１図は本発明が適用されるデータ処理シス
テムの基本的な概念図である。

メモリ装置１と、複数の中央処理装置２が共通
バス３で接続されており、共通バス３を介して相
互の間の情報交換が可能となつている。

メモリ装置１は、命令および命令が扱うオペラ
ンドを格納するメモリ部１１と、この命令および
オペランドの読み出し、書き込みを制御するメモ
リ制御部１２で構成され、メモリ部１１とメモリ
制御部１２はメモリバス１３で接続されている。

メモリ装置１の動作については、特願昭55−
160758号明細書に詳細に記載しているが、本発明
の要部とは直接関係ないので、この部分の詳細説
明は省略する。

中央処理装置２は、共通バス３に複数台接続可
能で、（図示では２台）それぞれ、メモリ装置１
より命令及びオペランドをアクセスして順次命令
の処理をしていく。

ここでは高速化のため、一度読み出された命
令、オペランドをそれぞれコピーしている命令キ
ヤツシユ２１（高速バツフアメモリ）およびオペ
ランドキヤツシユ２２（高速バツフアメモリ）を
有し、また命令のフエツチ、デコード及びオペラ
ンドアドレス演算を行うＩユニツト２３と、オペ
ランドのフエツチおよび命令の実行を行うＥユニ
ツトを有し、それぞれがパイプライン処理を行う
例を示している。

このような、命令キヤツシユ、オペランドキヤ
ツシユの使い方、或いは、ＩユニツトとＥユニツ
トがパイプライン処理すること自体は公知であ
る。

さて、第２図Ａは、中央処理装置２が扱う不定
長命令のフオーマツトを示している。

１つの命令は、１ないし数バイトで構成される
オペレーシヨンコード（これは通称、オペコード
と呼ばれている）OPと、オペランド指定子連続
情報（以下連続フラツグと称す）Ｓを伴つた１な
いし複数バイトのオペランド指定子OS１，OS２
………OSnから構成されている。

オペコードOPでは、その命令の処理内容（処
理の種類）、処理に必要なオペランドの数および
オペランドの属性（データ長、リード／ライトの
区別、データタイプ：固定小数点／浮動小数点…
……等）が示される。

オペコードOPの後には、当該オペコードOPで
示されるオペランドの数以下のオペランド指定子
OS１，OS２………が示されていて、１つの命令
（正式には命令語：インストラクシヨン・ワー
ド）が構成される。

オペランド指定子は、該当命令で使用されるオ
ペランドの順番に並んでいて、繰返して使用した
いオペランド指定子のみ、連続フラツグＳが
「１」にセツトされている。

同一のオペランドを繰返し使用するには、いろ
いろな実現方法があるが、最も望ましい方法は、
最後のオペランド指定子を繰返し使用することで
あろう。この点については後で詳細に述べる。

オペコードOPで指定するオペランド数と、オ
ペラード指定子の数が不一致の例を次に説明す
る。例えば、オペコードOPが加算処理の場合、
そのフアンクシヨンは、Ａ＋Ｂ→Ｃで、３つのオペランドを必要とするが、オペラン
ド指定子が１つの場合は、Ａ＋Ａ→Ａ２つの場合は、Ａ＋Ｂ→Ｂという処理が、同一のオペコードで可能となる。
オペランド指定子の具体的な例を第２図Ｂに示し
ている。

ここでは、No.1〜No.24の例を示し、そのフオ
ーマツトと、これに対応するオペランドを１対１
対応で示している。

第２図Ｂにおいて、オペランドの（）は、
（）内の値をアドレスとしたメモリの内容であ
ることを示している。

また、フオーマツト中、DISPは、変位を、IM
はイミーデイエツト（データ直接）を示し、添字
はその大きさをビツト数で示している。

更に、Rxはインデツクスレジスタ、Rnはジエ
ネラルレジスタを示し、Ｌはオペランドの大きさ
をバイト単位で示したものである。

第２図Ｂにおいて、そのフオーマツトとオペラ
ンドの関係は、或程度理解できると思われるが、
以下簡単に説明する。

No.1は、レジスタ直接のアドレス指定で、Rn
で示されるジエネラルレジスタそのものが、直接
オペランドとなるものである。

No.2以下は、全て、メモリをオペランドとす
るもので、そのアドレス計算がオペランドの欄に
示された形で行なわれる。

No.2は、間接アドレス指定で、Rnで示される
ジエネラルレジスタの内容がオペランドのアドレ
スとなるものである。

No.3、５、７では、Rnで示されるジエネラル
レジスタの内容に、DISPで示される値が加算さ
れて、これがオペランドのアドレスになつてい
る。

No.4、６、８では、No.3、５、７で求められ
たアドレスのメモリの内容が、オペランドのアド
レスとなるものである。

No.9〜11は、イミーデイエツトデータで、
IM₈、IM₁₆、IM₃₂の値そのものがオペランドとな
つている。

No.12〜17は、ジエネラルレジスタRnの代りに
プログラムカウンタPCが使用されることが、
No.3〜８とは異なるだけである。PCは、デコー
ドするオペランド指定子の次のアドレスを保持し
ている。

No.18〜24は、No.3〜８にさらにインデツクス
レジスタRxの値が加算されることが異なり、ま
たインデツクスレジスタRxの値は、オペランド
のデータ長く分乗算された値が加算される。

これは、データ長にかかわらず、イーデツクス
レジスタRxの値を、先頭からの変位としてセツ
トできるようにするため必要となる処理である。

つまり、Ｌ（データ長を示す）を乗算すること
により、インデツクスレジスタRxは、データ長
にかかわらず、先頭から何番目のデータであるか
を示す値を入れておけばよいことになる。

例えば、インデツクスレジスタRxに「10」が
入つていると、これは先頭から10番目のデータ
で、そのアドレスは、バイトの場合は10を加算
（Ｌ＝１）、ワードの場合は20を加算（Ｌ＝２）ロ
ングワード（Long Word）では40を自動的に加
算し（Ｌ＝４）ユーザはデータ長にかかわらず、
インデツクスレジスタRxの値をセツトできる。

第３図は、第１図の中央処理装置２のより具体
的なブロツク構成図である。

第１図におけるＩユニツト２３は、第３図にお
いて、命令フエツチユニツト（IFU）２５、アラ
イナ（ALIG）２６、デコードユニツト（DU）２
７およびアドレス計算ユニツト（AU）２８部分
がこれに対応し、Ｅユニツト２４にはオペランド
フエツチユニツト（OFU）２９、実行ユニツト
（EU）３０が対応している。第１図では、Ｉユニ
ツト２３とＥユニツト２４がパイプライン処理を
行う旨述べたが、それぞれのユニツトは第３図に
示すように更に命令フエツチユニツトIFU２５、
デコードユニツトDU２７、アドレス計算ユニツ
トAU２８、オペランドフエツチユニツトOFU２
９、実行ユニツト３０に分割され、それぞれがパ
イプライン処理をする例を示している。

しかしながら、本願発明の要旨は、このような
パイプライン処理そのものとは直接関係ないの
で、パイプライン処理については詳細な説明は省
略している。尚、パイプライン処理そのものは周
知であるが、USP4025771号には、パイプライン
高速信号プロセツサが示されている。

ところで、第３図において、命令フエツチユニ
ツト２５は、命令を先行してフエツチするための
プログラムカウンタ５０を有し、命令キヤツシユ
２１より次に実行されるであろう命令を先行して
読み出す処理を行なつている。

アドレスライン１００により、読み出したいア
ドレスが命令キヤツシユ２１に送られ対応する命
令４バイト分がデータライン１０１により命令フ
エツチユニツトIFU２５に送出される。

命令キヤツシユ２１に、対応する命令がなかつ
た場合は、共通バス３を介して、メモリ１から該
当命令を読み出し、この命令は命令キヤツシユ２
１にストアされる。キヤツシユの動作は周知であ
り、例えば、「Ａ Guide to the IBM System／
370 Model 168」に示されている。

命令４バイト分が命令フエツチユニツト２５に
送出されると、プログラムカウンタ５０はプラス
４（＋４）され、次の命令の送出要求を命令キヤ
ツシユ２１に出力する。

この動作は、命令フエツチユニツトIFU２５内
にあるバツフア（図示せず）が満杯になるまで続
けられる。

命令フエツチユニツトIFU２５からは、バス１
０３を介して、あらかじめ読み出しておいた命令
がアライナ（ALIG）２６に送出される。

アライナ２６は、デコードユニツトDU２７か
らの信号線１０２に指示されたバイト数だけシフ
ト処理を行い、バス１０４に該当の命令を送出す
る。

信号線１０２の値を適当に操作することで、バ
ス１０４には、第５図に示すように命令の第１オ
ペランド指定子処理時には、左端にオペコード
OPが、続いて第１番目のオペランド指定子が並
ぶように、２番目以降のオペランド指定子処理時
には、１バイトのダミーをおいてオペランド指定
子が配置して出力される。上記制御は、後で詳し
く説明する。

デコードユニツト（DU）２７は、アライナ２
６（ALIG）より送出されたオペコード及びオペ
ランド指定子をデコードして、アドレス計算ユニ
ツトAU２８へ下記の情報を送る。

(1) バス１０５を介してアドレツシングモードを
送る。

アドレツシングモードには、先に説明の如
く、次の(a)〜(h)があり、このうち１つが指定さ
れる。

(a)：レジスタ直接………No.1 (b)：Rn………No.2 (c) Rn＋DISPタイプ………No.3、５、７ (d) Rn＋DISPインダイレクトタイプ………
No.4、６、８ (e) イミーデイエツト………No.9、10、11 (f) PC＋DISPタイプ………No.12、14、16 (g) PC＋DISPインダイレクトタイプ………
No.13、15、17 (h) (b)〜(d)でインデツクス付タイプ………
No.18〜24 尚No.1〜No.24は第２図Ｂに示すオペランド
指定子フオーマツトのNo.1〜24に対応してい
る。

(2) バス１０６を介して、DISPまたはイミーデ
イエツトデータを32ビツトで送る。

(3) バス１０７を介してジエネラルレジスタRn
のアドレスを送る。

(4) バス１０８を介してインデツクスレジスタ
Rxのアドレス、および (5) バス１１６を介してアドレス演算に使用する
プログラムカウンタの値を送る。

アドレス計算ユニツトAU２８は、バス１０５
によつて示されたアドレツシングモードに従い、
上記(a)(e)以外の時は、オペランドのアドレス計算
を行い、バス１０９に計算後のアドレスを送出す
る。

一方、(a)の場合は、バス１０７の内容を、その
ままバス１１３に送出し、(e)の場合はバス１０６
をバス１０９に送出する。

オペランドフエツチユニツトOFU２９は、上
記(a)(e)以外の時は、送られたアドレスが示されて
いるバス１０９の内容を、バス１１０に送出し、
オペランドがリード時には、オペランドキヤツシ
２２にリード処理を要求する。

リードオペランドが、オペランドキヤツシユ２
２からバス１１１に送出されると、オペランドフ
エツチユニツトOFU２９は、バス１１２を介し
て実行ユニツトEU３０に、読み出されたオペラ
ンドを送出し、またオペランドがそろつた旨を連
絡する。

オペランドがライト時は、実行ユニツトEU３
０からの書き込みデータが、バス１１１に出力さ
れるまで、オペランドフエツチユニツトOFU２
９は、アドレスをバス１１０に送出し続ける。

一方、上記(a)に対しては、オペランドフエツチ
ユニツトCFU２９は、アドレス計算ユニツトAU
２８より送出されたレジスタアドレス１１３によ
り、自身が有するジエネラルレジスタ（図示せ
ず）のアクセスを行う。(a)以外と異なるのは、メ
モリをアクセスするか、レジスタをアクセスする
かの差異のみである。

また、(e)に対しては、バス１０９の内容をその
ままバス１１１に送出し、実行ユニツトEU３０
にオペランドがそろつた旨を連絡する。

また、実行ユニツトEU３０は、デコードユニ
ツトDU２７からオペコードバス１１４を介して
送出されたマイクロプログラムの先頭アドレスを
受信し、リード時は、バス１１２のオペランドを
用いて、ライト時は、オペランド（データ）をバ
ス１１１に出力して順次、命令の処理を行う。

また、命令が分岐命令の場合は、バス１１５を
用いて、新らたなプログラムカウンタ値を命令フ
エツチユニツトIFU２５のプログラムカウンタ５
０や、後述するデコードユニツトDU２７内のDP
レジスタ６９にセツトすると同時に、パイプライ
ン処理で先行的に処理されていたオペランドの各
ユニツトにおける処理結果をキヤンセルさせる。

以上が、１つのオペランド指定子に対する処理
の概略で、各ユニツト２５〜３０は、パイプライ
ン処理で、順次オペランド指定子の処理を並列に
処理していく。

次に、本発明の要旨に関係するデコードユニツ
ト２７について、具体例を示し詳細に説明する。

第４図は、第３図に示すデコードユニツトDU
２７の具体的な実施例を示すブロツク図である。

DPレジスタ６９は、デコードユニツトDU２７
がデコードする命令の先頭を示しており、第１番
目のオペランド指定子デコード時は、オペコード
のアドレスを、第２番目以下のデコード時は、該
当オペランド指定子の先頭−１のアドレスを示し
ている。

上記アドレスは、バス１０２を介して第３図に
示すアライナALIG２６、命令フエツチユニツト
IFU２５に送出されているため、バス１０４に
は、第５図に示すように、１バイト目には、第１
オペランド指定子の読み出しの場合は、Ａに示す
ように、オペコードOP、第２オペランド指定子
以下の読み出しの場合は、Ｂに示すように、ダミ
ーのデータ、第２バイト目には、連続フラツグＳ
を含んだオペランド指定子の先頭バイトが、第３
バイト目から第７バイト目には、オペランド指定
子のその他の情報が出力される。

バス２０４は、第何番目のオペランドの処理を
しているかを示す情報で、本情報が全オペランド
処理終了を示している時、バス１０４の第１バイ
トはオペコードレジスタ６４にセツトされる。

オペコードレジスタ６４の出力は、該当命令の
実行ユニツトEU３０のマイクロプログラムの先
頭アドレスを求めるオペコードデコードユニツト
６１と、該当命令のオペランドに対する情報を有
するオペランド情報ROM６３に送られる。

ROM６１の出力結果２０１は先頭アドレスレ
ジスタ６２にセツトされ、オペコードバス１１４
を介して、第１オペランドがオペランドフエツチ
ユニツトOFU２９から実行ユニツトEU３０に渡
されるのに同期して、EU３０に送出される。
ROM６３は、例えば第６図に示す構成で、その
中には、第６図に示すような情報があらかじめ設
定されており、オペコードと第何番目のオペラン
ドの処理であるかの情報をアドレスとして読み出
される。

すなわち、オペコードレジスタ６４に、第１バ
イト目がセツトされた時には、セレクタSEL８１
でバス２００側が選ばれるため、オペコードをア
ドレスとして、その第１オペランドに関する情報
が読み出される。

読み出された情報としては、 (1) オペランドの属性、すなわち、リードオペラ
ンドであるか、ライトオペランドであるかの情
報Ｒ／Ｗや、オペランドのデータ長Ｌ（バイ
ト、ワード、ロングワード）を示す情報、 (2) オペランドの最終であることを示すフラツ
グ、および (3) 同一命令の次オペランドの情報が入つている
アドレス、がある。

(1)はバス１０５−１に出力され、アドレス計算
ユニツトAU２８に出力され、また(2)は、バス２
０３に出力され、デコード処理終了バイト数検出
器６５に送出される。

また、(2)、(3)の情報は、レジスタ８３にラツチ
された後、バス２０４に出力され、次のオペラン
ドを読み出すアドレスとして使用される。

(2)の情報のラツチ情報が、セレクタ８１の選択
端子Ｓに入力されるため、(2)の情報が“１”の場
合は、オペコードレジスタ６４の内容（200）が
使用され、“０”の場合は(3)の情報が使用され
る。

一方、バス１０４の中で、連続フラツグＳを示
す信号線２０５は、デコード処理終了バイト数検
出器６５に送出される。

また、オペランド指定子の先頭７ビツトは、バ
ス２０６により、オペランド指定子デコーダ６６
に送られる。７ビツトの情報によりオペランド指
定子のデコードを行うが、その例を第７図により
説明する。

たとえば、第２図ＢのNo.3に示す（Rn＋
DISP₈）のオペランド指定子が送られると、第７
図Ａのように上位７ビツトの中の更に３ビツトが
010であることを検出して、下記情報が出力でき
る。

(1) ２バイト長のオペランド指定子であること。

(2) バス２０８の内容をバス１０６へ出力する場
合、DISPの桁合せを行うため３バイトの右シ
フトが必要であること。

(3) DISP値として４バイト化を図るため、上位
３バイトについては、DISP₈の最上位ビツトを
符号拡張して出力すること。

(4) Rn＋DISPでもつてオペランドのアドレスが
計算できること。

(5) Rnの情報は１バイト目の下位４ビツトに存
在すること。

の５つである。同様に、第２図ＢのNo.7の（Rn
＋DISP₃₂）が送られてくると、第７図Ｂに示すよ
うに上位７ビツトが1110110であることを検出し
て、下記情報が出力できる。

(1) ６バイト長のオペランド指定子であること、 (2) バス２０８の内容をバス１０６へ出力する場
合、DISPの桁合せを行うため１バイト左シフ
トが必要であること、 (3) DISPは32ビツト全てが指定されているため
そのまま出力しなければならないこと、 (4) Rn＋DISPでもつてオペランドのアドレスが
計算できること、 (5) Rnの情報は、オペランド指定子の２バイト
目の下位４ビツトに存在すること。

の５つである。

以上２つの例につき示したがこれらをまとめて
みると次のようになる。

オペランド指定子デコーダ６６は、送られてき
たオペランド指定子をデコードし、次にあげる情
報をそれぞれ出力する。

(1) バス２１５へは、オペランド指定子の長さを
バイト単位で出力する。例えば、第２図Ｅの
No.3のオペランド指定子で、（Rn＋DISP₈）のオ
ペランド指定子が送られてきた時は、“２”を
出力する。

(2) バス２１１へは、デイスプレースメント
（DISP）／イミーデイエツト（IM）データ用
アライナ６７に対するシフトバイト数を出力す
る。

例えば、（Rn＋DISP₈）のオペランド指定子の
場合は、第７図Ａに示した如く３バイト右シフ
トを、（Rn＋DISP₃₂）の場合は、第７図Ｂに示
した如く１バイト左シフトを指示する。

(3) バス２１２へは、アライナ６７に対するマス
クバイトの指示データを出力する。

これは、アライナ６７に対し、バス１０６に
出力する４バイトのデータ中、上位２バイト、
又は３バイトのマスクを指示することで、１バ
イトや２バイトのDISP、IM情報の符号拡張に
よる４バイト化を図るためのものである。

例えば、DISP₈の時には、第７図Ａに示す如
く３バイトシフト、DISP₃₂の時は第７図Ｂの
如く「−Rn」という余分な１バイトがあるた
め、１バイト左シフトする。

これは、DISP₈の時、上３バイトにはDISP₈
の符号ビツトを拡張して入れておかないと、32
ビツトの正常なアドレス計算ができないからで
ある。（バス２１２はその指定のためのもの） (4) バス１０５−２へはアドレツシングモードを
出力し、これによつてアドレス計算ユニツト
AU２８の動作モードを指示する。

アドレツシングモードについては、第３図の
アドレス計算ユニツトAU２８の説明に関連し
て、(a)〜(h)の８つのモードがあることを既に説
明した。

(5) バス２１６へはジエネラルレジスタRnの存
在する位置が、１バイト目か２バイト目かを示
す情報を出力する。

（Rn＋DISP₈）時は１バイト目、（Rn＋
DISP₃₂）時は２バイト目が指示される。

一方、バス１０８へは、オペランド指定子の中
のインデツクスレジスタRxの部分を出力する。
また、セレクタ６８は、信号２１６で指定された
ジエネラルレジスタRnの存在する位置（１バイ
ト目か２バイト目かの信号）によつて、Rnに対
応する部分（バス２０７の内容或いはバス２１０
の内容）をバス１０７へ出力する。

アライナ６７は、前述したように、オペランド
指定子の２バイト目から７バイト目までがバス２
０８によつて与えられるため、信号線２１１で与
えられたシフト数だけシフト処理を行い、且つ信
号線２１２で与えられたマスク部に対しては、符
号の拡張を行い、バス１０６に４バイトのデータ
として出力する。

これらは、第７図Ａ，Ｂに示した通りである。

次に、デコード処理終了バイト数検出器６５に
ついて説明する。

この部分は、本発明になる不定長命令（Ｓビツ
ト付加したもの）を扱う場合の要部でもある。

デコード処理終了バイト数検出器６５には、前
述した如く、オペランド終了フラツグＥを示す信
号線２０３、オペラツド指定子の連続ビツトＳを
示す信号線２０５及びオペランド指定子のバイト
数（OS_B）を示す信号線２１５の３つの信号線が
入力されており、信号線２１４へは、次のオペラ
ンド指定子のアドレスを示すため、DP６９の加
算値DPINC_Bをバイト単位で出力する。

後述するように、デコード処理終了バイト数検
出器６５には、Ｓビツトをラツチするフリツプフ
ロツプを有し、そのフリツプフロツプ（FFO）
の出力は、次のように制御される。

すなわち、FFOの出力が０の時、Ｓ＝１の情
報が送られてきた時は、オペランドに対応する情
報とＡユニツトに送出した時にFFOの出力は１
となる。

一方、FFOの出力が１でＳ＝１の情報が送ら
れてきた時は、オペランドに対応する情報をＡユ
ニツトに送出した時にFFOの出力は０となる。
Ｓ＝０の情報が送られてきた時は、FFOの出力
は０のままである。

上記フリツプフロツプの出力信号FFOと３つ
の入力信号でもつて、DPINC_B１０４出力は次の
ような出力となる。

Ｅ＝１であれば、 DPINC_B＝OS_B これ以外で、Ｓ＝０或いはＳ＝１でFFO＝１
の時、 DPINC_B＝OS_B−１これ以外は、DPINC_B＝０すなわち、 (1) オペランドの終了フラツグＥが“１”の場合
は、該当命令の処理は終了したため、次の命令
の先頭をさすように、DPレジスタ６９がオペ
ランド指定子のバイト数分（OS_B）加算される
よう信号線２１４に出力される。

(2) (1)でなく、また終了フラツグＳがセツトされ
ていない場合は、次のオペランド指定子が１バ
イトのダミーを先頭バイトにおいて、バス１０
４に出力させるため、（オペランド指定子のバ
イト数：OS_B）−１の値が加算されるよう信号
線２１４に出力される。

(3) (1)でなく、また終了フラツグＳがセツトされ
ている場合は、DPレジスタ６９が、そのまま
の値をとるよう、“０”が出力される。これに
よつて、同一のオペランド指定子を、次のオペ
ランドに対する処理にも使用することになり、
同一のオペランドが繰返し使用されることにな
る。

第８図は、デコード処理終了バイト数検出器６
５における上記アルゴリズムを実現するハードウ
エア構成を示している。

前述のフリツプフロツプFFOは、符号３００
で示している。

フリツプフロツプ３００は、その出力３００−
１が“０”のとき、すなわち３００−２が“１”
のとき、Ｓ＝１の情報２０５が送られたときは、
アンドゲート３０９がオンし、タイミングCKに
より（オペランドに対応する情報をAU２８に送
出した時）セツトされ、その出力３００−１が
“１”となる。

一方、出力３００−１が“１”で、Ｓ＝１の情
報が送られた時は、これと逆にリセツトされ、３
００−１は“０”となる。

Ｓ＝０の情報が送られてきた時は、アンドゲー
ト３０９がオフであるから、３００−１は“０”
のままである。

いま、Ｅ＝１の場合は、出力ゲート３０１が開
き、バス２１４には、バス２１５の内容OS_Bが出
力され、Ｅ＝０の時は、Ｓ＝０の時或いはＳ＝１
でフリツプフロツプ３００の出力３００−１が
“１”の時、アンドゲート３１１により出力ゲー
ト３０３が開き、演算器３０８の出力OS_B−１が
バス２１４に出力され、これ以外の時は、アンド
ゲート３１２により出力ゲート３０２が開き、
“０”をバス２１４に出力する。アンドゲート３
１１，３１２がオンするまでの、インバータ３０
４〜３０６、オアゲート３０７、アンドゲート３
１０の論理回路の動作説明は、省略する。

加算器７１は、現在のDPレジスタ６９の値
と、信号線２１４の値を加算し、セレクタ７０を
介して、DPレジスタ６９にセツトすることで次
のオペランド指定子のアドレスをバス１０２に出
力することが可能となる。これにより、アライナ
ALIG２６は、次のオペランド指定子を第５図
Ａ，Ｂに示すフオーマツトでバス１０４に出力で
きる。

一方、セレクタ７０によつて、バス１１５の内
容を選択してDPレジスタ６９にセツトすること
で前述した分岐命令におけるDPレジスタ６９の
変更も可能となる。

尚加算器７２は、DPレジスタ６９の値に、該
当オペランド指定子の長さを示す信号線２１５の
値（OS_B）を加え、さらにキヤリー入力“１”を
加えることで、デコードしているオペランド指定
子の次のアドレスをバス１１６に出力する。

アドレス計算ユニツトAU２８は、バス１１６
の内容をアドレス計算に使用するプログラムカウ
ンタPCの値として利用する。

このように、本発明によれば、オペコードとオ
ペランド指定子が独立で、且つ１つのオペコード
により、Ａ OP Ｂ→Ｃタイプの命令もＡ OP
Ｂ→Ｂタイプの命令をも、それぞれの命令の情報
量を最適にして表わすことができ、同一長さのオ
ペコードで指定可能な命令数が増加する。

つまり、オペコード長が同一の場合は、本発明
によれば、より大くの高機能命令を付加できるこ
とになる。

尚上記実施例においては、連続フラツグＳはオ
ペランド指定子の最上位ビツトに付加されている
が、必らずしもこの部分に限定する必要はなく、
オペランド指定子のどこかに連続フラツグを設け
ればよい。

また、同一のオペランドを複数回繰返し、利用
するのに、上記実施例では、DPレジスタ６９の
内容を更新させずに、同一のオペランド指定子を
繰返しデコードすることによりこれを実現してい
るが、これ以外にも、デコードユニツトから実行
ユニツトFU３０に特別な信号を送り、先に求め
られたオペランドを繰返し利用するように指示し
てもよい。

更に、上記実施例では、最終のオペランド指定
子にＳ＝１を付加したが、本願発明では２回繰返
し使用したい任意のオペランド指定子にＳ＝１を
付加し、当該オペランド指定子のみを２回繰返し
て使用できるので、１つのオペコードで、Ａ
OP Ｂ→Ｃタイプの命令もＡ OP Ａ→Ｂタイプ
の命令をも、それぞれの命令の情報量を最適にし
て表わすことができる。

第９図は各オペランド指定子の１ビツトに連続
情報を設けることで、AOPB→Ｃのレパートリー
に対し同一オペコード（OP）で各種のオペラン
ド指定が可能なとこを示している。すなわち本発
明では、Ｓビツトによつて２回繰返して同じオペ
ランドを使用させている。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理システ
ムの基本的な概念図、第２図Ａ，Ｂは本発明に使
用される不定長命令のフオーマツト及び、オペラ
ンド指定子のフオーマツトを示す図、第３図は第
１図の中央処理装置の具体的な一実施例ブロツク
構成図、第４図は、本発明の要部である第３図の
デコードユニツトの具体的な一実施例ブロツク
図、第５図は第４図の説明に用いられるオペラン
ド指定子のフオーマツト、第６図は第４図のオペ
ランド情報ROM６３の内容を説明するための説
明図、第７図は第４図のオペランド指定子デコー
ダ６６の動作説明に用いる説明図、第８図は第４
図のデコード処理終了バイト数検出器６５のハー
ド構成を示す一実施例図、第９図は本発明による
各種のオペランド指定例を示す説明図である。２７……デコードユニツト、６１……オペコー
ドデコードユニツト、６３……オペランド情報
ROM、６５……デコード処理終了バイト数検出
器、６６……オペランド指定子デコーダ、２０５
……連続情報。

Claims

【特許請求の範囲】

１オペランドのアドレツシングモードを指定す
るオペランド指定子が処理の種類およびオペラン
ドの数を指定するオペコード部分から独立してい
る命令を扱うデータ処理装置において、該命令
は、少なくともオペランド指定子と対をなして付
加されたオペランド指定子連続情報を含み、デコ
ード手段は、少なくともオペコードデコード手段
と、オペランド指定子デコード手段と、オペラン
ド指定子連続情報検出手段を有し、オペランド指
定子のデコード時において、該オペランド指定子
連続情報検出手段が連続情報がセツトされている
ことを検出した場合、当該オペランド指定子を２
回繰返し使用するようにしたことを特徴とする不
定長命令を扱うデータ処理装置。