SU1700564A1 - Процессор с микропрограммным управлением - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике, а именно к высокопроизводительным микропрограммным процессорам в ЭВМ и вычислительным системам . Целью изобретени   вл етс  повышение производительности за счет уменьшени  времени при переключении с процесса на процесс в мультипрограммном режиме работы. Поставленна  цель достигаетс  тем, что процессор с микропрограм- мным управлением содержит блок 1

Description

Изобретение относитс  к вычислительной технике и может найти применение при создании специализированных и универсальных высокопроизводительных вычислительных машин и систем,

Целью изобретени   вл етс  повышение производительности за счет уменьшени  времени при переключении с процесса на процесс в мультипрограммном режиме работы.

Поставленна  цель достигаетс  за счет того, что при организации мультипрограммного режима работы исключаютс  временные потери, св занные с интерпретацией команд внутреннего  зыка. Переключение с процесса на процесс осуществл етс  за одну микрокоманду. Кроме того, данное устройство позвол ет избежать излишних временных затрат на управление очередью процессов, ожидающих постановки в one- ративной пам ти за счет обеспечени  каждому процессу возможности работать со своей областью сверхоперативной пам ти, хран щей обрабатываемые им данные (контекст процесса).

На фиг. 1 приведена структурна  схема процессора с микропрограммным управлением; на фиг. 2 - структура пересчетной схемы; на фиг. 3 - схема блока формировани  микропрограммного адреса; на фиг. 4схема арифметико-логического блока; на фиг. 5 - схема блока синхронизации; на фиг.

6- временные диаграммы работы процессора .

Процессор с микропрограммным управ- лением содержит блок 1 формировани  микропрограммного адреса, регистр 2 микропрограммного адреса, блок 3 пам ти мик- рокоманд, регистр 4 микрокоманд, дешифратор 5 управл ющих микроинструк- ций, арифметико-логический блок 6. регистр

7адреса, блок 8 оперативной пам ти, блок 9 синхронизации,блоки 10 регистровой пам ти , блок 11 пам ти страниц, блок 12 пам ти адресов процессов регистр 13 страниц,

дешифратор 14 номера страницы, пересчетную схему 15, триггер 16 режима, первый коммутатор 17, второй коммутатор 18, третий коммутатор 19, первый шинный формирователь 20, второй шинный формирователь 21, третий шинный формирователь 22, четвертый шинный формирователь 23, первый элемент И 24, второй элемент И 25, третий элемент И 26, четвертый элемент И 27, п тый элемент И 28, первый элемент ИЛИ 29, второй элемент ИЛИ 30, третий элемент ИЛИ 31, четвертый элемент ИЛИ 32, шину 33 данных, шина 34 адреса, вход 35 начальной установки, выход 36 адреса пересчетной схемы, выход 37 Числе процессов, счетный вход 38 пересчетной схемы, вход 39 записи адреса пересчетной схемы, вход 40 записи числа процессов пересчетной схемы, информационный вход 41 пересчетной схемы, вход 42 начальной установки пересчетной схемы.

Кроме того, на фиг. 2 показаны счетчик 43 адреса, схема 44 сравнени , регистр 45 числа процессов, п тый элемент ИЛИ 46.

На схеме блока формировани  микропрограммного адреса (фиг. 3) показаны: дешифратор 47 функции управлени , четвертый коммутатор 48, п тый коммутатор 49, триггер 50 флага, шестой элемент И 51, седьмой элемент И 52, первый вход 53, второй вход 54, третий вход 55, четвертый вход 55, п тый вход 57, первый выход 58, второй выход 59.

На фиг. 4 обозначены дешифратор 60 кода операции, арифметико-логическа  схема 61, регистр 62 результата, шестой коммутатор 63, седьмой коммутатор 64, четвертый шинный формирователь 65.

Блок 6 содержит вход 66 кода операции, синхронизирующий вход 67, вход 68 переноса , выход 69 переноса, информационный вход-выход 70, выход 71 адреса, выход 72 управлени  записью, вход-выход 73 регистровой информации, синхровыход 74, выход 75 адреса регистра, вход 76 чтени .

На фиг. 5 обозначены генератор 77 синхроимпульсов , триггер 78 делени  частоты, восьмой элемент И 79, первый 80, второй 81 и третий 82 выходы блока 9.

На фиг. 6 приведены диаграммы: А - на первом выходе блока 9 синхронизации, Б - на втором выходе блока 9 синхронизации, В

-на третьем выходе блока 9 синхронизации , Г-на выходе регистра 2 микропрограммного адреса, Д - на выходе блока 3 микропрограммной пам ти, Е - на выходе регистра 4 микрокоманд, Ж - на выходе сигнала Переключение процесса дешифратора 5 управл ющих микроинструкций, М

-на выходе блока 12 пам ти адресов процессов , К- на выходе блока 11 пам ти страниц , Л - на выходе первого коммутатора 17, М - на выходе регистра 13 страниц.

Процессор с микропрограммным управлением (фиг. 1) содержит блок 1 формировани  микропрограммного адреса, который предназначен дл  выработки адреса следующей микрокоманды под управл ющим воздействием из микрокоманды. Вход щий в состав блока 1 (фиг. 3) дешифратор 47 функции управлени  предназначен дл  формировани  управл ющих сигналов, определ емых полем управлени  адреса микрокоманды . Поле управлени  адресом поступает на вход дешифратора 47 через второй вход 54 блока 1. Четвертый коммутатор 48 предназначен дл  формировани  следующего адреса микрокоманды по полю управлени  адресом с учетом выходного переноса арифметико-логического блока 6, поступающего на четвертый вход 56 блока 1 и текущего адреса микрокоманды, поступающего через первый вход 53 блока 1.

П тый коммутатор 49 предназначен дл  формировани  входного сигнала переноса дл  арифметико-логического блока 6, выдаваемого на первый выход 58 блока 1, триггер 50 флага - дл  хранени  сигнала переноса арифметико-логического блока 6, шестой элемент И 51 - дл  формировани  адреса следующей микрокоманды из информации , наход щейс  на шине 33 данных и поступающей через п тый вход 57 блока 1. Седьмой элемент И 52 предназначен дл  формировани  адреса следующей микрокоманды из адреса предшествующей микрокоманды , поступающего через третий вход 55 блока 1 формировани  микропрограммного адреса. Выходы коммутатора 48, элементов И 52 и 51 имеют три состо ни , адрес следующей микрокоманды выдаетс  на второй выход 59 блока 1.

Регистр 2 микропрограммного адреса предназначен дл  запоминани  на один микрокомандный цикл текущего микропрограммного адреса. Его выход соединен с первым входом блока 1 формировани  микропрограммного адреса и с адресным входом блока 3 пам ти микрокоманд, обес- 5 печивающего при этом выдачу соответствующей микрокоманды на свой выход.

Регистр 4 микрокоманды предназначен дл  запоминани  на один цикл текущей микрокоманды . Микрокоманда процессора со- 0 держит четыре пол : поле управлени  адресом, поступающее на второй вход блока 1 формировани  микропрограммного ад- ,реса; поле управл ющих микроинструкций, поступающее на вход дешифратора 5 управ- 5 л ющих микроинструкций и на третий вход блока 1; поле чтени , поступающее на вход блоков, выходы которых подключены к шине 33 данных, и поле кода операции, поступающее на соответствующий вход арифмети0 ко-логического блока 6.

Дешифратор 5 управл ющих микроинструкций предназначен дл  формировани  управл ющих сигналов из пол  управл ющих микроинструкций микрокоманды. Вы5 ходы дешифратора 5 соединены с соответствующими управл емыми элементами процессора.

Арифметико-логический блок 6 предназначен дл  арифметико-логической обра0 ботки информации, поступающей на два его входа-выхода (информационный и регистровой информации) в соответствии с кодом операции на его входе кода операции. Результат в зависимости от кода операции по5  вл етс  на информационном входе-выходе, входе-выходе регистровой информации и выходе адреса блока 6. В соответствии со структурой блока 6 (фиг. 4) дешифратор 60 кода операции предназна0 чен дл  формировани  из синхросигнала и пол  кода операции микрокоманды управл ющих сигналов дл  арифметико-логической схемы 61, коммутаторов 63 и 64, регистра 62 результата и выходных управл 5 ющих сигналов на синхровыходе 74 дл  блоков 10 регистровой пам ти и управлени  записью 75 дл  регистра 7 адреса. Синхросигнал поступает на вход дешифратора 60 через синхровход 67, а код операции - через

0 одноименный вход 66 арифметико-логического блока 6.

Арифметико-логическа  схема 61 предназначена дл  выполнени  арифметико-логических операций над операндами,

5 поступающими на ее входы с выходов коммутаторов 63 и 64, с учетом переноса, поступающего через вход 68. Результат операции поступает на выход 71 адреса и, вход-выход 73 регистровой информации и на вход регистра 62 результата. Регистр 62 результата

предназначен дл  хранени  результатов операций, выполн емых арифметико-логической схемой 61, запись в регистр 62 происходит по сигналу с выхода дешифратора 60. Шестой 63 и седьмой 64 коммутаторы предназначены дл  подачи операндов на входы арифметико-логической схемы 61, Операнды могут поступать либо через информационный вход-выход 70, либо через вход-выход 73 регистровой информации. Управление коммутаторами 63 и 64 осуществл етс  сигналами с выходов дешифратора 60 кода операции, П тый шинный формирователь 65 предназначен дл  выдачи содержимого регистра 62 результата по сигналу на входе 76 чтени  на информационный выход 70 арифметико-логического блока 6, выход шинного формировател  65 имеет три состо ни .

Регистр 7 адреса обеспечивает запоминание нового адреса оперативной пам ти, полученного на адресном выходе блока 6 как результат текущей операции, при наличии сигнала управлени  записью на одноименном выходе блока 6, Информационный выход регистра 7 соединен с шиной 34 адреса , Новый адрес оперативной пам ти поступает на шину 34 адреса все врем  до следующей записи информации в регистр 7. Блок 8 оперативной пам ти предназначен дл  хранени  промежуточных результатов операций микропрограммного процессора. Блок 8 записывает информацию , по вл ющуюс  на шине 33 данных, по сигналу записи данных, поступающему с одноименного выхода дешифратора 5 управл ющих микроинструкций. Блок 8 обеспечивает выдачу информации на шину 33 данных по сигналу чтени , поступающему с выхода чтени  регистра 4 микрокоманды . Адрес обращени  к блоку 8 соответствует информации на шине 34 адреса . Выход блока 8 имеет три состо ни .

Блок 9 синхронизации предназначен дл  формировани  управл ющих синхросигналов процессора, генератор 77 синхроимпульсов - дл  формировани  на своем выходе синхропоследовательности пр моугольных импульсов со скважностью два, котора  поступает на счетный вход триггера 78 и на первый вход восьмого элемента И 79 (фиг, 5). На второй вход этого элемента поступает сигнал инверсного выхода триггера 78. В результате на выходе восьмого элемента И 79 обеспечиваетс  выработка синхросигналов со скважностью четыре, которые соответствуют первому выходу 80 блока 9 синхронизации (диаграмма А фиг 6) На пр мом выходе триггера 78 формируетс  сигнал, соответствующий второму выходу

81блока 9 (диаграмма Б фиг. 6), на инверсном выходе триггера 78 устанавливаетс  сигнал, соответствующий третьему выходу

82блока 9 (диаграмма В фиг. 6).

Основной и дополнительные блоки 10

регистровой пам ти представл ют собой сверхоперативную пам ть и организованы в виде страниц. Кажда  страница предназначена дл  хранени  в сверхоперативной па0 м ти информации, специфической дл  одного из процессов - контекста (образа) этого процесса. Ячейки страницы предназначены дл  хранени  результатов промежуточных операций арифметико-логического

5 блока 6.

Кажда  страница блока 10 регистровой пам ти предназначена дл  работы с одним из существующих в процессоре процессов, Номер страницы соответствует имени про0 цесса. В зависимости оттого, какой процесс находитс  на обслуживании в текущий момент , на управл ющий вход соответствующей страницы поступает сигнал с выхода дешифратора 14 страниц. Запись информа5 ции в выбранную таким образом страницу производитс  по сигналу, поступающему с синхровыхода арифметико-логического блока 6 на синхровход страницы. Информаци  дл  записи и читаема  информаци  по вл 0 ютс  на информационном входе-выходе страницы, подключенном к входу-выходу регистровой информации арифметико-логического блока 6. Адрес регистра, к которому происходит обращение в странице, опреде5 л етс  информацией на выходе адреса регистра арифметико-логического блока 6.

Блок 11 пам ти страниц и блок 12 пам ти адресов процессов предназначены дл  хранени  информации о существующих

0 процессах в пор дке очередности их обслуживани , поэтому адрес доступа всегда устанавливаетс  одинаковым дл  обоих блоков. При отсутствии на входах записи блоков 11 и 12 пам ти соответствующих сиг5 налов осуществл етс  чтение информации из блоков 11 и 12 по установленному на их адресных входах адресу. Число  чеек блоков 11 и 12, разр дность  чейки блока 11 определ ютс  предельно допустимым чис0 лом существующих процессов. Разр дность  чейки блока 12 пам ти определ етс  разр дностью адреса микрокоманд.

Блок 11 пам ти страниц используетс  дл  хранени  номеров страниц блока 10 ре5 гистровой пам ти, предназначенныхдл  работы с существующими в процессоре процессами. Номер страницы  вл етс  именем процесса. Дл  записи в блок 11 пам ти используетс  информаци  с шины 33 данных Адрес записи определ етс  информацией на выходе первого коммутатора 17 и совпадает с адресом записи в блок 12 пам ти адресов процессов. Блок 12 пам ти адресов процессов обеспечивает хранение пусковых адресов процессов. В отличие от блока 11 информаци  дл  записи в блок 12 пам ти поступает через второй коммутатор 18 либо с шины 33 данных, либо с выхода блока 3 пам ти микрокоманд. Последнее необходимо дл  обеспечени  возврата процесса в адрес, в котором он был сн т с обслуживани , при последующей постановке на обслуживание этого процесса. Запись в блоки 11 и 12 происходит всегда раздельно , кроме записи по начальной установке, чтение осуществл етс  при отсутствии записи .

Регистр 13 страниц предназначен дл  хранени  номера страницы блока 10 регистровой пам ти того процесса, который в текущий момент находитс  на обслуживании в процессоре. На информационный вход регистра 13 поступает информаци  с выхода блока 11 пам ти страниц, запись ее в регистр 13 производитс  по приходе сигнала на синхровход регистра 13 при постановке на обслуживание нового процесса.

Дешифратор 14 номера страницы предназначен дл  дешифрации имени процесса с целью включени  в работу с процессом требуемой страницы блока 10 регистровой пам ти, Вырабатываемый на соответствующем выходе дешифратора 14 сигнал поступает на управл ющий выход одной из страниц блока 10 регистровой .

Пересчетна  схема 15 предназначена дл  хранени  адреса процесса, наход щегос  на обслуживании, и хранени  числа существующих процессов. Число процессов, наход щихс  в процессоре, хранитс  в регистре 45 числа процессов, вход щем в состав пересчетной схемы 15 (фиг. 2), и записываетс  в регистр 45 с шины 33 данных , подключенной к информационному входу 41 пересчетной схемы 15, по сигналу записи числа процессов, поступающему на одноименный вход 40 пересчетной схемы 15 с выхода дешифратора 5 управл ющих микроинструкций . Число процессов может быть считано через одноименный выход 37 пересчетной схемы 15. Адрес обслуживаемого в данный момент процесса содержитс  в счетчике 43 адреса, в который он либо записываетс  с шины 33 данных, соединенной с информационным выходом 41, либо наращиваетс  на единицу к содержимому счетчика 43, Увеличение адреса на единицу происходит по сигналу переключени  процессов , поступающему с одноименного выхода дешифратора 5 управл ющих

микроинструкций одновременно с синхросигналом с третьего выхода блока 9 на счетный вход счетчика 43 через вход 38 пересчетной схемы 15. Если число процес- 5 сов в регистре 45 сравн етс  с содержимым счетчика 43, то схема 46 сравнени  выдаст сигнал, устанавливающий счетчик 43 в ноль, что соответствует постановке на обслуживание нулевого процесса.

0 Триггер 16 режима предназначен дл  обеспечени  доступа к информации о процессах , хран щейс  в блоках 11 и 12. Управ- .ление триггером 16 режима осуществл етс  программно с использованием пол  управ5 л ющих микроинструкций. В единичном состо нии триггер 16 подключает через первый коммутатор 17 шину 34 адреса к выходам адреса блоков 11 и 12, а через второй коммутатор 18 - шину 33 данных на

0 вход данных блока 12 пам ти адресов процессов .

Первый коммутатор 17 предназначен дл  подключени  на адресные входы блоков 11 и 12 информации с шины 34 адреса или с

5 адресного выхода 36 пересчетной схемы 15 в зависимости от сигнала на выходе триггера 16 режима.

Второй коммутатор 18 предназначен дл  подключени  к входу данных информа0 ции с шины 33 данных или выходов блока 3 пам ти микрокоманд, соответствующих полю управлени  адресом микрокоманды, в зависимости от сигнала на выходе триггера 16 режима.

5 Третий коммутатор 19 предназначен дл  подключени  к информационному входу регистра 2 микропрограммного адреса информации с выхода блока 12 пам ти адресов процессов или с второго выхода блока 1

0 формировани  микропрограммного адреса в зависимости от сигнала на управл ющем входе коммутатора 19. На управл ющий вход коммутатора 19 сигнал поступает с выхода четвертого элемента ИЛИ 32.

5Первый 20 и второй 21 шинные формирователи предназначены дл  выдачи на шину 33 данных информации соответственно об имени и пусковом адресе обслуживаемого процесса с выходов блоков 11 и 12. Уп0 равление шинными формировател ми осуществл етс  полем чтени  микрокоманды , выходы шинных формирователей 20 и 21 имеют три состо ни .

Третий 22 и четвертый 23 шинные фор5 мирователи предназначены дл  выдачи на шину 33 данных соответственно адреса процесса , наход щегос  на обслуживании, с выхода 36 пересчетной схемы 15 и числа существующих процессов с выхода 37 пересчетной схемы 15. Управление или ыми

формировател ми осуществл етс  полем чтени  микрокоманды, выходы шинных формирователей 22 и 23 имеют три состо ни .

Первый 24 и второй 25 элементы И предназначены соответственно дл  формировани  сигналов записи дл  блоков 11 и 12 из синхросигнала с второго выхода блока 9 синхронизации в зависимости от сигналов на их первых входах, третий элемент И 26 - дл  формировани  сигнала, поступающего на счетный вход 38 пересчетной схемы 15, из синхросигнала с третьего выхода блока 9 синхронизации из сигнала переключени  процессов с одноименного выхода дешифратора 5 управл ющих микроинструкций.

Четвертый элемент И 27 предназначен дл  формировани  сигнала, поступающего на синхровход регистра 13 страницы, из сигнала с первого выхода блока 9 синхронизации в зависимости от сигнала на первом входе элемента 27, п тый элемент И 28 - дл  формировани  сигнала, поступающего на вход 39 записи числа процессов пересчетной схемы 15, из сигнала с третьего выхода блока 9 синхронизации и сигнала записи адреса пересчетной схемы с одноименного выхода дешифратора 5 управл ющих микроинструкций .

Первый элемент ИЛИ 29 предназначен дл  формировани  сигнала дл  подачи на первый вход второго элемента И 25, означающего , что в блок 12 пам ти адресов процессов должна осуществитьс  запись информации, второй элемент ИЛИ 30 - дл  формировани  сигнала дл  подачи на первый вход первого элемента И 24, означающего , что в блок 11 пам ти страниц должна осуществитьс  запись информации.

Третий элемент ИЛИ 31 предназначен дл  формировани  сигнала дл  подачи на первый вход третьего элемента И 27, означающего , что в регистр 13 страниц должна осуществитьс  запись информации, четвертый элемент ИЛИ 32 - дл  формировани  сигнала дл  подачи на управл ющий вход четвертого коммутатора 19.

Процессор работает следующим образом .

На обслуживании в процессоре всегда находитс  не менее одного процесса. Процессы имеют имена, совпадающие с адресами страниц блока 10 регистровой пам ти и хран щиес  в блоке 11 пам ти страниц Каждый процесс снабжаетс  информацией о себе в виде своего имени (номера страницы блока 10 регистровой пам ти) и начального микропрограммного адреса. Процессы организованы в циклическую очередь Пор док в очереди определ етс  пор дком

следовани  адресов  чеек блоков 11 и 12, в которых записана информаци  о процессах. Пор док обслуживани  пррцессов -т(рсле- довательно по адресам  чеек блоков 1%и 12,

хран щих информацию о процессах. Цикличность обслуживани  процессов обеспечиваетс  постановкой на обслуживание процесса с нулевым адресом после сн ти  с обслуживани  процесса со старшим в оче0 реди адресом.

При постановке процесса на обслуживание он должен быть обеспечен доступом к именной странице блока 10 регистровой пам ти и снабжен своим начальным микро5 программным адресом в качестве адреса первой микрокоманды. Адрес  чеек блоков 11 и 12, содержащих информацию о наход щемс  на обслуживании процессе, и число процессов, существующих в процессоре,

0 хранитс  в пересчетной схеме 15. Предельно допускаемое количество процессов, наход щихс  в процессоре, определ етс  разр дностью  чейки пам ти блока 11 пам ти страниц и соответствующей ей разр дно5 стью регистра 13 страниц. Об зательный дл  нахождени  в процессоре процесс - нулевой , который обеспечивает обслуживание остальных процессов и порождаетс  в микропрограммном процессоре сигналом на0 чальной установки. Кроме того, в процессоре предусмотрено выполнение следующих операций с процессами: порождение новых процессов (в рамках из предельно допускаемого количества), чтение

5 информации о любом процессе и пересчетной схеме 15, постановка процесса на обслуживание , уничтожение процесса путем подт гивани .

Порождение в микропрограммном про0 цессоре нулевого процесса происходит путем подачи в процессор сигнала начальной установки через вход 35. Этот сигнал поступает через четвертый элемент И 32 на управ- л ющий вход третьего коммутатора 19,

5 через третий элемент ИЛИ 31 на первый вход элемента И 27, через второй элемент ИЛИ 30 - на первый вход первого элемента И 24, через первый элемент ИЛИ 29 - на первый вход элемента И 25, на вход началь0 ной установки регистра 7 адреса, на вход 42 начальной установки пересчетной схемы 15 и на вход асинхронной установки в единичное состо ние триггера 16 режима. В результате , регистр 7 адреса устанавливаетс 

5 в нулевое состо ние, счетчик 43 адреса {фиг. 2) пересчетной схемы 15 - в нулевое состо ние , а на выходе триггера 16 по вл етс  сигнал, поступающий на управл ющие входы первого 17 и второго 18 коммутаторов соответственно. Тем самым первый коммутатор 17 обеспечивает подключение шины 34 адреса к адресным входам блоков 11 и 12, второй коммутатор 18 подключает шину 33 данных к входу данных блока 12 пам ти адресов.процессов.

Шина 33 данных электрически имеет два состо ни , хот  к ней подключены выходы элементов, имеющие три состо ни . Это объ сн етс  специальным включением резисторов , доопредел ющих третье состо - ние на шине 33 до нулевого потенциала. К шине 33 данных в момент начальной установки не подключен ни один из источников информации, и электрический потенциал на ней равен нулю. Поэтому при поступлении сигналов записи на входы записи блоков 11 и 12 в последние запишутс  нули. Сигналы записи дл  блоков 11 и 12 вырабатываютс  в момент единичного потенциала на втором выходе блока 9 синхронизации, котор ый по- ступает на вторые входы элементов И 24 и 25, и снимаютс  с выходов этих элементов, В результате сигнал записи поступает на вход записи блока 11 пам ти адресов процессов с выхода второго элемента И 25 и на вход записи блока 12 пам ти страниц - с выхода первого элемента И 24.

Адрес записи определ етс  информацией , наход щейс  на шине 34 адреса. Информаци  на шине 34 адреса определ етс  информацией, наход щейс  в регистре 7 адреса , в котором по сигналу начальной установки по вл ютс  нули. Следовательно, нулева  информаци  с шины 33 данных записываетс  в блоки 11 и 12 по нулевому адресу. Это соответствует порождению нулевого процесса. Как только оканчиваетс  существование сигналов-записи на выходах первого 24 и второго 25 элементов И, блоки 11 и 12 включаютс  в режим чтени . На выходе блока 11 пам ти страниц по вл етс  номер страницы блока 10 регистровой пам ти , соответствующий порожденному процессу . Этот номер запишетс  в регистр 13 страниц по приходу на второй вход четвер- того элемента И 27 сигнала с первого выхода блока 9 синхронизации, поскольку на первый вход элемента И 27 поступает сигнал начальной установки с выхода третьего элемента ИЛИ 31.

Информаци , записанна  в регистр 13 страниц, поступает на вход дешифратора 14 номера страниц. По вившийс  на одном из его выходов сигнал поступает на вход уп- равлени  соответствующего блока 10 регистровой пам ти и включает его в работу. В это же врем  блок 12 пам ти адресов процессов тоже включаетс  в режим чтени  и на его выходе по вл етс  информаци  о

первом микропрограммном адресе порожденного процесса. Эта информаци  поступает через соответствующе подключенный третий коммутатор 19 на информационный вход регистра 2 микропрограммного адреса , в который и записываетс  по приходу на синхровход регистра 2 синхросигнала с первого выхода блока 9 синхронизации. После этого начальна  установка считаетс  завершенной , и одноименный сигнал с выхода 35 снимаетс .

Далее начинаетс  работа микропрограммного процессора в режиме выполнени  микропрограмм порожденного, в данном случае нулевого, процесса. Загруженный адрес микрокоманды с выхода регистра 2 поступает на вход адреса блока 3 пам ти микрокоманд, на выходе которого по вл етс  парва  считанна  микрокоманда . Микрокоманда данного процессора состоит из четырех полей микроинструкций: пол  управлени  адресом следующей микрокоманды , пол  управл ющих микроинструкций , пол  чтени , пол  кода операций. Кажда  микрокоманда с выхода блока 3 пам ти микрокоманд подаетс  на вход регистра 4 микрокоманд и записываетс  в него по приходу на его синхровход синхросигнала с первого выхода блока 9 синхронизации. Одна из первых микрокоманд нулевого про- цесса должна содержать в поле управл ющих микроинструкций код микроинструкции Сн тие режима доступа. Управл ющий сигнал, соответствующий данному коду, после подачи этого кода на вход дешифратора 5 управл ющих микроинструкций с выхода регистра 4 микрокоманд по вл етс  на одноименном выходе дешифратора 5 и далее поступает на синхронный вход установки в ноль триггера 16 режима. Триггер 16 установитс  в ноль по приходу на его синхровход синхросигнала с первого выхода блока 9 синхронизации.

Следующа  микрокоманда должна обеспечивать запись в пересчетную схему 15 информации о числе процессов, состо щих на обслуживании. Дл  этого поле кода операции предыдущей микрокоманды должно содержать код, формирующий соответствующую информацию на информационном выходе арифметико-логического блока 6. Последующа  микрокоманда должна в поле чтени  содержать код, разрешающий чтение информации на шину 33 данных с информационного выхода арифметики . -о- гического блока 6, а в поле управл ющих микроинструкций последующа  микрокоманда должна содержать код микроинструкций записи числа про весов в пересчетную схему (фиг. 2). Информаци  о

числе процессов с шины 33 данных поступает на информационный вход 41 пересчетной схемы 15, а управл ющий сигнал записи подаетс  с выхода Запись числа процессов в пересчетную схему дешифратора 5 управл ющих микроинструкций на вход 40 записи числа процессов пересчетной схемы 15. Причем сигнал записи поступает на вход регистра 45 числа процессов и обеспечивает запись в него информации с шины 33 данных. После выполнени  этих об зательных микрокоманд процессор может выполн ть любые микрокоманды, обусловленные наход щимс  на обслуживании процессом. Аналогично порождению нулевого процесса происходит порождение и последующих процессов. Отличие состоит в том, что, во-первых, триггер 16 режима устанавливаетс  в единичное состо ние синхронно при поступлении на его вход установки сигнала Установка режима с соответствующего выхода дешифратора 5 управл ющих микроинструкций и на его синхровход синхросигнала с первого выхода блока 9 синхронизации. Сигнал Установка режима по вл етс  на одноименном выходе дешифратора 5 при поступлении на вход дешифратора 5 соответствующего кода из пол  управл ющих микроинструкций с выхода регистра 4 микрокоманды.

Во-вторых, запись информации о номере страницы и адресе процесса в блоки 11 и 12 соответственно осуществл етс  раздельно путем выполнени  двух микрокоманд . В первой микрокоманде соответствующий код в поле кода операции обеспечивает по вление информации, соответствующей номеру страницы порождаемого процесса, на информационном выходе арифметико-логического блока 6. Во второй микрокоманде соответствующий код в поле чтени  обеспечивает выдачу этой информации на шину 33 данных, а код в поле управл ющих микроинструкций обуславливает по вление на выходе Запись страницы дешифратора 5 одноименного сигнала. Этот сигнал через второй элемент ИЛИ 30 поступает на первый вход первого элемента И 24 и разрешает прохождение через второй вход этого элемента сигнала с второго выхода блока 9 синхронизации на вход записи блока 11 пам ти страниц.

Таким образом, осуществл етс  запись информации с шины 33 данных в блок 11 пам ти страниц. Втора  пара микрокоманд аналогично обеспечивает запись начального адреса порождаемого процесса в блок 12 пам ти адресов процессов В первой микрокоманде соответствующий код в поле кода операции обеспечивает по вление информации , определ ющей начальный микропрограммный адрес порождаемого процесса , на информационном выходе арифметико-логического блока 6. Во второй

микрокоманде соответствующий код в поле чтени  обеспечивает выдачу этой информации на шину 33 данных, а код в поле управл ющих микроинструкций Обуславливает по вление на выходе Запись адреса дешифратора 5 одноименного сигнала. Этот сигнал через первый элемент ИЛИ 29 поступает на первый вход первого элемента И 25 и разрешает прохождение через второй вход этого элемента сигнала с второго выхо5 да блока 9 синхронизации на вход записи блока 12 пам ти адресов процессов.

В-третьих, адрес записи в блоки 11 и 12 определ етс  в арифметико-логическом блоке 6 и по вл етс  на его выходе адреса.

0 В следующей микрокоманде этот адрес записываетс  в регистр 7 адреса путем подачи его на информационный вход регистра 7 и выработке согласно коду операции сигнала Управление записью, поступающего на

5 вход синхронизации регистра 7 адреса. Этот адрес с выхода регистра 7 выдаетс  на шину 34 адреса и с нее поступает на адресные входы блоков 11 и 12 через подключенный соответствующим образом с помощью

0 триггера 16 режима первый коммутатор 17. Численно адрес записи информации о порождаемом процессе равен адресам первых пустых  чеек в блоках 11 и 12, Поскольку запись в блоки 11 и 12 всегда производитс 

5 по одинаковым адресам, то и адреса первых пустых  чеек в этих блоках совпадают По абсолютной величине адрес первых пустых  чеек в блоках 11 и 12 соответствует содержимому регистра 45 числа процессов (фиг.

0 2), так как отсчет числа процессов, наход щихс  в процессоре, начинаетс  с единицы, адрес записи начального (нулевого) процесса  вл етс  нулевым, а запись производитс  по последовательным адресам. Получение

5 информации об адресе первой пустой  чейки в блоках 11 и 12 осуществл етс  выполнением операции чтени .

Операци  чтени  осуществл ет выдачу на шину 33 данных информации о процессе,

0 хран щемс  по произвольному адресу в блоках 11 и 12, и чтение информации о пересчетной схеме 15. Операци  чтени  реализуетс  с использованием пол  чтени  микрокоманды. Поле чтени  микрокоманды

5 имеет унитарное кодирование и поскольку обеспечивает чтение с шести устройств, то имеет шесь разр дов. Шестью устройствами , обслуживаемыми полем чтени ,  вл ютс  информационный двунаправленный выход арифметико-логического блока 6 информационный двунаправленный выход блока 8 оперативной пам ти и, соответственно , первый 20, второй 21, третий 22 и четвертый 23 шинные формирователи. Каждый разр д пол  чтени  соединен с одним из перечисленных устройств. При необходимости чтени  из любого из этих устройств в поле чтени  содержитс  единица в разр де, соединенном с требуемым устройством.

Чтение информации о процессе проис- ходит при выполнении следующей последо- вательности микрокоманд, В первой микрокоманде в поле управл ющих микроинструкций должен содержатьс  код, обеспечивающий формирование сигнала Установка режима на одноименном выходе дешифратора 5 управл ющих микроинст- рукций. Сигнал Установка режима поступает на вход синхронной установки триггера 16 режима в единичное состо ние, и по приходу на синхровход триггера 16 синхросигнала с первого выхода блока 9 синхронизации на выходе фиггера 16 устанавливаетс  единичный сигнал. О н поступает на управл ющие входы первого 17 и второго 18 коммутаторов соответственно. По получении этого сигнала первый коммутатор 17 обеспечит подключение шины 34 адреса к адресным входам блоков 11 и 12 пам ти страниц и адресов процессов соот- ветственно. Коммутатор 18 подключит шину 33 данных к входу данных блока 12 пам ти адресов процессов.1

Во второй микрокоманде в поле кода операции должен содержатьс  код, обеспе- чивающий формирование адреса чтени  ин- формации на адресном и сигнала управлени  записью на одноименном выходах арифметико-логического блока 6. Наличие этих сигналов на соответствующих входах регистра 7 адреса обеспечит запись сформированного адреса чтени  информации в регистр 7, и с выхода последнего адрес чтени  информации о процессе поступит на шину 34 адреса. Кроме того, в поле чтени  второй микрокоманды должен содержатьс  код, обеспечивающий чтение информации с выхода шинного формировател  20 на шину 33 данных. На информационный вход шинного формировател  20 поступает информаци  с выхода блока 11 пам ти, читаема  в этот момент из  чейки, адрес которой определен шиной 34 адреса, т.е. содержитс  в регистре 7 адреса.

Дл  потреблени  считанной таким об- разом информации в поле управл ющих микроинструкций этой же микрокоманды должен находитьс  код, позвол ющий дешифратору 5 управл ющих микроинструкций выработать сигнал на своем

соответствующем выходе сигнал Запись в блок оперативной пам ти. По этому сигналу , поступающему на вход записи блока 8 оперативной пам ти, произойдет запись информации с шины 33 данных по тому же адресу, по которому эта информаци  считана из блока 11 пам ти страниц. Это один из возможных способов потреблени  считанной о процессе информации. Аналогичным образом считываетс  и информаци  об адресе процесса из блока 12 пам ти адресов процессов. В третьей микрокоманде, если считанна  информаци  потреблена и не требуетс  чтени  информации из других устройств, в поле управл ющих микроинструкций должен содержатьс  код микроинструкции дл  формировани  на соответствующем выходе дешифратора 5 сигнала Сн тие режима. По этому сигналу триг эр 16 режима установитс  в нулевое состо ние, а в микропрограммном процессоре на обслуживании останетс  прежний процесс, адрес которого определен адресным выходом 36 пересчетной схемы.

Чтением информации из пересчетной схемы можно вывести на шину 33 данных адрес процесса, наход щегос  в данный момент на обслуживании, и число существующих в процессоре процессов. Дл  этого нужно изложенным выше способом первой микрокомандой установить триггер 16 режима в единичное состо ние. Втора  микрокоманда должна содержать в поле чтени  код, соответствующий чтению либо информации с выхода шинного формировател  22, либо информации с выхода шинного формировател  23. Соответственно, на шине 33 данных в первом случае по витс  адрес процесса , наход щегос  на обслуживании, поскольку к информационному входу шинного формировател  22 подключен адресный выход 36 пересчетной схемы. Во втором случае на шине 33 данных по витс  число процессов , существующих в процессоре, так как к информационному входу шинного формировател  23 подключен выход 37 Число процессов пересчетной схемы 15. Потребление информации с L ины 33 данных осуществл етс  третьей микрокомандой либо указанным выше способом блоком 8 оперативной пам ти, либо арифметико-логическим блоком 6 при условии содержани  в поле кода операции третьей микрокоманды соответствующего кода, обеспечивающего запись информации с шины 33 данных через информационный вход в арифметико-логический блок 6.

Постановка процесса на обслуживание возможна двум  способами: циклически по очереди и произвол( но, по указанному адресу  чеек блоков 11 и 12 соответственно страниц и адресов процессов, хран щих информацию о процессе.

Операци  постановки процесса на обслуживание циклически по очереди выполн етс  последовательностью из двух микрокоманд (диаграммы на фиг, 6), по вл ющимис  последними в предыдущем процессе . В первой микрокоманде, адрес которой находитс  в регистре 2 микропрограммного адреса и котора  считываетс  из блока 3 пам ти микрокоманд (очку 1 диаграммы Г и Д фиг. 6), в поле управл ющих микроинструкций содержитс  код микроинструкции Переключение процессов. В момент чтени  этой микрокоманды из блока 3 пам ти микрокоманд адресный выход 36 пересчетной схемы (диаграмма Л фиг. 6) через первый коммутатор 17 соединен с адресными входами блоков 11 и 12. Читаема  из этих блоков информаци  относитс  к старому, наход щемус  на обслуживании, процессу. С выхода блока 11 считываетс  адрес старого процесса (диаграмма И фиг. 6), с выхода блока 12 - номер страницы (им ) старого процесса (диаграмма К фиг. 6). В регистре 13 страниц хранитс  им  старого процесса (диаграмма М фиг. 6). С по влением на первом выходе блока 9 очередного синхросигнала (диаграмма А фиг. 6) перва  микрокоманда записываетс  в регистр 4 микрокоманды (диаграмма Е фиг, 4), поле управл ющих микроконструкций поступает на вход дешифратора 5, и на его выходе по вл етс  сигнал Переключение процесса (диаграмма Ж фиг. 6). Этот сигнал поступает через четвертый элемент ИЛИ 32 на управл ющий вход третьего коммутатора 19 и подключает выход блока 12 пам ти адресов процессов к входу регистра 2 микропрограммной адреса. Кроме того, сигнал Переключение процессов через третий элемент ИЛИ 31 поступает на первый вход четвертого элемента И 27, через первый элемент ИЛИ 29 на первый вход второго элемента И 25 и на первый вход третьего элемента И 26.

На выходе регистра 2 микропрограммного адреса в этот момент уже находитс  адрес второй микрокоманды (точка 2, диаграмма Г фиг. 6), котора  считываетс  с выхода блока 3 пам ти микрокоманд. Выход блока 3 частью разр дов, соответствующих полю управлени  адресом микрокоманды, подключен к входу данных блока 12 пам ти адресов процессов через второй коммутатор 18, По приходу на вход записи блока 12 пам ти сигнала записи с второго выхода блока 9 синхросигналов через второй вход элемента И 25 в блок 12 запишетс  информаци  из разр дов пол  управлени  адресом микрокоманды, определ ющих новый начальный адрес (точку возврата) дл  старого процесса (диаграммы Б, Д, Ж, И фиг. 6). В

следующий момент времени по вл етс  единичный сигнал на третьем выходе блока 9 синхронизации (диаграмма Б фиг. 6). Он поступает на второй вход элемента И 26, на первом входе которого присутствует сигнал

0 Переключение режима, поэтому с выхода элемента И 26 на счетный вход 38 пересчетной схемы 15 приходит сигнал. Этот сигнал (фиг, 2) поступает на счетный вход счетчика 43 адреса, который по нему увеличивает

5 свое содержимое на единицу. Новый адрес по вл етс  на выходе 36 пересчетной схемы и на первом входе схемы 44 сравнени 

На второй вход схемы 44 сравнени  подаетс  информаци  с выхода регистра 45

0 числа процессов. Если новый адрес процесса совпадает с числом процессов, хран щихс  в регистре 45, то схема 44 сравнени  вырабатывает сигнал. Этот сигнал поступает через п тый элемент ИЛИ 46 на вход

5 установки в ноль счетчика 43 адреса, что означает, что очередь процессов обслужена , и на обслуживание вновь ставитс  нулевой процесс. В любом случае на выходе 36 адреса пересчетной схемы 15 по вл етс 

0 новый адрес: нулевой или превышающий на единицу адрес старого процесса (диаграмма Л фиг. 6). Этот адрес поступает через первый коммулатор 17 на адресные входы блоков 11 и 12, с которых начинаетс  считы5 вание соответственно значений имени (номера страницы) и начального адреса (точки возврата) нового процесса (диаграммы И и К фиг. 6) Номер страницы нового процесса, считываемый с выхода блока 11 пам ти

0 страниц, поступает на информационный вход регистра 13 страниц и запишетс  в этот регистр 13 по приходу на синхровход регистра 13 очередного синхросигнала с первого выхода блока 9 синхронизации

5 (диаграммы А, К, М фиг. 6).

С выхода регистра 13 страниц информаци  поступает на вход дешифратора 14 номера страницы. Формирующийс  сигнал на одном из выходов дешифратора 14 подаетс 

0 на управл ющий вход соответствующей страницы блока 10 регистровой пам ти, и данна  страница оказываетс  включенной в работу. Начальный адрес нового процесса, считываемый с выхода блока 12 пам ти ад5 ресов процессов, поступает через соответственно подключенный третий коммутатор 19 на информационный вход регистра 2 микропрограммного адреса и запишетс  в этот регистр 2 по приходу на его синхровход очередного синхросигнала с первого выхода блока 9 синхронизации (диаграмма А и Г фиг. 6). В результате, на адресный вход блока 3 пам ти микрокоманд поступит начальный адрес нового процесса, перва  микрокоманда которого начнет считыватьс  с выхода блока 3 пам ти микрокоманд (диаграммы Г, Д, точка 3 фиг. 6). Следующим синхросигналом с первого выхода блока 9 синхронизации перва  микрокоманда нового процесса записываетс  в регистр 4 микрокоманд (точка 4, диаграмма Е фиг. 6) и начинаетс  ее выполнение. Новый процесс считаетс  поставленным на обслуживание.

Постановка процесса на обслуживание не по опереди, а по адресу записи информации об sffcM процессе в блоках 11 и 12 происходит аналогично постановке на обслуживание по очереди и описываетс  теми же диаграммами (фиг. 6), счита , что на диаграмме Ж фиг. 6 показан сигнал на выходе Запись адреса в пересчетную схему дешифратора 5 управл ющих микроинструкций , и код микроинструкции Запись адреса в пересчетную схему содержитс  в поле управл ющих микроинструкций первой микрокоманды вместо кода микроинструкции Переключение процессов.

Кроме того, в первой микрокоманде в поле кода операции должен содержатьс  код, обеспечивающий по вление на информационном выходе арифметико-логического блока 6 адреса процесса, берущегос  на обслуживание, в поле чтени  - код чтени  информационного выхода арифметико-логического блока 6 на шину 33 пам ти. Тогда сигнал Запись адреса в пересчетную схему по вл етс  на одноименном выходе дешифратора 5 и поступает через первый элемент ИЛИ 29 на первый вход второго элемента И 25 и на первый вход п того элемента И 28 (точка 2, диаграмма Ж фиг. 6). Сигнал с выхода этого элемента И 28 по витс  и поступит на вход 39 записи адреса пересчетной схемы 15 в момент по влени  единичного сигнала на третьем выходе блока 9 синхронизации. Этот сигнал поступает на вход записи счетчика 43 адреса (фиг, 2) и осуществл ет запись информации с информационного входа 41 пересчетной схемы, подключенного к шине 33 данных, на которой в этот момент находитс  адрес нового процесса. В остальном процедура постановки нового процесса на обслуживание полностью совпадает с предыдущей.

Операци  уничтожени  процесса подт гиванием выполн етс  с помощью операций чтени  информации о процессе и порождени  нового процесса. При необходимости уничтожить некоторый процесс, наход щийс  в циклической очереди в микропрограммном процессоре,требуетс  сначала указанным выше способом установить триггер 16 режима в единичное состо ние. Затем выполнить операцию чтени  имени и 5 адреса процесса, информаци  о котором записана в блоках 11 и 12 пам ти по адресу, следующему за адресом, по которому в блоках 11 и 12 записана информаци  об уничтожаемом процессе.

0 Далее производитс  операци  порождени  считанного только что процесса по адресу уничтожаемого процесса. После этого адрес чтени  увеличиваетс  на единицу относительно адреса, по которому выполн 5 лась предыдуща  операци  чтени , и осуществл етс  операци  порождени  процесса, считанного вторым, по адресу процесса, считанного первым. Процедура чтени  информации о процессе по последующему ад0 ресу и порождени  этого процесса по предыдущему адресу продолжаетс  до перезаписи всех процессов, следовавших в очереди за уничтожаемым процессом. После этого триггер 16 режима переводитс  в

5 нулевое состо ние, а в пересчетную схему 15 записываетс  новое, уменьшенное на единицу число процессов, существующих в процессоре.

Claims (1)

1. Формула изобретени 

   0 Процессор с микропрограммным управлением , содержащий блок формировани  микропрограммного адреса, регистр микропрограммного адреса, блок пам ти микрокоманд , регистр микрокоманды,

   5 дешифратор управл ющих микроинструкций , арифметико-логический блок, регистр адреса, блок оперативной пам ти, блок синхронизации , основной блок регистровой пам ти, причем выход регистра микропрог0 раммного адреса соединен с первым входом блока формировани  микропрограммного адреса и с входом адреса блока пам ти микрокоманд, выход которого соединен с информационным входом регистра

   5 микрокоманды, синхровход которого соединен с синхровходом арифметико-логическо- . го блока, с синхровходом регистра микропрограммного адреса и с первым выходом блока синхронизации, выход управ0 лени  адресом регистра микрокоманды соединен с вторым входом блока формировани  микропрограммного адреса, выход управл ющих микроконструкций регистра микрокоманды соединен с третьим входом

   5 блока формировани  микропрограммного адреса и с входом дешифратора управл ющих микроинструкций, выход чтени  регистра микрокоманды соединен с входом чтони  блока оперативной пам ти, вход записи которого соединен с выходом записи данных

   дешифратора управл ющих микроинструкций , первый выход блока формировани  микропрограммного адреса соединен с входом переноса арифметико-логического блока , выход переноса которого соединен с четвертым входом блока формировани  микропрограммного адреса, п тый вход которого соединен с выходом блока оперативной пам ти и с информационным входом арифметико-логического блока, вход кода операции которого соединен с одноименным выходом регистра микрокоманды, выход адреса арифметико-логического блока соединен с информационным входом регистра адреса, синхровход которого соединен с выходом управлени  записью арифметико-логического блока, синхровыход которого соединен с синхровходом основного блока регистровой пам ти, информационный вход-выход которого соединен с входом-выходом регистровой информации арифметико-логического блока, выход адреса регистра которого соединен с входом адреса основного блока регистровой пам ти, отличающийс  тем, что, с целью повышени  производительности за счет уменьшени  времени при переключении с процесса на процесс в мультипрограммном режиме работы, в него введены дополнительные блоки регистровой пам ти, блок пам ти страниц, блок пам ти адресов процессов, регистр страниц, дешифратор страниц, пересчетна  схема, триггер режима , первый, второй и третий коммутаторы, первый, второй, третий и четвертый шинные формирователи, первый, второй, третий, четвертый и п тый элементы И, первый, второй, третий и четвертый элементы ИЛИ, причем синхровходы дополнительных блоков регистровой пам ти соединены с синхровыходом арифметико-логического блока, выход адресов регистров которого соединен с адресными входами дополнительных блоков регистровой пам ти, инфор- мационные входы-выходы которых соединены с входом-выходом регистровой информации арифметико-логического блока , информационный вход которого  вл етс  одновременно информационным выходом и соединен с информационным входом блока оперативной пам ти, который  вл етс  его информационным выходом, соединенным с шиной данных, с которой соединены информационный вход пересчетиой схемы, выходы соответственно первого, второго, третьего и четвертого шинных формирователей , первый информационный вход второго коммутатора и вход данных блока пам ти страниц, выход которого соединен с информационными входами первого блока шинных формирователей и регистра страниц, выход которого соединен с входом дешифратора страниц, выходы которого соединены соответственно с управл ющим входами основного и дополнительных блоков регистровой пам ти, адресный выход пересчетной схемы соединен с информационным входом третьего шинного формировател  и с первым инфор0 мационным входом первого коммутатора, выход которого соединен с адресными входами блока пам ти страниц и блока пам ти адресов процессов, выход которого соединен с информационным входом второго

   5 шинного формировател  и с первым информационным входом третьего коммутатора, виход которого соединен с информационным входом регистра микропрограммного адреса, второй информационный вход

   0 третьего коммутатора соединен с вторым выходом блока формировани  микропрограммного адреса, управл ющий вход третьего коммутатора соединен с выходом четвертого элемента ИЛИ, первый вход ко5 торого соединен с входом начальной установки процессора, с первым входом третьего элемента ИЛИ, с единичным входом триггера режима, с входом начальной установки регистра адреса, с первым вхо0 дом второго элемента ИЛИ, с входом начальной установки пересчетной схемы и с первым входом первого элемента ИЛИ выход которого соединен с первым входом второго элемента И, выход которого соеди5 нен с входом записи блока пам ти адресов процессов, вход данных которого соединен с выходом второго коммутатора, второй информационный вход которого соединен с выходом блока пам ти микрокоманд, управ0 л ющий вход второго коммутатора соединен с выходом триггера режима и с управл ющим входом первого коммутатора, второй информационный вход которого соединен с шиной адреса, с которой соединен

   5 выход регистра адреса и вход адреса блока оперативной пам ти, вход чтени  которого соединен с входом чтени  арифметико-логического блока и с управл ющими входами соответственно первого, второго, третьего и

   0 четвертого шинных формирователей, информационный вход которого соединен с выходом Число процессов пересчетной схемы, счетный вход которой соединен с выходом третьего элемента И, первый вход

   5 которого соединен с вторыми входами соответственно первого, третьего и четвертого элементов ИЛИ и с выходом переключени  процессов дешифратора управл ющих микроинструкций , выход установки режима которого соединен с вторым единичным

   установочным входом триггера режима, нулевой установочный вход которого соединен с выходом сн ти  режима дешифратора управл ющих микроинструкций, выход записи страниц которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом записи блока пам ти страниц, второй вход первого элемента И соединен с вторым входом второго элемента И и с вторым выходом блока синхронизации, третий выход которого соединен с вторым входом третьего элемента И и с первым входом п того элемента И, выход которого соединен с входом записи адреса пересчетной схемы, вход записи числа процессов которой соединен с

   одноименным выходом дешифратора управл ющих микроинструкций, выход записи адреса пересчетной схемы которого соединен с вторым входом п того элемента И, с третьим входом третьего элемента ИЛИ, с третьим входом четвертого элемента ИЛИ и с третьим входом первого элемента ИЛИ, четвертый вход которого соединен с выходом записи адреса процесса дешифратора управл ющих микроинструкций , выход третьего элемента ИЛИ соединен с первым входом четвертого элемента И, выход которого соединен с синх- ровходом регистра страниц, второй вход четвертого элемента И соединен с первым выходом блока синхронизации и с синх- ровходом триггера режима.

   СТ2

   W

   л /

   46

   39

   W

   «

   а

   чч

   (LG

   №

   W

   37

   О

   Фие.2

   Фиг.З

   Фиг.5

   ,AJ

   П

   H

   XI

   Раг в