JPH0954749A - Ｄｍａ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 無駄時間を発生させず、バスに転送データを
高速に転送することができるＤＭＡ転送装置を提供す
る。 【解決手段】 本発明は、ＣＰＵのシステムバスに接続
されたメモリから転送データを読みだして、転送データ
格納バッファに格納する転送データ格納手段（１５）
と、転送データ格納バッファに格納された転送データを
外部バスに転送する転送手段（１８）と、転送手段から
外部バスに転送される転送データのアドレスが転送デー
タ格納バッファに格納された転送データのアドレスを越
えているかを判定するアドレスコンパレータ（１６）
と、アドレスコンパレータにより、越えていると判定さ
れた場合に、転送手段により、転送データが外部バスに
転送されるのを中止する転送中止手段（１８）とを具備
したことを特徴とするＤＭＡ転送装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリとバスとの
間で高速にデータ転送を行なうＤＭＡ転送装置に関す
る。

【０００２】

【従来の技術】ＣＰＵの内部システムバスは、複数のチ
ャネルから主記憶メモリがアクセスされるため、一般的
に高速なスプリット制御方式が採用されている。このス
プリット制御方式は、時分割マルチプレクシングを行な
う方式であり、１つの転送オペレーションを他の転送オ
ペレーションを構成する各処理とインターリブさせるも
のである。

【０００３】図５は、スプリット制御方式における主記
憶メモリからＩＳＯ８８０２．３バスへのデータ転送を
説明するための図である。上記ＣＰＵの内部システムバ
スは、高速である反面、回路構成が複雑であるため、そ
の規格もＩＳＯ８８０２．３のＬＳＩバスインターフェ
イスの規格と異なっている。

【０００４】このため、従来は、図６に示すように、一
旦、ＣＰＵ１のシステムバス２に接続されたＬＡＮ制御
プロセッサ３（以下、「ＬＣＰ」という。）のＤＭＡ制
御回路３−１により、メモリ４に格納された転送データ
を内部バス３−３を介して、ＬＣＰ３内部の転送データ
格納バッファ３−２に格納する。

【０００５】そして、ＩＳＯ８８０２．３バス上にＬＳ
Ｉ３−４に格納された転送データが送出されると、ＤＭ
Ａ制御回路３−１により、転送データ格納バッファ３−
２に格納された転送データを、内部バス３−３を介して
ＬＳＩ３−４に転送した後に、ＬＳＩ３−４により、Ｉ
ＳＯ８８０２．３バス上に転送データが送出される。

【０００６】

【発明が解決しようとする課題】従来のＤＭＡ制御回路
３−１においては、物理層だけをサポートするＬＣＰで
あれば、データ量が少ないために、図７に示すように、
フレーム単位で主記憶メモリ４からシステムバス２を介
してＤＭＡ制御回路３−１に転送データを読み出す動作
と、ＬＳＩ３−４からＩＳＯ８８０２．３バス５上に転
送データを送出する動作とを見かけ上同時に行なうこと
ができた。

【０００７】しかし、ＬＣＰ３に、伝送手順の上位（デ
ータリンク層／ネットワーク層／トランスポート層）が
実装されている場合、一回に相手局からの送達確認を取
らなくても送信できるデータ量が多くなるため、図８に
示すように、ＤＭＡ制御回路により、主記憶メモリ４か
らシステムバス２を介して、転送データを転送データ格
納バッファ３−２に格納する時間が長くなり、実質的に
転送効率が低下してしまうという問題があった。

【０００８】本発明は、上記実情に鑑みてなされたもの
であり、バスにデータを転送すると同時に、メモリから
システムバスを介してデータを読み出すことにより、無
駄時間を発生させず、高速にバスに転送データを転送す
ることができるＤＭＡ転送装置を提供することを目的と
する。

【０００９】

【課題を解決するための手段】従って、まず、上記目的
を達成するために請求項１に係る発明は、ＣＰＵのシス
テムバスに接続されたメモリから転送データを読みだし
て、転送データ格納バッファに格納する転送データ格納
手段と、前記転送データ格納手段により転送データ格納
バッファに格納された転送データを外部バスに転送する
転送手段と、前記転送手段から外部バスに転送される転
送データのアドレスが前記転送データ格納バッファに格
納された転送データのアドレスを越えているかを判定す
るアドレスコンパレータと、前記アドレスコンパレータ
により、越えていると判定された場合に、前記転送中止
手段により、転送データが前記外部バスに転送されるの
を中止する転送データ中止手段とを具備したことを特徴
とする。

【００１０】また、請求項２に係る発明は、請求項１記
載のＤＭＡ転送装置において、前記システムバスの負荷
に応じて、前記転送データ格納手段の起動時間と前記転
送手段の起動時間との時間差を設定する時間差設定手段
を付加したことを特徴とする。

【００１１】請求項１に係る発明は、転送手段により、
転送データ格納手段により転送データ格納バッファに格
納された転送データを外部バスに転送するとともに、ア
ドレスコンパレータにより転送手段から外部バスに転送
される転送データのアドレスが転送データ格納バッファ
に格納された転送データのアドレスを越えているかを判
定し、越えていると判定された場合に、転送中止手段に
より、転送手段によって転送データが外部バスに転送さ
れるのを中止するので、転送データを高速に転送するこ
とができる。

【００１２】請求項２に係る発明は、請求項１記載のＤ
ＭＡ転送装置において、時間差設定手段により、システ
ムバスの負荷に応じて、転送データ格納手段の起動時間
と前記転送手段の起動時間との時間差を設定するので、
大量データ転送を行なうようなディスクチャネルが存在
する場合であっても、確実、且つ高速にＤＭＡ転送を行
なうことができる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。 ＜第１の実施の形態＞図１は、本発明の第１の実施の形
態に係るＤＭＡ転送装置の構成を示す図である。

【００１４】同図において、１１はＣＰＵのシステムバ
スで、このＣＰＵのシステムバス１１には、ＣＰＵ１
２、転送データを格納するための主記憶メモリ１３、Ｌ
ＣＰ１４が接続されている。

【００１５】ＬＣＰ１４は、ＤＭＡ制御回路１５、アド
レスコンパレータ１６、転送データ格納バッファ１７、
ＬＳＩ１８を備えており、これらはＬＣＰ１４の内部バ
ス１９に接続されている。この内部バス１９は、プロセ
ッサバスであり、アドレスバスとデータバスとで構成さ
れる。

【００１６】ＤＭＡ制御回路１５は、アドレスカウンタ
２１、ワードカウンタ２２、アドレスカウンタ２３、レ
ジスタ２４を備えている。アドレスカウンタ２１は、主
記憶メモリ１３からＣＰＵのシステムバス１１に送出さ
れる転送データの読みだしアドレスをカウントする。

【００１７】ワードカウンタ２２は、主記憶メモリ１３
からＣＰＵのシステムバス１１に送出される転送データ
の転送サイズを管理する。アドレスカウンタ２３は、主
記憶メモリ１３から送出された転送データの転送データ
格納バッファ１７の書き込みアドレスをカウントする。

【００１８】レジスタ２４は、主記憶メモリ１３から送
出された転送データを、一旦、ラッチした後、内部バス
１９を介して、転送データ格納バッファ１７に格納す
る。アドレスコンパレータ１６は、ＤＭＡ制御回路１５
により、転送データが転送データ格納バッファ１７に格
納される以前に、ＬＳＩ１８が転送データ格納バッファ
１７からデータを読みだしていないか否かを監視する。

【００１９】また、アドレスコンパレータ１６は、ＬＳ
Ｉ１８が、ＤＭＡ制御回路１５が転送データを転送デー
タ格納バッファ１７に格納する以前に、転送データ格納
バッファ１７から読みだしている場合、ＬＳＩ１８に通
知するために、リードサイクルを強制的にパリティエラ
ーにする手段を有している。

【００２０】具体的には、ＬＳＩ１８からＩＳＯ８８０
２．３バス２０に転送される転送データのアドレスが転
送データ格納バッファ１７に格納された転送データのア
ドレスを越えているか否かにより判断される。

【００２１】なお、追い越しをＬＳＩ１８に通知するた
めには、パリティエラーだけではなく、読みだしサイク
ルをストールさせ、ＬＳＩ１８をアンダーエラーにさせ
る手段も考えられる。

【００２２】転送データ格納バッファ１７は、主記憶メ
モリ１３からＤＭＡ制御回路１５のレジスタ２４を介し
て、内部バス１９に送出された転送データを格納する。
図２は、転送データ格納バッファ１７のバッファ構造を
示す図である。

【００２３】同図において、ユーザデータ格納エリア３
１は、ＣＰＵ１２の主記憶メモリ１３から読みだされた
フレームデータを格納するエリアであり、システムバス
１１のＤＭＡ制御回路１５により、主記憶メモリ１３か
ら読みだした転送データを格納し易いように、メモリ空
間は連続している。また、点線はＩＳＯ８８０２．３バ
ス２０に送信する単位であるフレームのオクテット数に
分割されていることを示す。

【００２４】ヘッダ格納エリア３２は、ユーザデータ格
納エリア３１により、分割されたフレームの先頭に位置
するヘッダを格納する。すなわち、分割されたフレーム
数分のヘッダを格納する。

【００２５】バッファディスクリプタ３３は、フレーム
を構成するバッファのチェーン構造とフレームのチェー
ン構造とを定義する。また、図中矢印は、ディスクリプ
タが示すバッファの関連性を示すものである。

【００２６】次に、上述の如く構成されたＤＭＡ転送装
置の動作について説明する。ＬＣＰ１４は、プロセッサ
を搭載したチャネルであり、本実施の形態のＤＭＡ転送
もファームウェアによる設定で動作する。

【００２７】まず、ファームウェアにより、ＤＭＡ制御
回路１５のアドレスカウンタ２１、ワードカウンタ２
２、アドレスカウンタ２３に、それぞれ読みだしアドレ
ス、転送データの転送サイズ、転送データ格納バッファ
１７への書き込みアドレスが設定される。また、ヘッダ
格納エリア３２に格納されるフレームヘッダに手順情報
を設定するとともに、バッファディスクリプタを設定す
る。

【００２８】次に、ＤＭＡ制御回路１５により、主記憶
メモリ１３のアドレスカウンタ２１に設定された読みだ
しアドレスから、ワードカウンタ２２に設定された転送
サイズの転送データを読みだし、一旦、ＬＣＰ１４のレ
ジスタ２４にラッチした後に、転送データ格納バッファ
１７のユーザデータ格納エリア３１の先頭から書き込み
を開始する。

【００２９】一方、ＬＳＩ１８は、これと平行して、バ
ッファディスクリプタ格納エリア３３のバッファディス
クリプタを解析して、ヘッダ格納エリア３２に格納され
たフレームヘッダとユーザデータ格納エリア３１に格納
されたフレーム毎の転送データとを読みだして、ＩＳＯ
８８０２．３バス２０に送信する。

【００３０】なお、ＩＳＯ８８０２．３バスは、１０Ｍ
ｂｐｓ（１．２５Ｍバイト／秒）の伝送速度であるの
で、システムバス１１の方がはるかに転送速度が速く、
ＬＳＩ１８からＩＳＯ８８０２．３バス２０に転送デー
タが送出されるよりも、主記憶メモリ１３から転送デー
タ格納バッファ１７に転送データが格納される方がはる
かに速い。

【００３１】ところで、主記憶メモリ１３からシステム
バス１１を介して、転送データを読み出す場合に、パリ
ティエラー等の異常が生じた場合には、エラーデータを
誤ってＬＳＩ１８が転送してしまう場合がある。

【００３２】このような場合、ＤＭＡ制御回路１５は、
転送データ格納バッファ１７に転送データを格納するの
を停止する。この状態で、ＬＳＩ１８からＩＳＯ８８０
２．３バスに転送データが送出されると、アドレスコン
パレータ１６により、追い越しが検出され、ＬＳＩ１８
による読みだしサイクルは、パリティエラーになる。

【００３３】このパリティエラーは、ＬＳＩ１８により
検出され、その結果、転送データの送出が停止し、ファ
ームウェアにエラー完了割り込みを発生させる。そし
て、ファームウェアは、再送等を含む、しかるべきエラ
ー回復処理を行なう。

【００３４】従って、本実施の形態のＤＭＡ転送装置に
よれば、図３に示すように、ＣＰＵ１２のシステムバス
１１からデータを読み出すタイミングとＩＳＯ８８０
２．３バスに出力するタイミングとがほぼ同時に平行し
て行なわれるので、従来のＣＰＵのシステムバスから転
送データを読み出す時間分、送信に要する時間が短くな
る。

【００３５】また、データリンク層／ネットワーク層／
トランスポート層の手順を実装するＬＣＰにおいては、
転送データ格納バッファ１７に格納される転送データを
順次ＬＳＩ１８により、ＩＳＯ８８０２．３バスに出力
するので、さらに、転送時間を短縮することができる。 ＜第２の実施の形態＞システムバス１１は、ＩＳＯ８８
０２．３バス２０と比較して速度性能は、十分高い。し
かし、ＣＰＵのシステムバス１１に複数のチャネルが存
在し、且つ大量データ転送をおこなうようなディスクチ
ャネルが存在する場合、ＤＭＡ制御回路１５からみたＣ
ＰＵ１２のシステムバス１１の性能は、低下することが
考えらる。

【００３６】従って、ＤＭＡ制御回路１５の起動とＬＳ
Ｉ１８の起動とを同時に行なうと、アドレスコンパレー
タ１６により、アドレスの追い越しが検出され、ＬＳＩ
１８からＩＳＯ８８０２．３バス２０への転送データの
転送が停止してしまう。

【００３７】そこで、本実施の形態のＤＭＡ転送装置
は、ＤＭＡ制御回路１５を起動した後に、ＬＳＩ１８を
起動するようにする。以下、図４のフローチャートを参
照して、本実施の形態のＤＭＡ転送装置の動作について
説明する。

【００３８】まず、ファームウェアにより、ＤＭＡ制御
回路１５とＬＳＩ１８との起動時間差ｔを時間ｂに設定
する（ｓｔｅｐ１）。ここで、時間ｂは、システムバス
１１の負荷を調べるための初期値であり、システムバス
１１の負荷により微調整を行ない、最適な値が設定され
る。

【００３９】次に、アドレスカウンタ２１、ワードカウ
ンタ２２、アドレスカウンタ２３等にＤＭＡ転送に必要
な設定を行ない（ｓｔｅｐ２）、その後、ＤＭＡ制御回
路１５を起動する（ｓｔｅｐ３）。

【００４０】そして、時間ｔの後（すなわち、時間
ｂ）、ＬＣＰ１４のＬＳＩ１８を起動する（ｓｔｅｐ
４）。次に、アドレスコンパレータ１６により、転送が
正常に完了したか否かが判定される（ｓｔｅｐ５）。

【００４１】ｓｔｅｐ５において、正常に完了したと判
定された場合には、ファームウェアにより、起動時間差
ｔをＤＭＡ制御回路１５とＬＳＩ１８とがほぼ同時に起
動するような時間ａに設定し、処理を終了する。

【００４２】一方、ｓｔｅｐ５において、正常に完了し
ない判定された場合には、ファームウェアにより、起動
時間差ｔを時間ｃに設定する。ここで、時間ｃは、ＤＭ
Ａ制御回路１５により転送データ格納バッファ１７に転
送データを格納した後に、ＬＳＩ１８を起動する時間で
ある。また、この時間ｃは、エラーが発生しないような
安全な値が設定される。

【００４３】なお、上述の実施の形態においては、ファ
ームウェアにより起動時間差を管理しているが、ハード
ウェアにより、ファームウェアで指定した閾値を、ＤＭ
Ａ制御回路１５が転送データ格納バッファ１７に格納し
たサイズを越えると割り込み信号をＬＳＩ１８に出力す
る構成としてもよい。

【００４４】従って、本実施の形態のＤＭＡ転送装置に
よれば、ＣＰＵのシステムバス１１に複数のチャネルが
存在し、且つ大量データ転送を行なうようなディスクチ
ャネルが存在する場合であっても、確実、且つ高速にＤ
ＭＡ転送を行なうことができる。

【００４５】

【発明の効果】以上詳記したように、本発明によれば、
バスにデータを転送すると同時に、メモリからシステム
バスを介してデータを読み出すことにより、無駄時間を
発生させず、バスに転送データを高速に転送することが
できるＤＭＡ転送装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＤＭＡ転送装
置の構成を示す図である。

【図２】同実施の形態におけるＤＭＡ転送装置の転送デ
ータ格納バッファのバッファ構造を示す図である。

【図３】同実施の形態におけるＤＭＡ転送装置の転送デ
ータの転送状態を説明するための図である。

【図４】本発明の第２の実施の形態に係るＤＭＡ転送装
置の動作を説明するためのフローチャートである。

【図５】スプリット制御方式を説明するための図であ
る。

【図６】従来のＬＣＰのハードウェア構成を示す図であ
る。

【図７】従来の物理層だけをサポートするＬＣＰのＤＭ
Ａ転送時間を示す図である。

【図８】従来の上位手順をサポートするＬＣＰのＤＭＡ
転送時間を示す図である。

【符号の説明】

１１…システムバス、１２…ＣＰＵ、１３…主記憶メモ
リ、１４…ＬＣＰ、１５…ＤＭＡ制御回路、１６…アド
レスコンパレータ、１７…転送データ格納バッファ、１
８…ＬＳＩ、１９…内部バス、２０…ＩＳＯ８８０２．
３バス、２１…アドレスカウンタ、２２…ワードカウン
タ、２３…アドレスカウンタ、３１…ユーザデータ格納
エリア、３２…ヘッダ格納エリア、３３…バッファディ
スクリプタ。

フロントページの続き (72)発明者 味曽野 輝章 神奈川県川崎市幸区堀川町66番２ 東芝エ ンジニアリング株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵのシステムバスに接続されたメモ
   リから転送データを読みだして、転送データ格納バッフ
   ァに格納する転送データ格納手段と、 前記転送データ格納手段により転送データ格納バッファ
   に格納された転送データを外部バスに転送する転送手段
   と、 前記転送手段から外部バスに転送される転送データのア
   ドレスが前記転送データ格納バッファに格納された転送
   データのアドレスを越えているかを判定するアドレスコ
   ンパレータと、 前記アドレスコンパレータにより、越えていると判定さ
   れた場合に、前記転送手段により、転送データが前記外
   部バスに転送されるのを中止する転送中止手段とを具備
   したことを特徴とするＤＭＡ転送装置。
2. 【請求項２】 前記システムバスの負荷に応じて、前記
   転送データ格納手段の起動時間と前記転送手段の起動時
   間との時間差を設定する時間差設定手段を付加したこと
   を特徴とする請求項１記載のＤＭＡ転送装置。