JPH0954751A

JPH0954751A - 情報処理装置

Info

Publication number: JPH0954751A
Application number: JP21058295A
Authority: JP
Inventors: Masataka Hiramatsu; 昌高平松
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1997-02-25

Abstract

(57)【要約】【目的】バス・サイクルが共通バスの充電時間より短
い場合に生じるバスの誤動作を防止すること。【構成】クロックに同期したサイクルを有する共通バ
スと、前記共通バスに接続される複数のユニットとを備
え、各ユニット間で前記共通バスを用いて情報転送を行
う情報処理装置において、前記各ユニットは、前記共通
バスの使用権を解放する前に、前記共通バスを充電する
時間を確保する所定量のダミー情報を転送情報に付加し
て出力するダミー情報付加出力手段と、前記共通バスか
らの入力時に、前記ダミー情報を取り除くダミー情報取
り除き手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、共通バスを用いて情報
転送を行う情報処理装置に関し、特に、クロックに同期
したサイクルを有する共通バスを用いた情報処理装置に
適用して有効な技術に関するものである。

【０００２】

【従来の技術】クロックに同期したサイクルを有する共
通バスとしては、ＰＣＩバスが有名であり、このＰＣＩ
バスについては、日経バイト１９９４年２月号の解説記
事「プロセサ“内部バス”の本命ＰＣＩの標準搭載が進
む」（１６２〜１７１頁）に開示されている。

【０００３】ＰＣＩバスでは１クロック１転送のバス・
サイクルを基本とし、バス信号線はデータ及びアドレス
用信号線と、バス・コマンド及びバイトイネーブル用信
号線と、その他のバス制御信号線とから成り、複数の信
号が同一の信号線を利用し、バス・クロックに合わせて
必要なときに信号の種類を切り替える時分割（マルチプ
レクス）転送方式をとっている。

【０００４】また、ＰＣＩバスは、終端抵抗がなく、信
号線には本来の信号波と反射波が混在しており、これら
信号波と反射波の合成により、デバイスをドライブする
ための信号を生成している。これにより、消費電力を小
さくしている。

【０００５】このＰＣＩバスにおけるバースト転送時の
タイミング・チャート図を図１０に示す。

【０００６】図１０において、各信号は論理値表現であ
り、ＣＬＫ信号はバス・クロックを示し、ＡＤ信号はア
ドレス・データを示し、Ｃ／ＢＥ＃信号はコマンド・バ
イトイネーブルを示し、ＦＲＡＭＥ＃信号はバス使用中
を示し、ＩＲＤＹ＃信号はバス・マスタ側のデータ転送
準備ができたことを示し、ＴＲＤＹ＃信号はバス・スレ
ーブ側のデータ転送準備ができたことを示す。

【０００７】図１０に示したバースト転送は、先頭のサ
イクル１にアドレスとバス・コマンドを転送した後、デ
ータとバイトイネーブルが次々（サイクル２〜３）と転
送され、１バス・クロック当り１転送のタイミングにな
っている。

【０００８】また、図１０に図示していないが、ＰＣＩ
バスではデータ転送準備が間に合わないときはＩＲＤＹ
＃信号またはＴＲＤＹ＃信号を論理値０にすることで転
送途中に待ちサイクルを挿入できる。

【０００９】

【発明が解決しようとする課題】本発明者は、上記従来
技術を検討した結果、以下の問題点を見いだした。

【００１０】上記従来技術のＰＣＩバスは、終端抵抗が
なく、信号波と反射波の合成により、デバイスをドライ
ブするための信号を生成しているため、共通バスの配線
長が長い等、総負荷容量が重い場合には、以下のような
問題点がある。

【００１１】共通バス上のデバイスをドライブするため
の信号を生成する時間は、共通バスの充電が完了するま
での時間であるが、総負荷容量が重くなると共に、共通
バスを充電する時間は長くなってくる。

【００１２】また、共通バス上の信号伝播時間は、シン
ク端の電圧レベルがスレッショルド電圧レベルを経由し
てハイレベルあるいはローレベルに確定する時間であ
る。

【００１３】このため、共通バスの総負荷容量が重い場
合において、バス・サイクル時間、共通バスの充電時間
及び信号伝播時間のそれぞれの関係は、バス・サイクル
時間≧共通バスを充電する時間＞共通バス上の信号伝播
時間となるため、バス・サイクル時間が共通バスを充電
する時間より短くなってしまう。

【００１４】したがって、共通バスの総負荷容量が重い
場合のようにバス・サイクルが共通バスの充電時間より
短くなってしまうときは、バスの状態が不安定になり、
バスの切り替え時に発生するノイズがバス上を往復し一
定時間を経過した思わぬところでバスの誤動作を引き起
こす可能性があるという問題点がある。

【００１５】本発明の目的は、バス・サイクルが共通バ
スの充電時間より短い場合に生じるバスの誤動作を防止
することが可能な技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１８】クロックに同期したサイクルを有する共通
バスと、前記共通バスに接続される複数のユニットとを
備え、各ユニット間で前記共通バスを用いて情報転送を
行う情報処理装置において、前記各ユニットは、前記共
通バスの使用権を解放する前に、前記共通バスを充電す
る時間を確保する所定量のダミー情報を転送情報に付加
して出力するダミー情報付加出力手段と、前記共通バス
からの入力時に、前記ダミー情報を取り除くダミー情報
取り除き手段とを備える。

【００１９】

【作用】上述した手段によれば、ソース元ユニットは情
報出力後にバスの充電ができる時間を確保するダミー情
報を出力し、かつ、情報の出力先では、そのソース元ユ
ニットが共通バスに情報を出力しているダミー情報の入
力を抑止することにより、共通バスを充電する時間が確
保され、共通バスの状態を安定させることができるの
で、総負荷容量が重い共通バスのように、バス・サイク
ルが共通バスの充電時間より短い場合においても、共通
バス信号の波形乱れによるソース元ユニット等の誤動作
を防止できる。

【００２０】以下、本発明の構成について、実施例とと
もに説明する。

【００２１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２２】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。

【００２３】図１は、本発明の一実施例である情報処理
装置の構成を説明するための図である。

【００２４】図１において、１はユニットＡ、２はユニ
ットＢ、３はユニットＣ、１００は共通バスを示す。

【００２５】共通バス１００はユニットＡ〜Ｃ（１〜
３）間の双方向性バスであり、バス・マスタ側（バスの
ソース元）の転送終了サイクルを示す１ビットのＬＡＳ
Ｔ＃信号１０１、アドレス及びデータを転送する４バイ
トのＡＤ信号１０２、バス・コマンド及びバイトイネー
ブルを転送する１バイトのＣ／ＢＥ＃信号１０３から成
る。

【００２６】本実施例の情報処理装置のユニットＡ〜Ｃ
（１〜３）は、共通バス１００を用いて相互に情報を交
換し、ユニットＡ（１）内には共通バス１００使用権の
調停論理が内蔵されている。

【００２７】また、ユニットＡ〜Ｃ（１〜３）には、共
通バス１００以外に、バス・クロックを示すＣＬＫ信号
１０４、ユニットＢの共通バス１００使用権確保要求を
示すＲＥＱＢ信号１０５、ユニットＢの共通バス１００
使用中を示すＧＲＴＢ信号１０６、ユニットＣの共通バ
ス１００使用権確保要求を示すＲＥＱＣ信号１０７、ユ
ニットＣの共通バス１００使用中を示すＧＲＴＣ信号１
０８がそれぞれ接続される。

【００２８】共通バス１００は、ＣＬＫ信号１０４に同
期したバス・サイクルを有し、１サイクルの期間共通バ
ス１００の各信号はそれぞれハイレベル、ローレベル、
及びハイインピーダンスのいずれか１つの電圧出力状態
であり、プルアップ抵抗またはプルダウン抵抗を用いな
いためハイインピーダンスの電圧出力状態はソース元ユ
ニットが変化する１サイクルに限定して用いる。

【００２９】このため、ハイインピーダンスの電圧出力
状態であるサイクルは１サイクル前の電圧出力状態を保
持し、また、共通バス１００の使用権を２サイクル以上
に渡ってどのユニットも確保しないときはバス調停論理
を内蔵しているユニットＡがバスのソース保証をしてい
る。

【００３０】なお、本実施例の情報処理装置ではユニッ
ト個数が３個の場合を取り挙げているが、２個以上のユ
ニットがあれば本発明の適用が可能である。

【００３１】また、本実施例では、出力情報のラスト１
バス・サイクルの情報をその出力情報の最後に付加して
出力する場合を取り挙げる。

【００３２】図２は、共通バス１００を制御するユニッ
トＡ（１）の構成を説明するための図である。

【００３３】本実施例のユニットＡ（１）は、図２に示
すように、共通バス１００使用権の調停を行うバス・ア
ービター論理４と、バス出力論理５と、バス入力論理７
と、バス出力論理５から出力されるバス使用終了指示を
１サイクル保持するレジスタ８と、バス出力論理５から
出力されるバス使用終了指示を保持し、ＬＡＳＴ＃信号
１０１に出力するレジスタ９と、バス出力論理５から出
力されるアドレス、ライトデータ、または全て０の値を
保持しＡＤ信号１０２に出力するレジスタ１０と、バス
出力論理５から出力されるバス・コマンド、ライトバイ
トイネーブル、または全て０の値を保持しＣ／ＢＥ＃信
号１０３に出力するレジスタ１１と、レジスタ８の１サ
イクル遅延レジスタ１２と、ＬＡＳＴ＃信号１０１に出
力するドライバ１３と、ＡＤ信号１０２に出力するドラ
イバ１４と、Ｃ／ＢＥ＃信号１０３に出力するドライバ
１５と、ＬＡＳＴ＃信号１０１を入力するアンド１６
と、ＡＤ信号１０２を入力するアンド１７と、Ｃ／ＢＥ
＃信号１０３を入力するアンド１８と、アンド１６の出
力信号ＬＡＳＴＡＩｉｎ１１３を１サイクル保持するレ
ジスタ１９と、アンド１７の出力信号を１サイクル保持
するレジスタ２０と、アンド１８の出力信号を１サイク
ル保持するレジスタ２１と、レジスタ１９の１サイクル
遅延レジスタ２２と、共通バス１００への出力条件を作
成するオア２３と、オア２３の出力信号を１サイクル保
持し共通バス１００（ＬＡＳＴ＃信号１０１、ＡＤ信号
１０２、及びＣ／ＢＥ＃信号１０３）への出力を制御す
るイネーブル・レジスタ２４と、レジスタ２４の１サイ
クル遅延レジスタ２５と、出力レジスタ９〜１１のクロ
ック条件を作成するアンドーオア２６と、共通バス１０
０（ＬＡＳＴ＃信号１０１、ＡＤ信号１０２、及びＣ／
ＢＥ＃信号１０３）からの入力信号を抑止するオア２７
から構成される。

【００３４】また、バス・アービタ論理４には、ユニッ
トＡの共通バス１００使用権確保要求を示すＲＥＱＡ信
号１０９、ユニットＡのＲＥＱＡ信号１０９に対する共
通バス１００使用中を示すＧＲＴＡ信号１１０、ユニッ
トＡのバスソース保証のための共通バス１００使用中を
示すＧＲＴＮ信号１１１、レジスタ８からの出力信号Ｌ
ＡＳＴＡ１１２がある。

【００３５】図３は、共通バス１００を制御するユニッ
トＢ〜Ｃ（２〜３）の構成説明するための図である。

【００３６】ユニットＢ〜Ｃ（２〜３）は、図３に示す
ように、バス・アービタ論理４がなく、図２に示したユ
ニットＡ（１）の構成にないものとして、バス出力論理
６と、出力レジスタ９〜１１のクロック条件を作成する
アンド２８とを備える。

【００３７】また、図４は、図２に示したバス・アービ
ター論理４の構成を説明するための図である。

【００３８】バス・アービター論理４は、図４に示すよ
うに、ユニットＡ〜Ｃ（１〜３）からの共通バス１００
使用権確保要求を示すＲＥＱＡ〜Ｃ信号（１０９、１０
５、１０７）のオア３０と、ＲＥＱＡ〜Ｃ信号（１０
９、１０５、１０７）のプライオリティ・エンコーダ３
１と、アンド３２〜３５と、ユニットＡがバスソース保
証のために共通バス１００を使用中であることを示すレ
ジスタ３６と、ユニットＡが情報転送のために共通バス
１００を使用中であることを示すレジスタ３７と、ユニ
ットＢが情報転送のために共通バス１００を使用中であ
ることを示すレジスタ３８と、ユニットＣが情報転送の
ために共通バス１００を使用中であることを示すレジス
タ３９と、レジスタ３８〜３９の出力信号ＧＲＴＢ〜Ｃ
（１０６、１０８）のオア４０と、レジスタ３６〜３９
の出力信号ＧＲＴＮ、ＧＲＴＡ〜Ｃ（１１１、１１０、
１０６、１０８）のオア４１とで構成される。

【００３９】図２〜図４に示した各ユニットのそれぞれ
のレジスタは、ＣＬＫ信号１０４の立上りエッジを用い
て入力データをセットする。

【００４０】次に、ユニットＡ（１）の動作について、
ユニットＡ（１）からユニットＢ（２）への８バイトリ
ード要求とユニットＣ（３）への４バイトリード要求を
連続して行う時の転送を例に取り挙げて説明する。

【００４１】図５は、ユニットＡ（１）からユニットＢ
（２）への８バイトリード要求とユニットＣ（３）への
４バイトリード要求を連続して行う時の転送を示すタイ
ミング・チャート図である。

【００４２】まず、ユニットＡの共通バス１００への出
力制御動作について説明する。

【００４３】サイクル０では共通バス１００をユニット
ＢもしくはユニットＣが使用中であり、ユニットＡが共
通バス１００を使用要求するためＲＥＱＡ信号１０９が
論理値１となり、ＲＥＱＢ〜Ｃ信号（１０５、１０７）
は論理値０のままである。

【００４４】このため、エンコーダ３１によりＲＥＱＡ
信号１０９が受付けられ、オア４１の出力が論理値０で
あるためアンド３３の出力は論理値１となる。

【００４５】サイクル１ではアンド３３の出力がレジス
タ３７に保持され、ＧＲＴＡ信号１１０は論理値１とな
り、バス出力論理５はバスへの出力準備を始め、オア２
３の出力は論理値１となる。

【００４６】サイクル２ではバス出力論理５の出力によ
り、レジスタ８，９に終了サイクル無効を示す論理値０
を、レジスタ１０にユニットＢ（２）内のアドレス０
を、レジスタ１１に８バイトリードを示すバス・コマン
ド０と転送タグアドレス０をセットし、また、オア２３
の出力によりレジスタ２４は論理値１となり、出力バッ
ファ１３〜１５はイネーブル状態になりユニットＡが共
通バス１００に出力する。

【００４７】また、ＧＲＴＡ信号１１０の論理値１によ
りＲＥＱＡ信号１０９は論理値０となり、オア３０の出
力は論理値０となり、ＧＲＴＢ〜Ｃ信号（１０６、１０
８）は論理値０であるためオア４０の出力は論理値０で
あり、アンド３２の出力は論理値１となる。

【００４８】サイクル３ではバス出力論理５の出力によ
りレジスタ８，９に終了サイクル有効を示す論理値１
を、レジスタ１０にユニットＣ（３）内のアドレス１
を、レジスタ１１に４バイトリードを示すバス・コマン
ド１と転送タグアドレス１をセットし、ユニットＡが共
通バス１００に出力する。

【００４９】また、アンド３２の出力がレジスタ３６に
保持され、ＧＲＴＮ信号１１１は論理値１となり、バス
出力論理５はバスソース保証用の出力準備を始め、アン
ドーオア２６の出力は論理値１のままである。

【００５０】ＬＡＳＴＡ信号１１２によりレジスタ３７
はリセットされ、ＧＲＴＡ信号１１０は論理値０とな
る。

【００５１】サイクル４ではバス出力論理５の出力によ
りレジスタ８，９に終了サイクル無効を示す論理値０
を、レジスタ１０に全て０の値を、レジスタ１１にＮＯ
ＯＰを示す全て０の値をセットし、ユニットＡ（１）が
共通バス１００に出力する。

【００５２】また、ユニットＢが共通バス１００を使用
要求するため、ＲＥＱＢ信号１０５が論理値１となり、
オア３２の出力は論理値１となり、ＲＥＱＡ、及びＣ信
号（１０９、１０７）は論理値０であるため、エンコー
ダ３１によりＲＥＱＢ信号１０５が受付けられるが、オ
ア４１の出力が論理値１であるためアンド３４の出力は
論理値０となる。

【００５３】サイクル５ではバス出力論理５からレジス
タ８〜１１へサイクル４と同じ値をセットし、ユニット
Ａが共通バス１００に出力する。

【００５４】また、オア３２の出力によりレジスタ３６
はリセットされＧＲＴＮ信号１１１は論理値０となり、
オア４１の出力が論理値０となるためアンド３４の出力
は論理値１となり、オア２３の出力は論理値０となる。
このサイクル５により、バス解放前にバスの充電を行
う。

【００５５】サイクル６ではオア２３の出力によりレジ
スタ２４は論理値０となり、出力バッファ１３〜１５は
ディセーブル状態になり共通バス１００はハイインピー
ダンス状態となり、解放される。

【００５６】サイクル７〜９ではユニットＢ（２）がア
ドレス０の８バイトリード応答のため出力し、サイクル
１１〜１２ではユニットＣ（３）がアドレス１の４バイ
トリード応答のため出力する。このときのサイクル９と
サイクル１２が、バスを充電するためのものである。

【００５７】次に、ユニットＡの共通バス１００からの
入力制御について説明する。

【００５８】共通バス１００からの入力データは、オア
２７の出力が論理値１の時にアンド１６〜１８により抑
止され、上述の出力で説明したバス充電のための１サイ
クル付加分（サイクル５、サイクル９、サイクル１２）
が無視される。

【００５９】オア２７の出力が論理値１となる条件は、
図２に示すように、レジスタ１９、２２、２４、及び２
５の出力が論理値１の場合なので、この図５に示したサ
イクル０〜６、９、１０、１２、１３では、レジスタ２
０、２１の値は全て論理値０となり、サイクル７、８、
１１だけが論理値１となり、バス入力論理７に取り込ま
れる。

【００６０】したがって、バスを解放する前にバスを充
電する時間として１サイクル余計に付加することによ
り、バス状態の不安定を防止し、バスサイクルがバスを
充電する時間より短い場合に生じる誤動作を防止でき
る。

【００６１】次に、上述した本実施例の情報処理装置に
おける各種のユニット間の情報転送例を図６〜図８の共
通バス１００のタイミング・チャート図を用いて説明す
る。

【００６２】図６〜図８において、バス・サイクルは本
実施例を説明するために用いるサイクル数、ＣＬＫは信
号１０４、ＡＤは信号１０２、Ｃ／ＢＥ＃は信号１０
３、ＬＡＳＴ＃は信号１０１である。また、実線は論理
値を示し、点線はハイインピーダンス状態をそれぞれ示
す。

【００６３】図６（Ａ）は、ユニットＢ（２）からユニ
ットＣ（３）への８バイトリード要求時の転送例を示す
タイミング・チャート図である。

【００６４】図６（Ａ）に示すように、サイクル２では
ユニットＢ（２）はＡＤ信号１０２にユニットＣ（３）
内のアドレスを出力し、Ｃ／ＢＥ＃信号１０３に８バイ
トリードを示すバス・コマンドと転送タグアドレスを出
力し、ＬＡＳＴ＃信号１０１に終了サイクル有効を示す
論理値１を出力する。

【００６５】サイクル３ではサイクル２のＬＡＳＴ＃信
号１０１が論理値１であるため、ユニットＢ（２）はサ
イクル２と同じ値を出力する。

【００６６】サイクル４ではバス出力を切り替えるため
ＡＤ信号１０２、Ｃ／ＢＥ＃信号１０３、及びＬＡＳＴ
＃信号１０１はハイインピーダンス状態となる。

【００６７】サイクル５ではユニットＣ（３）はＡＤ信
号１０２にリード要求された最初の４バイトのデータ０
を出力し、Ｃ／ＢＥ＃信号１０３に最初の４バイトに対
応するバイトイネーブル０とサイクル２で送られて来た
転送タグアドレスを出力し、ＬＡＳＴ＃信号１０１に終
了サイクル無効を示す論理値０を出力する。

【００６８】サイクル６ではユニットＣ（３）はＡＤ信
号１０２にリード要求された次の４バイトのデータ１を
出力し、Ｃ／ＢＥ＃信号１０３に次の４バイトに対応す
るバイトイネーブル１を出力し、ＬＡＳＴ＃信号１０１
に終了サイクル有効を示す論理値１を出力する。

【００６９】サイクル７〜８ではサイクル３〜４と同様
に動作する。

【００７０】このときのサイクル３とサイクル７が、バ
スを充電する時間として設けられる。

【００７１】リード時のバイトイネーブルは、リードが
有効であるバイトに対して論理値１、リードが無効であ
るバイトに対して論理値０を出力してもよいし、もしく
は、リード時はデータ全てが有効であるため不定値を出
力してもよい。

【００７２】図６（Ｂ）は、ユニットＢ（２）からユニ
ットＣ（３）への８バイトリード要求時の他の転送例を
示すタイミング・チャート図である。

【００７３】図６（Ｂ）に示したサイクル１〜４は図６
（Ａ）と同様に動作する。

【００７４】サイクル５ではユニットＣ（３）のリード
応答が間に合わずバス使用権に空きが生じたため、バス
のソース保証にユニットＡ（１）はＡＤ信号１０２に全
て０の値を出力し、Ｃ／ＢＥ＃信号１０３にＮＯＯＰを
示す全て０の値を出力し、ＬＡＳＴ＃信号１０１に終了
サイクル無効を示す論理値０を出力する。

【００７５】サイクル６ではユニットＡ（１）はサイク
ル５と同じ値を出力し、バスの充電が行われる。

【００７６】サイクル７〜１１は図６（Ａ）のサイクル
４〜８と同様に動作する。

【００７７】図６（Ｃ）は、ユニットＢ（２）からユニ
ットＣ（３）への４バイトリード要求時の転送例を示す
タイミング・チャート図である。

【００７８】図６（Ｃ）に示したサイクル２でユニット
Ｂ（２）がＣ／ＢＥ＃信号１０３に４バイトリードを示
すバス・コマンドと転送タグアドレスを出力しているた
め、ユニットＣ（３）のリード応答データが４バイトと
なり、図６（Ａ）のサイクル５を除いたタイミング・チ
ャート図となる。

【００７９】図７（Ａ）は、ユニットＢ（２）からユニ
ットＣ（３）への８バイトライト要求時の転送例を示す
タイミング・チャート図である。

【００８０】図７（Ａ）に示したサイクル２ではユニッ
トＢ（２）はＡＤ信号１０２にユニットＣ（３）内のア
ドレスを出力し、Ｃ／ＢＥ＃信号１０３に８バイトライ
トを示すバス・コマンドと転送タグアドレスを出力し、
ＬＡＳＴ＃信号１０１に終了サイクル無効を示す論理値
０を出力する。

【００８１】サイクル３ではユニットＢ（２）はＡＤ信
号１０２にライト要求する最初の４バイトのデータ０を
出力し、Ｃ／ＢＥ＃信号１０３に最初の４バイトに対応
するバイトイネーブル０を出力し、ＬＡＳＴ＃信号１０
１に終了サイクル無効を示す論理値０を出力する。

【００８２】サイクル４ではユニットＢ（２）はＡＤ信
号１０２にライト要求する次の４バイトのデータ１を出
力し、Ｃ／ＢＥ＃信号１０３に次の４バイトに対応する
バイトイネーブル１を出力し、ＬＡＳＴ＃信号１０１に
終了サイクル有効を示す論理値１を出力する。

【００８３】サイクル５ではサイクル４のＬＡＳＴ＃信
号１０１が論理値１であるため、ユニットＢ（２）はサ
イクル４と同じ値を出力し、バスの充電が行われる。

【００８４】サイクル６ではバス出力を切り替えるため
ＡＤ信号１０２、Ｃ／ＢＥ＃信号１０３、及びＬＡＳＴ
＃信号１０１はハイインピーダンス状態となり、バスが
解放される。

【００８５】なお、ライト時のバイトイネーブルは、ラ
イトするバイトに対して論理値１、ライトしないバイト
に対して論理値０を出力する。

【００８６】図７（Ｂ）は、ユニットＢ（２）からユニ
ットＣ（３）への４バイトライト要求時の転送例を示す
タイミング・チャート図である。

【００８７】図７（Ｂ）に示したサイクル２でユニット
Ｂ（２）がＣ／ＢＥ＃信号１０３に４バイトライトを示
すバス・コマンドと転送タグアドレスを出力しているた
め、ライトデータが４バイトとなり、図３（Ｄ）のサイ
クル３を除いたタイミング・チャート図となる。

【００８８】図７（Ｃ）は、バス使用権に空きが生じユ
ニットＡ（１）がバスを３サイクルソース保証する場合
を示めすタイミング・チャート図である。

【００８９】図７（Ｃ）に示したサイクル２ではＡＤ信
号１０２に全て０の値を出力し、Ｃ／ＢＥ＃信号１０３
にＮＯＯＰを示す全て０の値を出力し、ＬＡＳＴ＃信号
１０１に終了サイクル無効を示す論理値０を出力する。

【００９０】サイクル３〜４ではユニットＡ（１）はサ
イクル２と同じ値を出力する。

【００９１】サイクル５ではバス出力を切り替えるため
ＡＤ信号１０２、Ｃ／ＢＥ＃信号１０３、及びＬＡＳＴ
＃信号１０１はハイインピーダンス状態となる。

【００９２】図８は、ユニットＡ（１）からユニットＢ
（２）への８バイトライト要求とユニットＣ（３）への
４バイトライト要求を連続して行う時の転送例を示すタ
イミング・チャート図である。

【００９３】図８に示すように、ユニットＡ（１）はサ
イクル２〜５ではＬＡＳＴ＃信号１０１に終了サイクル
無効を示す論理値０を出力し、サイクル６〜７ではＬＡ
ＳＴ＃信号１０１に終了サイクル有効を示す論理値１を
出力する。

【００９４】図５〜図８のタイミング・チャート図にお
けるＣ／ＢＥ＃信号１０３の内容は図９に示した表の通
りである。

【００９５】したがって、説明してきたように、ソース
元ユニットが情報出力後にバスの充電ができる時間を確
保するダミー情報を出力し、かつ、情報の出力先では、
そのソース元ユニットが共通バスに情報を出力している
ダミー情報の入力を抑止することにより、共通バスを充
電する時間が確保され、共通バスの状態を安定させるこ
とができるので、総負荷容量が重い共通バスのように、
バス・サイクルが共通バスの充電時間より短い場合にお
いても、共通バス信号の波形乱れによるソース元ユニッ
トの誤動作を防止できる。

【００９６】つまり、バス・サイクルが共通バスの充電
時間より短くできる。

【００９７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００９８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００９９】バス・サイクルが共通バスの充電時間より
短い場合に生じるバスの誤動作を防止することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施例である情報処理装置の構成を
説明するための図である。

【図２】共通バス１００を制御する本実施例のユニット
Ａ（１）の構成を説明するための図である。

【図３】共通バス１００を制御する本実施例のユニット
Ｂ〜Ｃ（２〜３）の構成説明するための図である。

【図４】図２に示した本実施例のバス・アービター論理
４の構成を説明するための図である。

【図５】本実施例の情報処理装置における各種のユニッ
ト間の情報転送例を説明するためのタイミング・チャー
ト図である。

【図６】本実施例の情報処理装置における各種のユニッ
ト間の情報転送例を説明するためのタイミング・チャー
ト図である。

【図７】本実施例の情報処理装置における各種のユニッ
ト間の情報転送例を説明するためのタイミング・チャー
ト図である。

【図８】本実施例の情報処理装置における各種のユニッ
ト間の情報転送例を説明するためのタイミング・チャー
ト図である。

【図９】本実施例の情報処理装置におけるＣ／ＢＥ＃信
号１０３の内容を示した図である。

【図１０】従来におけるＰＣＩバスを説明するための図
である。

【符号の説明】

１…ユニットＡ、２…ユニットＢ、３…ユニットＣ、４
…バス・アービター論理、５，６…バス出力論理、７…
バス入力論理、８〜１２，１９〜２２，２４〜２５，３
６〜３９…レジスタ、１３〜１５…出力ドライバ、１６
〜１８，２８，３２〜３５…アンド、２３，２７，３
０，４０，４１…オア、２６…アンドーオア、３１…プ
ライオリティ・エンコーダ、１００…共通バス、１０１
…ＬＡＳＴ＃信号、１０２…ＡＤ信号、１０３…Ｃ／Ｂ
Ｅ＃信号、１０４…ＣＬＫ信号。

Claims

【特許請求の範囲】

【請求項１】クロックに同期したサイクルを有する共
通バスと、前記共通バスに接続される複数のユニットと
を備え、各ユニット間で前記共通バスを用いて情報転送
を行う情報処理装置において、前記各ユニットは、前記共通バスの使用権を解放する前
に、前記共通バスを充電する時間を確保する所定量のダ
ミー情報を転送情報に付加して出力するダミー情報付加
出力手段と、前記共通バスからの入力時に、前記ダミー情報を取り除
くダミー情報取り除き手段とを備えたことを特徴とする
情報処理装置。
【請求項２】前記請求項１に記載の情報処理装置にお
いて、前記ダミー情報付加出力手段は、転送情報のラスト１バ
ス・サイクル分の情報を前記転送情報の最後尾に付加し
て出力する手段を備え、前記ダミー情報取り除き手段は、転送情報のラスト１バ
ス・サイクル分の情報入力を抑止する手段を備えたこと
を特徴とする情報処理装置。