JPH0955381A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0955381A JPH0955381A JP7206325A JP20632595A JPH0955381A JP H0955381 A JPH0955381 A JP H0955381A JP 7206325 A JP7206325 A JP 7206325A JP 20632595 A JP20632595 A JP 20632595A JP H0955381 A JPH0955381 A JP H0955381A
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- Japan
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- polycrystalline silicon
- film
- forming
- silicon film
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 多結晶シリコンのシート抵抗のばらつきが小
さく、かつ、シート抵抗の再現性の非常に高い半導体集
積回路を製造する。 【解決手段】 半導体集積回路の製造方法において、金
属配線９の上にプラズマＣＶＤ法によりシリコン窒化膜
１０を形成する工程と、前記シリコン窒化膜１０を形成
した後に温度４００℃から４８０℃で熱処理を行う工程
とから構成した。 【効果】 多結晶シリコンのシート抵抗のばらつきが小
さく、かつ、シート抵抗の再現性の非常に高い半導体集
積回路を製造できる。
さく、かつ、シート抵抗の再現性の非常に高い半導体集
積回路を製造する。 【解決手段】 半導体集積回路の製造方法において、金
属配線９の上にプラズマＣＶＤ法によりシリコン窒化膜
１０を形成する工程と、前記シリコン窒化膜１０を形成
した後に温度４００℃から４８０℃で熱処理を行う工程
とから構成した。 【効果】 多結晶シリコンのシート抵抗のばらつきが小
さく、かつ、シート抵抗の再現性の非常に高い半導体集
積回路を製造できる。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコン膜を抵
抗素子として用いた半導体集積回路の製造方法に関す
る。
抗素子として用いた半導体集積回路の製造方法に関す
る。
【０００２】
【従来の技術】従来、多結晶シリコン膜を抵抗素子とし
て用いる半導体集積回路の製造方法では、パシベーショ
ン膜としてのシリコン窒化膜形成の前または後に、金属
配線とシリコンとのコンタクト抵抗低減およびシリコン
酸化膜とシリコンの界面準位低減のための工程として４
００℃から４８０℃の水素雰囲気での熱処理を３０分か
ら１時間程度行っていた。
て用いる半導体集積回路の製造方法では、パシベーショ
ン膜としてのシリコン窒化膜形成の前または後に、金属
配線とシリコンとのコンタクト抵抗低減およびシリコン
酸化膜とシリコンの界面準位低減のための工程として４
００℃から４８０℃の水素雰囲気での熱処理を３０分か
ら１時間程度行っていた。
【０００３】
【発明が解決しようとする課題】従来の、多結晶シリコ
ン膜を抵抗素子として用いる半導体集積回路の製造方法
では、シート抵抗１０ｋΩ／□以上の多結晶シリコン膜
を形成する場合には、シート抵抗のばらつきが大きく再
現性が乏しいという解決すべき課題がある。
ン膜を抵抗素子として用いる半導体集積回路の製造方法
では、シート抵抗１０ｋΩ／□以上の多結晶シリコン膜
を形成する場合には、シート抵抗のばらつきが大きく再
現性が乏しいという解決すべき課題がある。
【０００４】シート抵抗１０ｋΩ／□以上の多結晶シリ
コン膜を形成するドーピング条件においては、多結晶シ
リコンのグレイン境界層のトラップ準位密度が非常に多
い。従来行われてきた、温度４００℃から４８０℃の水
素雰囲気中での３０分から１時間程度の熱処理では、プ
ラズマＣＶＤ法で形成したシリコン窒化膜から抵抗素子
となる多結晶シリコン膜への水素の拡散によるトラップ
準位のターミネイトは不十分で、ターミネイトされない
準位が多く残り、水素の拡散量の制御が困難であること
から、ターミネイトされる準位の割合は基板内や複数の
基板間でばらつき、これがシート抵抗のばらつきが大き
く再現性が乏しい原因となっていた。
コン膜を形成するドーピング条件においては、多結晶シ
リコンのグレイン境界層のトラップ準位密度が非常に多
い。従来行われてきた、温度４００℃から４８０℃の水
素雰囲気中での３０分から１時間程度の熱処理では、プ
ラズマＣＶＤ法で形成したシリコン窒化膜から抵抗素子
となる多結晶シリコン膜への水素の拡散によるトラップ
準位のターミネイトは不十分で、ターミネイトされない
準位が多く残り、水素の拡散量の制御が困難であること
から、ターミネイトされる準位の割合は基板内や複数の
基板間でばらつき、これがシート抵抗のばらつきが大き
く再現性が乏しい原因となっていた。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明では以下の手段をとった。第１の手段とし
て、パシベーション膜となるシリコン窒化膜をプラズマ
ＣＶＤ法で形成した後に、温度４００℃から４８０℃で
少なくとも２４時間の熱処理を行う工程を行った。
に、本発明では以下の手段をとった。第１の手段とし
て、パシベーション膜となるシリコン窒化膜をプラズマ
ＣＶＤ法で形成した後に、温度４００℃から４８０℃で
少なくとも２４時間の熱処理を行う工程を行った。
【０００６】第２の手段として、金属配線を形成した後
でかつパシベーション膜となるシリコン窒化膜を形成す
る前に、基板温度４００℃から４８０℃で水素プラズマ
処理を行う工程を行った。
でかつパシベーション膜となるシリコン窒化膜を形成す
る前に、基板温度４００℃から４８０℃で水素プラズマ
処理を行う工程を行った。
【０００７】
【作用】前記、手段をとることで以下の作用が得られ
る。前記、第１の手段をとることで、抵抗素子となる多
結晶シリコン膜への、プラズマＣＶＤ法で形成したシリ
コン窒化膜からの水素の拡散量は十分多くなり、多結晶
シリコンのグレイン境界層のトラップ準位密度の殆ど全
てが水素でターミネイトされるため、シート抵抗のばら
つきは小さくなり、良好な再現性が得られる。
る。前記、第１の手段をとることで、抵抗素子となる多
結晶シリコン膜への、プラズマＣＶＤ法で形成したシリ
コン窒化膜からの水素の拡散量は十分多くなり、多結晶
シリコンのグレイン境界層のトラップ準位密度の殆ど全
てが水素でターミネイトされるため、シート抵抗のばら
つきは小さくなり、良好な再現性が得られる。
【０００８】前記、第２の手段をとることで、前記第１
の手段より短時間で同様の効果が得られる。
の手段より短時間で同様の効果が得られる。
【０００９】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の第１の実施例の半導体集積回
路の製造方法を示す工程順断面図である。
明する。図１は、本発明の第１の実施例の半導体集積回
路の製造方法を示す工程順断面図である。
【００１０】まず、図１（ａ）のように、シリコン基板
１の表面に絶縁膜２を形成する。次に、図１（ｂ）のよ
うに、絶縁膜２の上に厚さ約３５０ｎｍの多結晶シリコ
ン膜３を減圧ＣＶＤ法により堆積する。次に、図１
（ｃ）のように、イオン注入法により、多結晶シリコン
膜３にリンイオン４を注入する。なおリンのドーズ量は
所望のシート抵抗により決定する。
１の表面に絶縁膜２を形成する。次に、図１（ｂ）のよ
うに、絶縁膜２の上に厚さ約３５０ｎｍの多結晶シリコ
ン膜３を減圧ＣＶＤ法により堆積する。次に、図１
（ｃ）のように、イオン注入法により、多結晶シリコン
膜３にリンイオン４を注入する。なおリンのドーズ量は
所望のシート抵抗により決定する。
【００１１】次に、図１（ｄ）のように、多結晶シリコ
ン膜３の上に、ＣＶＤ酸化膜を堆積後パタニングしてマ
スクＣＶＤ酸化膜５を形成し、引き続きＰＯＣｌ3等を
用いて９２０℃でプレデポジションを行って、後にコン
タクトを設ける領域に、低抵抗多結晶シリコン領域６を
形成する。
ン膜３の上に、ＣＶＤ酸化膜を堆積後パタニングしてマ
スクＣＶＤ酸化膜５を形成し、引き続きＰＯＣｌ3等を
用いて９２０℃でプレデポジションを行って、後にコン
タクトを設ける領域に、低抵抗多結晶シリコン領域６を
形成する。
【００１２】次に、図１（ｅ）のように、マスクＣＶＤ
酸化膜５を除去した後、低抵抗多結晶シリコン領域６を
含む多結晶シリコン膜３をパタニングする。次に、図２
（ｆ）のように、層間絶縁膜７を全面に形成する。次
に、図２（ｇ）のように、層間絶縁膜７にコンタクトホ
ールを形成する。
酸化膜５を除去した後、低抵抗多結晶シリコン領域６を
含む多結晶シリコン膜３をパタニングする。次に、図２
（ｆ）のように、層間絶縁膜７を全面に形成する。次
に、図２（ｇ）のように、層間絶縁膜７にコンタクトホ
ールを形成する。
【００１３】次に、図２（ｈ）のように、全面にアルミ
膜を形成後パタニングして、アルミ配線９を形成する。
次に、図２（ｉ）のように、アルミ配線の上にプラズマ
ＣＶＤ法でプラズマシリコン窒化膜１０を形成する。
膜を形成後パタニングして、アルミ配線９を形成する。
次に、図２（ｉ）のように、アルミ配線の上にプラズマ
ＣＶＤ法でプラズマシリコン窒化膜１０を形成する。
【００１４】次に、図２（ｉ）に引き続き、または、プ
ラズマシリコン窒化膜にパッドを形成後、少なくとも、
プラズマシリコン窒化膜形成より後に、４３０℃で熱処
理を行う。図３は、図１（ａ）から図２（ｉ）までの工
程の後に、４３０℃窒素雰囲気での熱処理を行った時
の、多結晶シリコンのシート抵抗の熱処理時間依存を示
す図である。プロットした白丸は基板内のシート抵抗の
平均値で、エラーバーは基板内のシート抵抗の最大値と
最小値を表す。前記図１（ｃ）の工程でのリンドーズ量
２Ｅ１４（ｃｍ-2）の場合１１、リンドーズ量３Ｅ１４
（ｃｍ-2）の場合１２、リンドーズ量４Ｅ１４（ｃ
ｍ-2）の場合１３とも、始め、熱処理時間の増加ととも
にシート抵抗は急激に下がり、ある熱処理時間以上では
殆ど変化しなくなる。また、シート抵抗が熱処理時間の
増加とともに急激に下がる領域では、シート抵抗のばら
つきが非常に大きく、ある熱処理時間以上でシート抵抗
が殆ど変化しなくなる領域ではシート抵抗のばらつきは
小さくなっていく。また、シート抵抗が熱処理時間に対
して変化しなくなり、かつシート抵抗ばらつきが小さく
なる熱処理時間は、リンドーズ量が少ない程長くなる。
ラズマシリコン窒化膜にパッドを形成後、少なくとも、
プラズマシリコン窒化膜形成より後に、４３０℃で熱処
理を行う。図３は、図１（ａ）から図２（ｉ）までの工
程の後に、４３０℃窒素雰囲気での熱処理を行った時
の、多結晶シリコンのシート抵抗の熱処理時間依存を示
す図である。プロットした白丸は基板内のシート抵抗の
平均値で、エラーバーは基板内のシート抵抗の最大値と
最小値を表す。前記図１（ｃ）の工程でのリンドーズ量
２Ｅ１４（ｃｍ-2）の場合１１、リンドーズ量３Ｅ１４
（ｃｍ-2）の場合１２、リンドーズ量４Ｅ１４（ｃ
ｍ-2）の場合１３とも、始め、熱処理時間の増加ととも
にシート抵抗は急激に下がり、ある熱処理時間以上では
殆ど変化しなくなる。また、シート抵抗が熱処理時間の
増加とともに急激に下がる領域では、シート抵抗のばら
つきが非常に大きく、ある熱処理時間以上でシート抵抗
が殆ど変化しなくなる領域ではシート抵抗のばらつきは
小さくなっていく。また、シート抵抗が熱処理時間に対
して変化しなくなり、かつシート抵抗ばらつきが小さく
なる熱処理時間は、リンドーズ量が少ない程長くなる。
【００１５】以上、述べたことから、図１（ｃ）の工程
でのリンドーズが４Ｅ１４（ｃｍ2）以上の場合には、
４３０℃で３時間以上の熱処理をすれば、シート抵抗の
基板内ばらつきを小さくでき、かつ、熱処理時間が多少
変動してもシート抵抗は変化しないから再現性も高い。
同様に、リンドーズが３Ｅ１４（ｃｍ2）以上の場合に
は、４３０℃で７時間以上の熱処理が、リンドーズが２
Ｅ１４（ｃｍ2）以上の場合には、４３０℃で１００時
間以上の熱処理が望ましい。
でのリンドーズが４Ｅ１４（ｃｍ2）以上の場合には、
４３０℃で３時間以上の熱処理をすれば、シート抵抗の
基板内ばらつきを小さくでき、かつ、熱処理時間が多少
変動してもシート抵抗は変化しないから再現性も高い。
同様に、リンドーズが３Ｅ１４（ｃｍ2）以上の場合に
は、４３０℃で７時間以上の熱処理が、リンドーズが２
Ｅ１４（ｃｍ2）以上の場合には、４３０℃で１００時
間以上の熱処理が望ましい。
【００１６】次に、本発明の第２の実施例の半導体集積
回路の製造方法について説明する。まず、前述した本発
明の第１の実施例と同様に、図１（ａ）から図２（ｈ）
までの工程を行う。次に、図４に示す工程で、基板１の
温度を４３０℃にした上で、基板１の全面にＮＨ3等の
水素原子を含むガスを導入し、高周波電界を加えて水素
プラズマ１４を発生させる。この工程により、多結晶シ
リコンのシート抵抗ばらつきが低減され、かつ再現性が
高くなるという、前記第１の実施例でプラズマシリコン
窒化膜形成後に長時間の熱処理を行ったのと同様の効果
が、第１の実施例より短時間の工程で得られる。
回路の製造方法について説明する。まず、前述した本発
明の第１の実施例と同様に、図１（ａ）から図２（ｈ）
までの工程を行う。次に、図４に示す工程で、基板１の
温度を４３０℃にした上で、基板１の全面にＮＨ3等の
水素原子を含むガスを導入し、高周波電界を加えて水素
プラズマ１４を発生させる。この工程により、多結晶シ
リコンのシート抵抗ばらつきが低減され、かつ再現性が
高くなるという、前記第１の実施例でプラズマシリコン
窒化膜形成後に長時間の熱処理を行ったのと同様の効果
が、第１の実施例より短時間の工程で得られる。
【００１７】次に、本発明の第３の実施例の半導体集積
回路の製造方法について説明する。まず、前述した本発
明の第１の実施例と同様に、図１（ａ）から図２（ｈ）
までの工程を行う。次に、図４に示す工程で、基板１の
温度を４００℃程度で、常圧ＣＶＤ法等、プラズマを発
生させない製膜法で基板１の全面にＰＳＧ膜１５を形成
し、パシベーション膜とする。
回路の製造方法について説明する。まず、前述した本発
明の第１の実施例と同様に、図１（ａ）から図２（ｈ）
までの工程を行う。次に、図４に示す工程で、基板１の
温度を４００℃程度で、常圧ＣＶＤ法等、プラズマを発
生させない製膜法で基板１の全面にＰＳＧ膜１５を形成
し、パシベーション膜とする。
【００１８】図６は、図５の工程の後に、４３０℃窒素
雰囲気での熱処理を行った時の、多結晶シリコンのシー
ト抵抗の熱処理時間依存を示す図である。プロットした
白丸は基板内のシート抵抗の平均値で、エラーバーは基
板内のシート抵抗の最大値と最小値を表す。前記図１
（ｃ）の工程でのリンドーズ量２Ｅ１４（ｃｍ-2）の場
合１１、リンドーズ量３Ｅ１４（ｃｍ-2）の場合１２、
リンドーズ量４Ｅ１４（ｃｍ-2）の場合１３とも、多結
晶シリコンのシート抵抗は、熱処理時間に依存せず一定
であり、シート抵抗のばらつきも小さいまま変化しな
い。従って、図４の工程の後では、アルミ配線９と低抵
抗多結晶シリコン領域６のコンタクト抵抗を低くするア
ロイのための４００℃から４８０℃程度の熱処理を、３
０分程度の短時間行えばよい。
雰囲気での熱処理を行った時の、多結晶シリコンのシー
ト抵抗の熱処理時間依存を示す図である。プロットした
白丸は基板内のシート抵抗の平均値で、エラーバーは基
板内のシート抵抗の最大値と最小値を表す。前記図１
（ｃ）の工程でのリンドーズ量２Ｅ１４（ｃｍ-2）の場
合１１、リンドーズ量３Ｅ１４（ｃｍ-2）の場合１２、
リンドーズ量４Ｅ１４（ｃｍ-2）の場合１３とも、多結
晶シリコンのシート抵抗は、熱処理時間に依存せず一定
であり、シート抵抗のばらつきも小さいまま変化しな
い。従って、図４の工程の後では、アルミ配線９と低抵
抗多結晶シリコン領域６のコンタクト抵抗を低くするア
ロイのための４００℃から４８０℃程度の熱処理を、３
０分程度の短時間行えばよい。
【００１９】以上述べたように、本発明の第３の実施例
によれば、多結晶シリコンのシート抵抗のばらつきが非
常に小さくかつ、シート抵抗の再現性の非常に高い半導
体集積回路が得られる。
によれば、多結晶シリコンのシート抵抗のばらつきが非
常に小さくかつ、シート抵抗の再現性の非常に高い半導
体集積回路が得られる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコンのシート抵抗のばらつきが小さく、か
つ、シート抵抗の再現性の非常に高い半導体集積回路が
得られる。
多結晶シリコンのシート抵抗のばらつきが小さく、か
つ、シート抵抗の再現性の非常に高い半導体集積回路が
得られる。
【図１】本発明の第１の実施例の半導体集積回路の製造
方法を示す工程順断面図である。
方法を示す工程順断面図である。
【図２】本発明の第１の実施例の半導体集積回路の製造
方法を示す工程順断面図である。
方法を示す工程順断面図である。
【図３】図１（ａ）から図２（ｉ）までの工程の後に、
４３０℃窒素雰囲気での熱処理を行った時の、多結晶シ
リコンのシート抵抗の熱処理時間依存を示す図である。
４３０℃窒素雰囲気での熱処理を行った時の、多結晶シ
リコンのシート抵抗の熱処理時間依存を示す図である。
【図４】本発明の第２の実施例の工程の一部の図であ
る。
る。
【図５】本発明の第３の実施例の工程の一部の図であ
る。
る。
【図６】図５の工程の後に、４３０℃窒素雰囲気での熱
処理を行った時の、多結晶シリコンのシート抵抗の熱処
理時間依存を示す図である。
処理を行った時の、多結晶シリコンのシート抵抗の熱処
理時間依存を示す図である。
１ シリコン基板 ２ 絶縁膜 ３ 多結晶シリコン膜 ４ リンイオン ５ マスクＣＶＤ酸化膜 ６ 低抵抗多結晶シリコン領域 ７ 層間絶縁膜 １０ プラズマシリコン窒化膜 １１ リンドーズ量２Ｅ１４（ｃｍ-2）の場合 １２ リンドーズ量３Ｅ１４（ｃｍ-2）の場合 １３ リンドーズ量４Ｅ１４（ｃｍ-2）の場合 １４ 水素プラズマ １５ ＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 恵二 千葉県千葉市美浜区中瀬１丁目８番地 株 式会社エスアイアイ・アールディセンター 内 (72)発明者 井上 昌宏 千葉県千葉市美浜区中瀬１丁目８番地 株 式会社エスアイアイ・アールディセンター 内 (72)発明者 山中 順子 千葉県千葉市美浜区中瀬１丁目８番地 株 式会社エスアイアイ・アールディセンター 内 (72)発明者 斉藤 豊 千葉県千葉市美浜区中瀬１丁目８番地 株 式会社エスアイアイ・アールディセンター 内
Claims (3)
- 【請求項１】 基板表面に絶縁膜を形成する工程と、前
記絶縁膜の上に多結晶シリコン膜を形成する工程と、前
記多結晶シリコン膜に低濃度の第１の導電型の不純物を
ドーピングする工程と、前記低濃度の第１の導電型の不
純物がドーピングされた多結晶シリコン膜の一部に高濃
度の第１の導電型の不純物をドーピングして低抵抗多結
晶シリコン領域を設ける工程と、前記多結晶シリコン膜
をパタニングする工程と、前記多結晶シリコン膜の上に
層間絶縁膜を形成する工程と、前記多結晶シリコン膜の
上の前記層間絶縁膜にコンタクトホールを設ける工程
と、前記コンタクトホールに金属配線を設ける工程と、
前記金属配線の上にプラズマＣＶＤ法によりシリコン窒
化膜を形成する工程と、前記シリコン窒化膜を形成した
後に温度４００℃から４８０℃で熱処理を行う工程とか
らなる半導体集積回路の製造方法。 - 【請求項２】 基板表面に絶縁膜を形成する工程と、前
記絶縁膜の上に多結晶シリコン膜を形成する工程と、前
記多結晶シリコン膜に低濃度の第１の導電型の不純物を
ドーピングする工程と、前記低濃度の第１の導電型の不
純物がドーピングされた多結晶シリコン膜の一部に高濃
度の第１の導電型の不純物をドーピングして低抵抗多結
晶シリコン領域を設ける工程と、前記多結晶シリコン膜
をパタニングする工程と、前記多結晶シリコン膜の上に
層間絶縁膜を形成する工程と、前記多結晶シリコン膜の
上の前記層間絶縁膜にコンタクトホールを設ける工程
と、前記コンタクトホールに金属配線を設ける工程と、
前記金属配線の上にプラズマＣＶＤ法によりシリコン窒
化膜を形成する工程と、前記金属配線を形成した後でか
つシリコン窒化膜を形成する前に基板温度４００℃から
４８０℃で水素プラズマ処理を行う工程とからなる半導
体集積回路の製造方法。 - 【請求項３】 基板表面に絶縁膜を形成する工程と、前
記絶縁膜の上に多結晶シリコン膜を形成する工程と、前
記多結晶シリコン膜に低濃度の第１の導電型の不純物を
ドーピングする工程と、前記低濃度の第１の導電型の不
純物がドーピングされた多結晶シリコン膜の一部に高濃
度の第１の導電型の不純物をドーピングして低抵抗多結
晶シリコン領域を設ける工程と、前記多結晶シリコン膜
をパタニングする工程と、前記多結晶シリコン膜の上に
層間絶縁膜を形成する工程と、前記多結晶シリコン膜の
上の前記層間絶縁膜にコンタクトホールを設ける工程
と、前記コンタクトホールに金属配線を設ける工程と、
前記金属配線の上にプラズマを使用しない方法でＰＳＧ
膜を形成する工程と、４００℃から４８０℃で熱処理を
行う工程とからなる半導体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206325A JPH0955381A (ja) | 1995-08-11 | 1995-08-11 | 半導体集積回路の製造方法 |
| EP96926616A EP0786811A4 (en) | 1995-08-11 | 1996-08-09 | MANUFACTURING METHOD FOR INTEGRATED CIRCUITS |
| PCT/JP1996/002264 WO1997007545A1 (fr) | 1995-08-11 | 1996-08-09 | Procede de fabrication d'un circuit integre a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206325A JPH0955381A (ja) | 1995-08-11 | 1995-08-11 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955381A true JPH0955381A (ja) | 1997-02-25 |
Family
ID=16521434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7206325A Pending JPH0955381A (ja) | 1995-08-11 | 1995-08-11 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0786811A4 (ja) |
| JP (1) | JPH0955381A (ja) |
| WO (1) | WO1997007545A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196756A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置及びその製造方法 |
| JPS61228661A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6224661A (ja) * | 1985-07-24 | 1987-02-02 | Sony Corp | 高抵抗体 |
| JPS6442851A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | Manufacture of integrated circuit |
| JP2681982B2 (ja) * | 1988-03-23 | 1997-11-26 | ソニー株式会社 | 半導体装置 |
| KR930009549B1 (ko) * | 1990-11-28 | 1993-10-06 | 현대전자산업 주식회사 | 고저항용 다결정 실리콘의 저항치 유지방법 |
| US5376590A (en) * | 1992-01-20 | 1994-12-27 | Nippon Telegraph And Telephone Corporation | Semiconductor device and method of fabricating the same |
-
1995
- 1995-08-11 JP JP7206325A patent/JPH0955381A/ja active Pending
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1996
- 1996-08-09 WO PCT/JP1996/002264 patent/WO1997007545A1/ja not_active Ceased
- 1996-08-09 EP EP96926616A patent/EP0786811A4/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0786811A1 (en) | 1997-07-30 |
| EP0786811A4 (en) | 1999-10-20 |
| WO1997007545A1 (fr) | 1997-02-27 |
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