JPH0955434A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0955434A JPH0955434A JP20455595A JP20455595A JPH0955434A JP H0955434 A JPH0955434 A JP H0955434A JP 20455595 A JP20455595 A JP 20455595A JP 20455595 A JP20455595 A JP 20455595A JP H0955434 A JPH0955434 A JP H0955434A
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- JP
- Japan
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- wiring
- power supply
- ground
- area
- bonding pads
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップ内のトランジスタに対して安定した電
源供給を行うことができ、かつ、電源端子、接地端子の
配置に関して柔軟性に優れた半導体集積回路を提供す
る。 【解決手段】 半導体チップ１００ａ上の内部コアエリ
ア１および入出力回路エリア１０と、これらを取り囲む
ように配置された複数のボンディングパッド３，３，…
との間のエリアに環状の電源配線２１および接地配線２
２を形成し、各ボンディングパッドのうち電源端子およ
び接地端子とするものをこれらの電源配線２１および接
地配線２２に各々接続し、各電源配線２１および接地配
線２２を介してチップ内の全トランジスタに電源を供給
するようにした。
源供給を行うことができ、かつ、電源端子、接地端子の
配置に関して柔軟性に優れた半導体集積回路を提供す
る。 【解決手段】 半導体チップ１００ａ上の内部コアエリ
ア１および入出力回路エリア１０と、これらを取り囲む
ように配置された複数のボンディングパッド３，３，…
との間のエリアに環状の電源配線２１および接地配線２
２を形成し、各ボンディングパッドのうち電源端子およ
び接地端子とするものをこれらの電源配線２１および接
地配線２２に各々接続し、各電源配線２１および接地配
線２２を介してチップ内の全トランジスタに電源を供給
するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、ゲートアレイ等
の半導体集積回路に関する。
の半導体集積回路に関する。
【０００２】
【従来の技術】図３は従来のゲートアレイのチップレイ
アウトを示すものである。この図に示すように、ゲート
アレイのチップ１００は、その中央部が内部コアエリア
１となっており、各々所定個数のトランジスタを有する
セル２，２，…からなるセル列が複数行に亙って規則的
に配置されている。また、チップ１００の最も外側のエ
リアには、内部コアエリア１を取り囲むように多数のボ
ンディングパッド３，３，…が配置されている。
アウトを示すものである。この図に示すように、ゲート
アレイのチップ１００は、その中央部が内部コアエリア
１となっており、各々所定個数のトランジスタを有する
セル２，２，…からなるセル列が複数行に亙って規則的
に配置されている。また、チップ１００の最も外側のエ
リアには、内部コアエリア１を取り囲むように多数のボ
ンディングパッド３，３，…が配置されている。
【０００３】さて、内部コアエリア１に電子回路を構成
するためには、このエリア内の各セル２，２，…に電源
を供給する必要がある。このための電源供給路は以下の
ように構成されている。まず、チップ１００の上辺およ
び下辺のほぼ中央にある２個ボンディングパッド（Ｖｃ
ｃと表記）３，３が電源端子用のボンディングパッドと
なっており、これらの間を接続する幅の広い電源配線４
が形成されている。また、これらの電源供給用ボンディ
ングパッドの隣の２個のボンディングパッド（Ｇｎｄと
表記）３，３が接地端子用ボンディングパッドとなって
おり、これらの間を接続する幅の広い接地配線５が形成
されている。これらの電源配線４および接地配線５は、
内部コアエリア１内の複数行のセル列を横断している。
ここで、各セル列には、各々を縦断するように電源配線
６および接地配線７が形成されている。これらの電源配
線６および接地配線７は、各々が交差する電源配線４ま
たは接地配線５とスルーホール８を介して接続されてい
る。以上の構成により、内部コアエリア１内の全セルに
対する電源供給を可能にしている。
するためには、このエリア内の各セル２，２，…に電源
を供給する必要がある。このための電源供給路は以下の
ように構成されている。まず、チップ１００の上辺およ
び下辺のほぼ中央にある２個ボンディングパッド（Ｖｃ
ｃと表記）３，３が電源端子用のボンディングパッドと
なっており、これらの間を接続する幅の広い電源配線４
が形成されている。また、これらの電源供給用ボンディ
ングパッドの隣の２個のボンディングパッド（Ｇｎｄと
表記）３，３が接地端子用ボンディングパッドとなって
おり、これらの間を接続する幅の広い接地配線５が形成
されている。これらの電源配線４および接地配線５は、
内部コアエリア１内の複数行のセル列を横断している。
ここで、各セル列には、各々を縦断するように電源配線
６および接地配線７が形成されている。これらの電源配
線６および接地配線７は、各々が交差する電源配線４ま
たは接地配線５とスルーホール８を介して接続されてい
る。以上の構成により、内部コアエリア１内の全セルに
対する電源供給を可能にしている。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のゲートアレイの場合、セル列を縦断する電源配線６
および接地配線７は幅を広くすることが困難であるた
め、配線抵抗が高くなってしまう。このため、各セル列
の端の方にあるセルに対して十分な電源供給を行うのが
困難であるという問題があった。また、従来のゲートア
レイの場合、電源端子用ボンディングパッドおよび接地
端子用ボンディングパッドが固定されているため、ピン
コネクションの選択に関して柔軟性に欠けるという問題
があった。
来のゲートアレイの場合、セル列を縦断する電源配線６
および接地配線７は幅を広くすることが困難であるた
め、配線抵抗が高くなってしまう。このため、各セル列
の端の方にあるセルに対して十分な電源供給を行うのが
困難であるという問題があった。また、従来のゲートア
レイの場合、電源端子用ボンディングパッドおよび接地
端子用ボンディングパッドが固定されているため、ピン
コネクションの選択に関して柔軟性に欠けるという問題
があった。
【０００５】この発明は以上説明した事情に鑑みてなさ
れたものであり、チップ内のトランジスタに対して安定
した電源供給を行うことができ、かつ、電源端子、接地
端子の配置に関して柔軟性に優れた半導体集積回路を提
供することを目的とする。
れたものであり、チップ内のトランジスタに対して安定
した電源供給を行うことができ、かつ、電源端子、接地
端子の配置に関して柔軟性に優れた半導体集積回路を提
供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
半導体チップ上の回路形成エリアを取り囲むように配置
された複数のボンディングパッドと、前記複数のボンデ
ィングパッドと前記回路形成エリアとの間のエリアに形
成された環状の電源配線および接地配線と、前記複数の
ボンディングパッドのうち電源端子および接地端子とす
るものを前記電源配線および接地配線に各々接続し、前
記電源配線および接地配線を介して前記回路形成エリア
に電源を供給するようにしたことを特徴とする半導体集
積回路を要旨とする。
半導体チップ上の回路形成エリアを取り囲むように配置
された複数のボンディングパッドと、前記複数のボンデ
ィングパッドと前記回路形成エリアとの間のエリアに形
成された環状の電源配線および接地配線と、前記複数の
ボンディングパッドのうち電源端子および接地端子とす
るものを前記電源配線および接地配線に各々接続し、前
記電源配線および接地配線を介して前記回路形成エリア
に電源を供給するようにしたことを特徴とする半導体集
積回路を要旨とする。
【０００７】請求項２に係る発明は、外部との間で信号
の授受を行うための入出力回路が前記回路形成エリアに
形成され、前記ボンディングパッドと前記入出力回路と
が前記電源配線および接地配線と層の異なった配線によ
って接続されてなることを特徴とする請求項１記載の半
導体集積回路を要旨とする。
の授受を行うための入出力回路が前記回路形成エリアに
形成され、前記ボンディングパッドと前記入出力回路と
が前記電源配線および接地配線と層の異なった配線によ
って接続されてなることを特徴とする請求項１記載の半
導体集積回路を要旨とする。
【０００８】請求項１に係る発明によれば、環状の電源
配線および接地配線を介して回路形成エリア内に電源供
給が行われるので、回路形成エリア内の場所によらず安
定した電源供給を行うことができる。また、電源端子お
よび接地端子とするボンディングパッドを任意に選択す
ることが可能であるため、ピンコネクションに関する多
様なニーズに応えることができる。
配線および接地配線を介して回路形成エリア内に電源供
給が行われるので、回路形成エリア内の場所によらず安
定した電源供給を行うことができる。また、電源端子お
よび接地端子とするボンディングパッドを任意に選択す
ることが可能であるため、ピンコネクションに関する多
様なニーズに応えることができる。
【０００９】請求項２に係る配線によれば、環状の電源
配線および接地配線からその内側にある入出力回路に対
して電源供給を行う方式であるため、入出力回路に対す
る電源供給のための配線のレイアウトが容易となる。
配線および接地配線からその内側にある入出力回路に対
して電源供給を行う方式であるため、入出力回路に対す
る電源供給のための配線のレイアウトが容易となる。
【００１０】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。
【００１１】図１はこの発明の一実施形態によるゲート
アレイのチップ１００ａのレイアウトを示すものであ
る。なお、この図において前述した図３と対応する部分
には共通の符号が付されている。
アレイのチップ１００ａのレイアウトを示すものであ
る。なお、この図において前述した図３と対応する部分
には共通の符号が付されている。
【００１２】前述した図３の構成と同様、チップ１００
ａの中央は内部コアエリア１となっている。この内部コ
アエリア１は、チップ外部との信号の授受を行う入出力
回路を構成するための入出力回路エリア１０によって取
り囲まれている。これらの内部コアエリア１および入出
力回路エリア１０が、ゲートアレイの個別製品に対応し
た回路を構成するための回路形成エリアをなしている。
チップ１００ａの最も外側のエリアにはボンディングパ
ッド３，３，…が多数配置されている。そして、本実施
形態においては、これらのボンディングパッド３，３，
…と入出力回路エリア１０との間の領域に各々環状の電
源配線２１および接地配線２２が形成されている。
ａの中央は内部コアエリア１となっている。この内部コ
アエリア１は、チップ外部との信号の授受を行う入出力
回路を構成するための入出力回路エリア１０によって取
り囲まれている。これらの内部コアエリア１および入出
力回路エリア１０が、ゲートアレイの個別製品に対応し
た回路を構成するための回路形成エリアをなしている。
チップ１００ａの最も外側のエリアにはボンディングパ
ッド３，３，…が多数配置されている。そして、本実施
形態においては、これらのボンディングパッド３，３，
…と入出力回路エリア１０との間の領域に各々環状の電
源配線２１および接地配線２２が形成されている。
【００１３】内部コアエリア１を縦方向に横切る電源配
線４および接地配線５はスルーホール８，８により環状
電源配線２１および環状接地配線２２に各々接続されて
いる。また、内部コアエリア１内の各セル列を縦断する
電源配線６および接地配線７も、配線１６、１７および
スルーホール８により、環状電源配線２１および環状接
地配線２２に接続されている。入出力回路エリア１０に
構成される各入出力回路に対する電源供給も環状電源配
線２１および環状接地配線２２から行われる。
線４および接地配線５はスルーホール８，８により環状
電源配線２１および環状接地配線２２に各々接続されて
いる。また、内部コアエリア１内の各セル列を縦断する
電源配線６および接地配線７も、配線１６、１７および
スルーホール８により、環状電源配線２１および環状接
地配線２２に接続されている。入出力回路エリア１０に
構成される各入出力回路に対する電源供給も環状電源配
線２１および環状接地配線２２から行われる。
【００１４】図２は、チップ周辺部の各ボンディグパッ
ド３の近傍のレイアウトを示すものである。まず、信号
の入出力を行うために使用されるボンディングパッド３
については、（ａ）に示すように、当該ボンディングパ
ッド３から入出力回路エリア１０内の入出力回路までを
結ぶ配線３１が形成される。この配線３１は、環状電源
配線２１および環状接地配線２２とは層を異にする配線
であり、これらと接触することなく入出力回路エリア１
０に至っている。また、電源端子として使用するボンデ
ィングパッド３については、（ｂ）に示すように、当該
ボンディングパッド３から環状電源配線２１に至る配線
３２が形成される。そして、この配線３２は、スルーホ
ール８により環状電源配線２１に接続される。また、接
地端子として使用するボンディングパッド３について
は、（ｃ）に示すように、当該ボンディングパッド３か
ら環状接地配線２２に至る配線３３が形成される。そし
て、この配線３３は、スルーホール８により環状電源配
線３３に接続される。本実施形態においては、各ボイン
ディングパッド３，３，…を信号入出力端子用、電源端
子用、接地端子用のいずれに使用することも可能であ
り、その使用目的に応じて図２（ａ）〜（ｃ）のいずれ
かのレイアウトを選択すればよい。これらの各レイアウ
トは、配線およびスルーホールのパターンが異なるのみ
であるので、各個別製品に対応して任意に選択可能であ
る。
ド３の近傍のレイアウトを示すものである。まず、信号
の入出力を行うために使用されるボンディングパッド３
については、（ａ）に示すように、当該ボンディングパ
ッド３から入出力回路エリア１０内の入出力回路までを
結ぶ配線３１が形成される。この配線３１は、環状電源
配線２１および環状接地配線２２とは層を異にする配線
であり、これらと接触することなく入出力回路エリア１
０に至っている。また、電源端子として使用するボンデ
ィングパッド３については、（ｂ）に示すように、当該
ボンディングパッド３から環状電源配線２１に至る配線
３２が形成される。そして、この配線３２は、スルーホ
ール８により環状電源配線２１に接続される。また、接
地端子として使用するボンディングパッド３について
は、（ｃ）に示すように、当該ボンディングパッド３か
ら環状接地配線２２に至る配線３３が形成される。そし
て、この配線３３は、スルーホール８により環状電源配
線３３に接続される。本実施形態においては、各ボイン
ディングパッド３，３，…を信号入出力端子用、電源端
子用、接地端子用のいずれに使用することも可能であ
り、その使用目的に応じて図２（ａ）〜（ｃ）のいずれ
かのレイアウトを選択すればよい。これらの各レイアウ
トは、配線およびスルーホールのパターンが異なるのみ
であるので、各個別製品に対応して任意に選択可能であ
る。
【００１５】以上のように本実施形態においては、環状
電源配線２１および環状接地配線２２を介して内部コア
エリア１内の全セルに対する電源供給を行うようにして
いるので、場所によってセルに対する電源供給能力に差
が生じるといった事態が回避され、全セルに対して安定
した電源供給を行うことができる。また、図２に示した
ように、任意のボンディングパッド３を電源端子用ボン
ディングパッドまたは接地端子用ボンディングパッドと
し、環状電源配線２１または環状接地配線２２との接続
を行うことが可能であるため、ピンコネクションに関し
て柔軟な対応をとることが可能である。環状電源配線２
１または環状接地配線２２については、入出力回路エリ
ア１０の内側に形成する構成も考えられるが、本実施形
態においては入出力回路エリア１０の外側に形成してい
る。かかる構成を選択したため、環状電源配線２１また
は環状接地配線２２から入出力回路に電源を供給するた
めの配線のレイアウトが容易となる。
電源配線２１および環状接地配線２２を介して内部コア
エリア１内の全セルに対する電源供給を行うようにして
いるので、場所によってセルに対する電源供給能力に差
が生じるといった事態が回避され、全セルに対して安定
した電源供給を行うことができる。また、図２に示した
ように、任意のボンディングパッド３を電源端子用ボン
ディングパッドまたは接地端子用ボンディングパッドと
し、環状電源配線２１または環状接地配線２２との接続
を行うことが可能であるため、ピンコネクションに関し
て柔軟な対応をとることが可能である。環状電源配線２
１または環状接地配線２２については、入出力回路エリ
ア１０の内側に形成する構成も考えられるが、本実施形
態においては入出力回路エリア１０の外側に形成してい
る。かかる構成を選択したため、環状電源配線２１また
は環状接地配線２２から入出力回路に電源を供給するた
めの配線のレイアウトが容易となる。
【００１６】なお、電源供給の安定化に関する問題は、
ゲートアレイに限らず、大規模な半導体集積回路を構成
しようとする際に生じる共通の問題であると言える。本
発明は、ゲートアレイに適用範囲が限定されるものでは
なく、かかる問題を有する大規模な半導体集積回路全般
に適用可能である。
ゲートアレイに限らず、大規模な半導体集積回路を構成
しようとする際に生じる共通の問題であると言える。本
発明は、ゲートアレイに適用範囲が限定されるものでは
なく、かかる問題を有する大規模な半導体集積回路全般
に適用可能である。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
チップ内の場所によらず全トランジスタについて安定し
た電源供給を行うことができ、電源端子および接地端子
とするボンディングパッドを任意に選択することが可能
であるため、ピンコネクションに関する多様なニーズに
応えることができるという効果がある。
チップ内の場所によらず全トランジスタについて安定し
た電源供給を行うことができ、電源端子および接地端子
とするボンディングパッドを任意に選択することが可能
であるため、ピンコネクションに関する多様なニーズに
応えることができるという効果がある。
【図１】 この発明の一実施形態によるゲートアレイの
チップレイアウトを示す図である。
チップレイアウトを示す図である。
【図２】 同実施形態におけるボンディングパッド周辺
のレイアウトを示す図である。
のレイアウトを示す図である。
【図３】 従来のゲートアレイのチップレイアウトを示
す図である。
す図である。
１……内部コアエリア、１０……入出力回路エリア、２
……セル、３……ボンディングパッド、２１……環状電
源配線、２２……環状接地配線。
……セル、３……ボンディングパッド、２１……環状電
源配線、２２……環状接地配線。
Claims (2)
- 【請求項１】 半導体チップ上の回路形成エリアを取り
囲むように配置された複数のボンディングパッドと、 前記複数のボンディングパッドと前記回路形成エリアと
の間のエリアに形成された環状の電源配線および接地配
線と、 前記複数のボンディングパッドのうち電源端子および接
地端子とするものを前記電源配線および接地配線に各々
接続し、前記電源配線および接地配線を介して前記回路
形成エリアに電源を供給するようにしたことを特徴とす
る半導体集積回路。 - 【請求項２】 外部との間で信号の授受を行うための入
出力回路が前記回路形成エリアに形成され、前記ボンデ
ィングパッドと前記入出力回路とが前記電源配線および
接地配線と層の異なった配線によって接続されてなるこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20455595A JPH0955434A (ja) | 1995-08-10 | 1995-08-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20455595A JPH0955434A (ja) | 1995-08-10 | 1995-08-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955434A true JPH0955434A (ja) | 1997-02-25 |
Family
ID=16492428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20455595A Pending JPH0955434A (ja) | 1995-08-10 | 1995-08-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955434A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011688A1 (en) * | 1999-08-10 | 2001-02-15 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
| JP2002040961A (ja) * | 2000-07-28 | 2002-02-08 | Nec Corp | 表示装置 |
| US6617620B1 (en) | 1999-09-29 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Gate array with border element |
-
1995
- 1995-08-10 JP JP20455595A patent/JPH0955434A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011688A1 (en) * | 1999-08-10 | 2001-02-15 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
| US6617620B1 (en) | 1999-09-29 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Gate array with border element |
| JP2002040961A (ja) * | 2000-07-28 | 2002-02-08 | Nec Corp | 表示装置 |
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