JPH0955504A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955504A JPH0955504A JP7208119A JP20811995A JPH0955504A JP H0955504 A JPH0955504 A JP H0955504A JP 7208119 A JP7208119 A JP 7208119A JP 20811995 A JP20811995 A JP 20811995A JP H0955504 A JPH0955504 A JP H0955504A
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Abstract
(57)【要約】
【課題】層間絶縁膜中の可動イオンを低減し、半導体装
置の動作の安定性を図る。 【解決手段】半導体基板１上に形成された素子３を覆う
ように絶縁膜５を形成し、絶縁膜５上に導電膜６を形成
し、半導体基板１と導電膜６間に電圧を印加し、導電膜
６を除去し、さらに絶縁膜５中において可動イオン含有
濃度が高くなった部分５ａを除去する。
置の動作の安定性を図る。 【解決手段】半導体基板１上に形成された素子３を覆う
ように絶縁膜５を形成し、絶縁膜５上に導電膜６を形成
し、半導体基板１と導電膜６間に電圧を印加し、導電膜
６を除去し、さらに絶縁膜５中において可動イオン含有
濃度が高くなった部分５ａを除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造を有す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、Ｎａ+ 、Ｋ+ 等に代表される
可動イオンが、半導体装置内において配線や基板の電位
に対応して移動するため、装置の動作に伴い装置の特性
を変化させてしまうことが知られている。これらの可動
イオンは、半導体装置の製造工程において、様々な製造
装置から半導体装置内へ侵入する。
可動イオンが、半導体装置内において配線や基板の電位
に対応して移動するため、装置の動作に伴い装置の特性
を変化させてしまうことが知られている。これらの可動
イオンは、半導体装置の製造工程において、様々な製造
装置から半導体装置内へ侵入する。
【０００３】とくにＭＯＳトランジスタやＭＯＳキャパ
シタなどＭＯＳ（ Metal-Oxide-Semiconductor）構造を
利用した半導体装置においてゲ−ト酸化膜中にこの可動
イオンが侵入すると、ゲ−ト電位に応じて電荷を帯びた
イオンが酸化膜中を移動するために、キャパシタ特性や
しきい値電圧を変化させ、装置の正常な動作を妨げると
いう問題が発生する。
シタなどＭＯＳ（ Metal-Oxide-Semiconductor）構造を
利用した半導体装置においてゲ−ト酸化膜中にこの可動
イオンが侵入すると、ゲ−ト電位に応じて電荷を帯びた
イオンが酸化膜中を移動するために、キャパシタ特性や
しきい値電圧を変化させ、装置の正常な動作を妨げると
いう問題が発生する。
【０００４】また、浮遊ゲ−ト電極に電荷を蓄積してデ
−タを保持するＮＡＮＤ型ＥＥＰＲＯＭにおいては、負
電位となっている浮遊ゲ−ト電極内へＮａ+ イオンが侵
入すると、正電荷を有する可動イオンが浮游ゲ−ト電極
中に蓄積されている電子を電気的に相殺し、浮遊ゲ−ト
電極の電荷量を変化させてしまうため、デ−タを正確に
読みだすことができないという問題を生じる。
−タを保持するＮＡＮＤ型ＥＥＰＲＯＭにおいては、負
電位となっている浮遊ゲ−ト電極内へＮａ+ イオンが侵
入すると、正電荷を有する可動イオンが浮游ゲ−ト電極
中に蓄積されている電子を電気的に相殺し、浮遊ゲ−ト
電極の電荷量を変化させてしまうため、デ−タを正確に
読みだすことができないという問題を生じる。
【０００５】図４に、一例として従来のＭＯＳキャパシ
タの製造方法を示す。シリコン基板１を酸化した後、酸
化膜２上に例えば不純物を添加した多結晶シリコン膜３
を堆積し、この多結晶シリコン膜３をパタ−ニング加工
し、さらに後酸化を行う（図４の（ａ））。この後、平
坦化用の層間絶縁膜として、例えばＢＰＳＧ膜（ボロン
とリンを含む酸化膜）膜５を堆積し、例えば熱処理とエ
ッチング等により平坦化工程を行い（図４の（ｂ））、
この後に通常の方法により配線を形成する。
タの製造方法を示す。シリコン基板１を酸化した後、酸
化膜２上に例えば不純物を添加した多結晶シリコン膜３
を堆積し、この多結晶シリコン膜３をパタ−ニング加工
し、さらに後酸化を行う（図４の（ａ））。この後、平
坦化用の層間絶縁膜として、例えばＢＰＳＧ膜（ボロン
とリンを含む酸化膜）膜５を堆積し、例えば熱処理とエ
ッチング等により平坦化工程を行い（図４の（ｂ））、
この後に通常の方法により配線を形成する。
【０００６】
【発明が解決しようとする課題】このようにして形成さ
れた従来のＭＯＳキャパシタにおいては、層間絶縁膜の
ＢＰＳＧ膜またはＰＳＧ膜中に可動イオンが侵入し、安
定な動作を妨げるという問題があった。本発明の目的
は、層間絶縁膜中の可動イオンを低減し、動作の安定性
に優れた半導体装置の製造方法を提供することである。
れた従来のＭＯＳキャパシタにおいては、層間絶縁膜の
ＢＰＳＧ膜またはＰＳＧ膜中に可動イオンが侵入し、安
定な動作を妨げるという問題があった。本発明の目的
は、層間絶縁膜中の可動イオンを低減し、動作の安定性
に優れた半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明の半導体装置の製造方法は、半
導体基板上に形成された素子を覆うように絶縁膜を形成
する工程と、前記絶縁膜上に導電膜を形成する工程と、
前記半導体基板と前記導電膜間に電圧を印加する工程
と、前記導電膜を除去する工程と、前記絶縁膜の一部ま
たは全部を除去する工程とを具備することを特徴とす
る。
達成するために、本発明の半導体装置の製造方法は、半
導体基板上に形成された素子を覆うように絶縁膜を形成
する工程と、前記絶縁膜上に導電膜を形成する工程と、
前記半導体基板と前記導電膜間に電圧を印加する工程
と、前記導電膜を除去する工程と、前記絶縁膜の一部ま
たは全部を除去する工程とを具備することを特徴とす
る。
【０００８】このように本発明による半導体装置の製造
方法では、半導体基板と導電膜の間に印加された電圧に
より電界が形成され、この電界により可動イオンが導電
膜の方向に向かって絶縁膜中を移動し導電膜近傍に集積
するため、この可動イオンが集積してその含有濃度が高
くなった部分を除去することにより、残存する絶縁膜中
に存在する可動イオンの濃度を低減することができる。
このため、装置の動作中に可動イオンが移動することを
防止し、装置の動作を安定させることができる。
方法では、半導体基板と導電膜の間に印加された電圧に
より電界が形成され、この電界により可動イオンが導電
膜の方向に向かって絶縁膜中を移動し導電膜近傍に集積
するため、この可動イオンが集積してその含有濃度が高
くなった部分を除去することにより、残存する絶縁膜中
に存在する可動イオンの濃度を低減することができる。
このため、装置の動作中に可動イオンが移動することを
防止し、装置の動作を安定させることができる。
【０００９】
【実施の形態】以下、本発明の実施の形態について、Ｍ
ＯＳキャパシタを例として図面を参照して説明する。図
１に第１の実施の形態によるＭＯＳキャパシタの工程断
面図を示す。
ＯＳキャパシタを例として図面を参照して説明する。図
１に第１の実施の形態によるＭＯＳキャパシタの工程断
面図を示す。
【００１０】従来と同様に半導体基板１を酸化した後、
酸化膜２上に例えば不純物を添加した多結晶シリコン膜
３を堆積し、この多結晶シリコン膜３をパタ−ニング加
工し、さらに後酸化を行い、後酸化膜４を形成する（図
１の（ａ））。
酸化膜２上に例えば不純物を添加した多結晶シリコン膜
３を堆積し、この多結晶シリコン膜３をパタ−ニング加
工し、さらに後酸化を行い、後酸化膜４を形成する（図
１の（ａ））。
【００１１】次に、平坦化用の層間絶縁膜として、例え
ばＢＰＳＧ膜５を堆積し、例えば熱処理またはエッチン
グ等を用いた通常の平坦化工程により平坦化を行う。こ
の後、従来と異なり、ＢＰＳＧ膜５上に導電膜６を堆積
し（図１の（ｂ））、半導体基板１と導電膜６の間に、
導電膜６側が負電位となるように電圧を印加する。この
ようにして電界を生成することによって、ＢＰＳＧ膜５
中に存在するＮａ+ 、Ｋ+ 等の可動イオンが導電膜６側
に移動し、ＢＰＳＧ膜５中の導電膜６側には可動イオン
濃度の高い領域５ａが、ＢＰＳＧ膜５中の後酸化膜４側
には可動イオン濃度の低い領域５ｂが形成される。（図
１の（ｃ））。
ばＢＰＳＧ膜５を堆積し、例えば熱処理またはエッチン
グ等を用いた通常の平坦化工程により平坦化を行う。こ
の後、従来と異なり、ＢＰＳＧ膜５上に導電膜６を堆積
し（図１の（ｂ））、半導体基板１と導電膜６の間に、
導電膜６側が負電位となるように電圧を印加する。この
ようにして電界を生成することによって、ＢＰＳＧ膜５
中に存在するＮａ+ 、Ｋ+ 等の可動イオンが導電膜６側
に移動し、ＢＰＳＧ膜５中の導電膜６側には可動イオン
濃度の高い領域５ａが、ＢＰＳＧ膜５中の後酸化膜４側
には可動イオン濃度の低い領域５ｂが形成される。（図
１の（ｃ））。
【００１２】次に、導電膜６を除去し、さらにＢＰＳＧ
膜５のうち、高濃度に可動イオンが含まれる領域５ａを
除去し（図１の（ｄ））、その後は、残存したＢＰＳＧ
膜５ｂを層間絶縁膜として、通常の方法により配線等を
形成する。
膜５のうち、高濃度に可動イオンが含まれる領域５ａを
除去し（図１の（ｄ））、その後は、残存したＢＰＳＧ
膜５ｂを層間絶縁膜として、通常の方法により配線等を
形成する。
【００１３】ここで、ＢＰＳＧ膜のエッチング膜厚は、
可動イオンの濃度分布に従い、可動イオンが充分に除去
できる程度とする。この可動イオンの濃度分布は、印加
電圧と時間に依存し、電圧が高い程（すなわち生成され
る電界が大きい程）、また印加時間が長い程、可動イオ
ンはＢＰＳＧ膜５中の導電膜６に近い部分のより狭い範
囲に集中する。したがって、この場合はエッチング量も
より少なくてよい。
可動イオンの濃度分布に従い、可動イオンが充分に除去
できる程度とする。この可動イオンの濃度分布は、印加
電圧と時間に依存し、電圧が高い程（すなわち生成され
る電界が大きい程）、また印加時間が長い程、可動イオ
ンはＢＰＳＧ膜５中の導電膜６に近い部分のより狭い範
囲に集中する。したがって、この場合はエッチング量も
より少なくてよい。
【００１４】このような形成方法によれば、電圧を印加
することによってＢＰＳＧ膜５中の可動イオンは導電体
６側のＢＰＳＧ膜５ａに集積し、このＢＰＳＧ膜５ａと
共に可動イオンを除去するため、残存するＢＰＳＧ膜５
ｂ中の可動イオン含有量を非常に低減することができ
る。このような可動イオン含有量の少ないＢＰＳＧ膜を
層間絶縁膜として用いることにより、可動イオンに起因
する装置の誤動作という問題を防止することができる。
することによってＢＰＳＧ膜５中の可動イオンは導電体
６側のＢＰＳＧ膜５ａに集積し、このＢＰＳＧ膜５ａと
共に可動イオンを除去するため、残存するＢＰＳＧ膜５
ｂ中の可動イオン含有量を非常に低減することができ
る。このような可動イオン含有量の少ないＢＰＳＧ膜を
層間絶縁膜として用いることにより、可動イオンに起因
する装置の誤動作という問題を防止することができる。
【００１５】次に、２層の層間絶縁膜を用いた本発明に
よる第２の実施の形態を説明する。後酸化膜４を形成す
る工程までは第１の実施の形態と同様に行う（図２の
（ａ））。
よる第２の実施の形態を説明する。後酸化膜４を形成す
る工程までは第１の実施の形態と同様に行う（図２の
（ａ））。
【００１６】この後、後酸化膜４上に第１の層間絶縁膜
として、ＰＳＧ膜（リンを含有する絶縁膜）７を堆積し
熱処理等により平坦化を行った後、さらにこのＰＳＧ膜
７上にＢＰＳＧ膜５を堆積し、導電膜６を形成する（図
２の（ｂ））。
として、ＰＳＧ膜（リンを含有する絶縁膜）７を堆積し
熱処理等により平坦化を行った後、さらにこのＰＳＧ膜
７上にＢＰＳＧ膜５を堆積し、導電膜６を形成する（図
２の（ｂ））。
【００１７】ここで第１の実施の形態と同様に、半導体
基板１と導電膜６の間に、導電膜６側が負電位となるよ
うに電圧を印加する。このようにして、ＰＳＧ膜７中に
存在するＮａ+ 、Ｋ+ 等の可動イオンが導電膜６に向か
って移動し、ＢＰＳＧ膜５中に集積する（図２の
（ｃ））。
基板１と導電膜６の間に、導電膜６側が負電位となるよ
うに電圧を印加する。このようにして、ＰＳＧ膜７中に
存在するＮａ+ 、Ｋ+ 等の可動イオンが導電膜６に向か
って移動し、ＢＰＳＧ膜５中に集積する（図２の
（ｃ））。
【００１８】この後、導電膜６を除去し、さらに高濃度
に可動イオンが含まれるＢＰＳＧ膜５を除去し（図１の
（ｄ））、その後は通常の方法により配線を形成する。
すなわち、例えばＰＳＧ膜７のみを層間絶縁膜として用
いることもできるし、または、ＰＳＧ膜上にさらに他の
絶縁膜を形成して層間絶縁膜とすることも可能である。
に可動イオンが含まれるＢＰＳＧ膜５を除去し（図１の
（ｄ））、その後は通常の方法により配線を形成する。
すなわち、例えばＰＳＧ膜７のみを層間絶縁膜として用
いることもできるし、または、ＰＳＧ膜上にさらに他の
絶縁膜を形成して層間絶縁膜とすることも可能である。
【００１９】ここで、ＢＰＳＧ膜７の膜厚は、電圧印加
後の可動イオンの濃度分布に従い、ほとんどの可動イオ
ンがＢＰＳＧ膜中に集積されるように、適宜設定する。
このように、ＢＰＳＧ膜５およびＰＳＧ膜７の２層の層
間絶縁膜を形成し、電圧を印加することにより、導電膜
６側に形成されているＢＰＳＧ膜６に可動イオンを集積
し、このＢＰＳＧ膜６を除去することにより、残存する
ＰＳＧ膜７中の可動イオン含有量を低減することができ
る。このような可動イオン含有量の少ないＰＳＧ膜７を
層間絶縁膜として用いることにより、可動イオンに起因
する装置の誤動作という問題を防止することができる。
後の可動イオンの濃度分布に従い、ほとんどの可動イオ
ンがＢＰＳＧ膜中に集積されるように、適宜設定する。
このように、ＢＰＳＧ膜５およびＰＳＧ膜７の２層の層
間絶縁膜を形成し、電圧を印加することにより、導電膜
６側に形成されているＢＰＳＧ膜６に可動イオンを集積
し、このＢＰＳＧ膜６を除去することにより、残存する
ＰＳＧ膜７中の可動イオン含有量を低減することができ
る。このような可動イオン含有量の少ないＰＳＧ膜７を
層間絶縁膜として用いることにより、可動イオンに起因
する装置の誤動作という問題を防止することができる。
【００２０】さらに本実施の形態では、ＢＰＳＧ膜６の
エッチングがＰＳＧ膜７のエッチングに対して選択比を
有するようなエッチングの条件を設定することにより、
エッチング膜厚を制御することができる。このようにす
れば、層間絶縁膜の堆積膜厚やエッチングレ−トの面内
ばらつきに起因して、例えばゲ−ト電極３が露出してし
まいこの層間絶縁膜上に形成される配線層とゲ−ト電極
３が短絡することを防止することができる。
エッチングがＰＳＧ膜７のエッチングに対して選択比を
有するようなエッチングの条件を設定することにより、
エッチング膜厚を制御することができる。このようにす
れば、層間絶縁膜の堆積膜厚やエッチングレ−トの面内
ばらつきに起因して、例えばゲ−ト電極３が露出してし
まいこの層間絶縁膜上に形成される配線層とゲ−ト電極
３が短絡することを防止することができる。
【００２１】さらに、本発明による第３の実施の形態と
して、ゲ−ト酸化膜２中に存在する可動イオンを除去す
る方法を説明する。第１の実施の形態と同様に、後酸化
膜４を形成する（図３の（ａ））。
して、ゲ−ト酸化膜２中に存在する可動イオンを除去す
る方法を説明する。第１の実施の形態と同様に、後酸化
膜４を形成する（図３の（ａ））。
【００２２】さらに、後酸化膜４上にＢＰＳＧ膜５を堆
積し、平坦化を行った後、ＢＰＳＧ膜５上に導電膜６を
形成する（図３の（ｂ））。ここで半導体基板１と導電
膜６の間に、導電膜６側が負電位となるように電圧を印
加する工程までは第１の実施の形態と同様に行う。この
ようにして、ゲ−ト酸化膜２中に存在するＮａ+ 、Ｋ+
等の可動イオンが導電膜６に向かって移動し、ＢＰＳＧ
膜５中に集積する。（図３の（ｃ））。
積し、平坦化を行った後、ＢＰＳＧ膜５上に導電膜６を
形成する（図３の（ｂ））。ここで半導体基板１と導電
膜６の間に、導電膜６側が負電位となるように電圧を印
加する工程までは第１の実施の形態と同様に行う。この
ようにして、ゲ−ト酸化膜２中に存在するＮａ+ 、Ｋ+
等の可動イオンが導電膜６に向かって移動し、ＢＰＳＧ
膜５中に集積する。（図３の（ｃ））。
【００２３】次に、導電膜６を除去し、第１の実施の形
態と異なり、さらに可動イオンが集積したＢＰＳＧ膜５
をすべて除去する（図３の（ｄ））。この後、可動イオ
ンの含有量の少ないＴＥＯＳ（テトラエトキシシラン）
膜８を堆積し、平坦化を行い（図３の（ｅ））、その後
は通常の方法により配線を形成する。
態と異なり、さらに可動イオンが集積したＢＰＳＧ膜５
をすべて除去する（図３の（ｄ））。この後、可動イオ
ンの含有量の少ないＴＥＯＳ（テトラエトキシシラン）
膜８を堆積し、平坦化を行い（図３の（ｅ））、その後
は通常の方法により配線を形成する。
【００２４】この第３の実施の形態においては、ＢＰＳ
Ｇ膜５は除去されるが、電圧を印加することにより、Ｂ
ＰＳＧ膜５内の可動イオンが移動するとともにゲ−ト酸
化膜２中の可動イオンもＢＰＳＧ膜５中に集積され、こ
のＢＰＳＧ膜５を除去することにより、可動イオンを除
去することができる。このようにして、ゲ−ト酸化膜２
中の可動イオンを除去することにより、可動イオンに起
因したＭＯＳキャパシタやＭＯＳトランジスタの誤動作
を防止することができる。
Ｇ膜５は除去されるが、電圧を印加することにより、Ｂ
ＰＳＧ膜５内の可動イオンが移動するとともにゲ−ト酸
化膜２中の可動イオンもＢＰＳＧ膜５中に集積され、こ
のＢＰＳＧ膜５を除去することにより、可動イオンを除
去することができる。このようにして、ゲ−ト酸化膜２
中の可動イオンを除去することにより、可動イオンに起
因したＭＯＳキャパシタやＭＯＳトランジスタの誤動作
を防止することができる。
【００２５】なお、上記いずれの実施の形態において
も、ＢＰＳＧ膜５等の堆積膜厚は、このＢＰＳＧ膜５を
堆積する前に形成されている素子による段差に応じて適
宜設定する。
も、ＢＰＳＧ膜５等の堆積膜厚は、このＢＰＳＧ膜５を
堆積する前に形成されている素子による段差に応じて適
宜設定する。
【００２６】基板１と導電膜６の間の電界が小さい場合
には、可動イオンの移動に時間がかかるため、効率が低
下してしまう。これを考慮して、基板１と導電膜６の間
の電界を１ＭＶ／ｃｍ程度にすることが好ましい。実際
に印加する電圧は、ＢＰＳＧ膜５等の層間絶縁膜の膜厚
とその誘電率により異なる。しかしながら、印加電圧に
よって絶縁破壊が生じないように、例えばゲ−ト酸化膜
２が高電界により破壊されないように、ゲ−ト酸化膜２
にかかる電界を１０ＭＶ／ｃｍ以下とする必要がある。
には、可動イオンの移動に時間がかかるため、効率が低
下してしまう。これを考慮して、基板１と導電膜６の間
の電界を１ＭＶ／ｃｍ程度にすることが好ましい。実際
に印加する電圧は、ＢＰＳＧ膜５等の層間絶縁膜の膜厚
とその誘電率により異なる。しかしながら、印加電圧に
よって絶縁破壊が生じないように、例えばゲ−ト酸化膜
２が高電界により破壊されないように、ゲ−ト酸化膜２
にかかる電界を１０ＭＶ／ｃｍ以下とする必要がある。
【００２７】さらに、可動イオンを高濃度に含有したＢ
ＰＳＧ膜５ａ等の除去方法は、たとえば弗酸（ＨＦ）等
を用いたウェットエッチング、たとえばＣＦ4 等の反応
ガス、活性イオン、ラジカル等を用いたドライエッチン
グ、さらにＣＭＰ（化学機械研磨）法などを使用するこ
とができる。ただし、ウェットエッチング法を用いた場
合、ＢＰＳＧ膜と共に除去された可動イオンがエッチン
グ液中に遊泳し、ＢＰＳＧ膜の表面に付着する可能性が
あるため、この可動イオンを取り除く処理が必要とな
る。
ＰＳＧ膜５ａ等の除去方法は、たとえば弗酸（ＨＦ）等
を用いたウェットエッチング、たとえばＣＦ4 等の反応
ガス、活性イオン、ラジカル等を用いたドライエッチン
グ、さらにＣＭＰ（化学機械研磨）法などを使用するこ
とができる。ただし、ウェットエッチング法を用いた場
合、ＢＰＳＧ膜と共に除去された可動イオンがエッチン
グ液中に遊泳し、ＢＰＳＧ膜の表面に付着する可能性が
あるため、この可動イオンを取り除く処理が必要とな
る。
【００２８】また、可動イオンを高濃度に含有したＢＰ
ＳＧ膜５ａ等を除去した後に、配線を形成する前に、例
えばＴＥＯＳ膜等の可動イオンの含有量が少ない膜を堆
積することも可能である。
ＳＧ膜５ａ等を除去した後に、配線を形成する前に、例
えばＴＥＯＳ膜等の可動イオンの含有量が少ない膜を堆
積することも可能である。
【００２９】なお、本実施の形態においては、ＭＯＳト
ランジスタを例として説明したが、本発明による半導体
装置の製造方法は、キャパシタや種々のメモリ−セル
等、どのような素子にも適用することが可能である。
ランジスタを例として説明したが、本発明による半導体
装置の製造方法は、キャパシタや種々のメモリ−セル
等、どのような素子にも適用することが可能である。
【００３０】また、本実施の形態では絶縁膜として、Ｂ
ＰＳＧ膜５、ＰＳＧ膜７、ＴＥＯＳ膜８を使用したが、
これ以外の絶縁膜を用いることも可能である。また、第
２の実施の形態において、ＰＳＧ膜７とＢＰＳＧ膜５の
２層の絶縁膜を使用したが、３層以上の絶縁膜を形成
し、最上層の絶縁膜に可動イオンを集積し、この絶縁膜
を除去することにより可動イオンを除去しても構わな
い。さらに最上層だけでなく複数層の絶縁膜を除去する
ことも可能である。
ＰＳＧ膜５、ＰＳＧ膜７、ＴＥＯＳ膜８を使用したが、
これ以外の絶縁膜を用いることも可能である。また、第
２の実施の形態において、ＰＳＧ膜７とＢＰＳＧ膜５の
２層の絶縁膜を使用したが、３層以上の絶縁膜を形成
し、最上層の絶縁膜に可動イオンを集積し、この絶縁膜
を除去することにより可動イオンを除去しても構わな
い。さらに最上層だけでなく複数層の絶縁膜を除去する
ことも可能である。
【００３１】さらに、導電膜６は基板のほぼ全面に形成
しても一部に形成しても構わないが、可動イオンをより
早く集積することができ、またパタ−ニング工程を必要
としないため、導電膜を全面に形成する方が好ましい。
また、電圧を印加する時の温度、雰囲気は特に限定しな
いが、高温である程可動イオンが早く移動するため、効
率良く可動イオンを集積することができる。
しても一部に形成しても構わないが、可動イオンをより
早く集積することができ、またパタ−ニング工程を必要
としないため、導電膜を全面に形成する方が好ましい。
また、電圧を印加する時の温度、雰囲気は特に限定しな
いが、高温である程可動イオンが早く移動するため、効
率良く可動イオンを集積することができる。
【００３２】
【発明の効果】以上のように、本発明によれば、層間絶
縁膜中の可動イオンを低減し、動作の安定性に優れた半
導体装置を製造することができる。
縁膜中の可動イオンを低減し、動作の安定性に優れた半
導体装置を製造することができる。
【図１】本発明による第１の実施の形態を示す断面図。
【図２】本発明による第２の実施の形態を示す断面図。
【図３】本発明による第３の実施の形態を示す断面図。
【図４】従来の半導体装置の製造方法を示す断面図。
１…半導体基板、２…酸化膜、３…ゲ−ト電極、４…後
酸化膜、５…ＢＰＳＧ膜、６…導電膜、７…ＰＳＧ膜、
８…ＴＥＯＳ膜
酸化膜、５…ＢＰＳＧ膜、６…導電膜、７…ＰＳＧ膜、
８…ＴＥＯＳ膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 29/786 21/336
Claims (6)
- 【請求項１】 半導体基板上に形成された素子を覆うよ
うに絶縁膜を形成する工程と、前記絶縁膜上に導電膜を
形成する工程と、前記半導体基板と前記導電膜間に電圧
を印加する工程と、前記導電膜を除去する工程と、前記
絶縁膜の一部または全部を除去する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成された素子を覆うよ
うに絶縁膜を形成する工程と、前記絶縁膜上に導電膜を
形成する工程と、前記半導体基板と前記導電膜間に電圧
を印加する工程と、前記導電膜を除去する工程と、前記
絶縁膜の一部または全部を除去する工程と、残存する前
記絶縁膜上または露出された前記素子上に可動イオンの
含有量が少ない絶縁膜を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記可動イオンの含有量が少ない絶縁膜
はテトラエトキシラン膜である前記請求項２記載の半導
体装置の製造方法。 - 【請求項４】 半導体基板上に形成された素子を覆うよ
うに複数層の絶縁膜を形成する工程と、前記複数層の絶
縁膜上に導電膜を形成する工程と、前記半導体基板と前
記導電膜間に電圧を印加する工程と、前記導電膜を除去
する工程と、前記複数層の絶縁膜の少なくとも最上層の
絶縁膜を除去する工程とを具備することを特徴とする半
導体装置の製造方法。 - 【請求項５】 前記複数層の絶縁膜の少なくとも最上層
の絶縁膜を除去する工程において、少なくとも前記最上
層のエッチングレ−トはその下層の絶縁膜のエッチング
レ−トに比べて大きい前記請求項４記載の半導体装置の
製造方法。 - 【請求項６】 前記半導体基板と前記導電膜間に電圧を
印加する前記工程により前記絶縁膜中の可動イオンを前
記絶縁膜の一部に集積し、前記可動イオンの含有濃度が
上昇した絶縁膜の部分を除去する前記請求項１乃至５記
載の半導体装置の製造方法。
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| JP20811995A JP3290855B2 (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
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| JP20811995A JP3290855B2 (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0955504A true JPH0955504A (ja) | 1997-02-25 |
| JP3290855B2 JP3290855B2 (ja) | 2002-06-10 |
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| JP20811995A Expired - Fee Related JP3290855B2 (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
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| JP (1) | JP3290855B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013125696A1 (ja) * | 2012-02-24 | 2013-08-29 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2019145693A (ja) * | 2018-02-22 | 2019-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-08-15 JP JP20811995A patent/JP3290855B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2013125696A1 (ja) * | 2012-02-24 | 2013-08-29 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2013175593A (ja) * | 2012-02-24 | 2013-09-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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| JP2019145693A (ja) * | 2018-02-22 | 2019-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
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