JPS6187358A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

Info

Publication number
JPS6187358A
JPS6187358A JP59209159A JP20915984A JPS6187358A JP S6187358 A JPS6187358 A JP S6187358A JP 59209159 A JP59209159 A JP 59209159A JP 20915984 A JP20915984 A JP 20915984A JP S6187358 A JPS6187358 A JP S6187358A
Authority
JP
Japan
Prior art keywords
electrode
groove
forming
insulating film
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59209159A
Other languages
English (en)
Inventor
Toshiyuki Ishijima
石嶋　俊之
Masaaki Yoshida
正昭 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP59209159A priority Critical patent/JPS6187358A/ja
Priority to EP85112692A priority patent/EP0177066B1/en
Priority to DE8585112692T priority patent/DE3583569D1/de
Publication of JPS6187358A publication Critical patent/JPS6187358A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷蓄積部である容量部と絶縁ダート電界効
果トランジスタとを含んでなる半導体記憶装置およびそ
の製造方法に関するものである。
（従来技術） 電荷の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下ＩＴＩＣセル
と略す）は、構成要素も少なく、セル面積も小さいだめ
高集積メモリ用メモリセルとして重要である。ところで
メモリの高集積化によるメモリセルサイズの縮小に伴い
、ＩＴＩｃセル構造における容量部面積が減少してきて
いる。そして容量部面積の減少による記憶電荷量の減少
は、耐α粒子問題、センスア／７″の感度の劣化を引き
起す。
従来−こ、のような問題点を解決するため、メモリセル
面一の□縮小にもかかわらず大きな記憶容量部を形成す
る方法が知られている。たとえば国際固体素子会議（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖ
ｉｃｌｓＭｅｌｔｉｎｇ　）　１９７８年、３４８〜３
５１ページに「Ｎｏｖｅｌ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ
　、　５ｔａｃｋｅｄ　ＣａｐａｃｉｔｏｒＭＯ８ＲＡ
Ｍ　Ｊ　　と題して発表された論文においては、第２図
に示した如くＩＴＩＣセルの容量部を二層のポリシリコ
ン３１．３２によ勺形成した構造のものが示されている
。一層目のポリシリコン３１はスイッチングトランジス
タのソース側に電気的に接続しておシ、二層目のポリシ
リコン３２は一層目ポリシリコン３１の対向電極として
一定電位に保たれている。そしてこのメモリセルに蓄え
られる電荷量の大きさはこの二層ポリシリコン３２間に
形成される容量の大きさによって決まる。このため、こ
の構造のメモリセルは蓄積容量をできるだけ大きく取ろ
うとして前記ポリシリコンはメモリセル上のほとんどの
面積を被うように大きく設計されている。なお第３図に
おいては３３はビット線、３４はビット線に接続した拡
散層、３５はスイッチングトランジスタのゲート電極、
３６は絶縁膜を各々示している。
〔発明が解決しようとする問題点〕
しかしながらこのような構造においては、メモリの高集
積化と共にメモリセル面積が縮小されるので蓄積容量も
次第に減少してくる。さらに一層目の一すシリコン３１
と、スイッチングトランジスタのソース領域を電気的に
接続するために必ずコンタクト孔が必要でアシ、このこ
とがメモリセルの微細化に大きな障壁となっている。ま
た、少なくとも三層の配線（スイッチングトランジスタ
のダート電極、一層目、二層目ポリシリコン）が必要で
あるので素子の表面段差が大きくなるなどの欠点があっ
た。
本発明は、このような従来の欠点を除去せしめて、高集
積化に適した微細な半導体記憶装置およびその製造方法
を提供することにある。
（問題点を解決するだめの手段） 本発明は、一つの絶縁ダート電界効果トランジスタと一
つの容量形成部とを含んでなる半導体記憶装置において
、該容量主要部が、半導体基板に設けられた溝の側壁に
沿って形成されさらに該簿の側壁に設けられたコンタク
ト部を通して上記絶縁ダート電界効果トランジスタのソ
ースもしくはドレイントと電気的に接続された第１の電
極と該第１の電極と絶縁膜を介し前記溝内部に形成され
た第２の電極とから形成されることを特徴とする半導体
記憶装置と、この半導体記憶装置を得る方法、すなわち
、半導体基板上に溝を設は線溝の内部を絶縁膜で被う工
程と、線菌の開口部端付近の線溝のｆ、ｌｌ壁にコンタ
クト部を設ける工程と、線溝の側壁に沿っ′Ｃ第１の電
極を形成しさらに該第１の重色表面上を絶縁膜で被う工
程と、該絶縁膜に沿いかつ前記溝を埋めるように第２の
電極を形成する工程と、スイッチング用トランジスタを
形成する工程とを行うことを特徴とする半導体記憶装置
の製造方法である。
（実施例） 以下本発明の典型的な実施例を図面を用いて詳述する。
第１図は本発明によシ形成されるメモリセルの模式的断
面図であυ、第２図（ａ）　ｌ　（ｂ）　Ｉ　（ｃ）　
＋（ａ）　ｒ　（ｅ）　＊　（ｆ）　ｒ　（ｇ）　＋　
（ｈ）　＋　（ｔ）は本発明における製造プロセスを順
を追って示した模式的断面図である。
第１図において、容量部は第１電極２と、絶縁膜３を介
して形成されている第２電極４とにょシ形成されている
。５はワード線に接続されるスイッチングトランジスタ
のダート電極で、ビット線に接続されている拡散層６と
電荷蓄積領域である前記第１電極２との間の電荷の移動
を制御する。
第２図（、）は、Ｐ型シリコン単結晶基板１１上に薄い
二酸化珪素膜１２、窒化珪素膜１３、および二酸化珪素
膜１４を順次形成した後、溝形成領域以外をレジスト１
５で被った状態を示す。
第２図（ｂ）は、前記レジスト１５を耐エツチングマス
クとして前記二酸化珪素膜１４、前記窒化珪素膜１３お
よび前記二酸化珪素膜１２を異方性エツチング技術によ
シエッチング除去し、さらに前記レジスト１５および前
記二酸化珪素膜１４を耐エツチングマスクとして前記シ
リコン基板１１を異方性エツチング技術によシエッチン
グ除去し溝Ａを形成した後、前記二酸化珪素膜１４をエ
ツチング除去し、次に前記窒化珪素膜１３を耐酸化マス
クとして前記溝の内壁に二酸化珪素膜１６を形成し、し
かる後、前記窒化珪素膜１３をマスクとしてイオン注入
法によシ溝底部に？ロン１７を打ち込んだ状態を示す。
第２図（ｃ）は、全面にレジスト１８および絶縁性物質
１９を順次塗布し、次に前記溝開口部およびその周辺部
以外をレジスト２０で被った状態を示す。
次に第２図（ｄ）のように前記レジスト２０をエツチン
グマスクとして前記絶縁性物質１９をエツチング除去し
、その後、前記絶縁性物質１９をエツチングマスクとし
て前記レジスト１８をエツチング除去しその表面を前記
シリコン基板１１の表面よシ下げる。ここで前記絶縁性
物質１９および前記レジスト１８をエツチングする技術
としては選択性エツチングが可能な反応性スパッタエツ
チング技術が適当である。
第２図（、）は、前記レジスト１８をエツチングマスク
として前記溝開口部端付近に形成されている前記二酸化
珪素膜１６をエツチング除去し、その後前記レジスト１
８を除去し、次に前記シリコン基板と異なる導電型不純
物例えばリン又は砒素を含んだ多結晶シリコン２を全面
に形成した状態である。前記多結晶シリコン２１膜厚は
始めに形成した前記溝Ａ幅の１／３以下とし、前記溝Ａ
を完全に埋めないようにする。不純物を含んだ前記多結
晶シリコン２１の形成方法としては、ＣＶＤ法により不
純物を含んだ状態で多結晶シリコンを成長するか又はＣ
ＶＤ法により多結晶シリコンを成長させた後、熱拡散法
によシネ細物を多結晶シリコン中に＃散する方法がある
＠ 第２図（ｆ）は、反応性スパッタエツチング技術により
前記多結晶シリコン２１をエツチング除去して前記溝側
壁にのみ多結晶シリコン２１を残してこれを第１電極と
した後、熱酸化法により前記多結晶シリコン２１の表面
上に薄い二酸化珪素膜２２を形成した状態である。異方
性の強い反応性スノ４　ツタエツチング技術を用いるこ
とにより、容易に前記溝Ａの側壁にのみ多結晶シリコン
２４を残すことができる。さらにこのエツチングによシ
溝内の多結晶シリコンは互いに分離される。
次いで、第２図（ｇ）のように、ＣＶＤ法によシ薄い窒
化珪素膜２３を形成した後、全面に前記シリコン基板１
１と異なる導電型不純物例えばリン又は砒素を含んだ多
結晶シリコン２４を形成し前記溝を完全に坦１める。
第２図（ｈ）は、前記多結晶シリコン２４を表面からエ
ツチングして前記溝内にのみ多結晶シリコン２４を残し
てこれを第２電極とし、前記窒化珪素膜１３を耐酸化マ
スクとして溝内に形成した前記多結晶シリコン２１　、
２４を酸化し厚い二酸化珪素膜２５を形成する。前記厚
い二酸化珪素膜形成時、前記多結晶シリコン中に拡散さ
れていた不純物２６が前記シリコン基板１１内にしみ出
す。
第２図０）は、前記窒化珪素膜１３および前記二酸化珪
素膜１２を除去した後、ゲート絶縁膜２７、ワード線に
接続したダート電極２８、ピット線３０に接続した拡散
層２９、およびビット線３０を各々形成しメモリセルを
形成した状態を示す。
（発明の効果） 本発明によれば、微細なメモリセルにおいても溝を深く
形成することによシ十分な蓄積電荷量を容易に確保でき
る。さらに第１電極とスイッチングトランジスタのソー
ス領域を電気的に導通させるためのコンタクト部を平面
上に形成していた従来のメモリセルとは異なり溝側壁に
設けているため、コンタクト部形成によるメモリセル面
積の増加はなく微ａｌｌメモリセルを容易に形成できる
。
また第１．第２電極を溝の中に埋め込んでいるため、素
子表面が従来のメモリセル構造に比べ非常に平坦になっ
ている。このため金属を用いた配線が断線する恐れはな
く非常に加工しやすい。なお。
本発明の実施例においては°、第１．第２電極間に形成
する絶縁膜として二酸化珪素膜と窒化珪素膜の二層構造
のものを用いているが、この絶縁膜としては二酸化珪素
膜、窒化珪素膜を単層で用いてもよくさらに酸化タンタ
ル膜等に代表される高誘電体膜を用いてもよい。
以上述べたように本発明によれば、微細なメモリセル面
積においても記憶容量を大きく取ることができるため、
高集積化に適したメモリセルを容易に得ることができる
効果を有するものである。
【図面の簡単な説明】
第１図は本発明方法によυ形成されるメモリセルの模式
的断面図、第２図（、）〜（ｉ）は本発明の実施例をプ
ロセスを追って示した模式的断面図、第３図は従来知ら
れているＩＴＩＣセルの模式的断面図である。 １　、１１　：シリコン基板、２：第１電極、３：絶縁
膜、４：第２電極、１２，１４．１６．２２，２５　：
二酸化珪素膜、１３．２３：窒化珪素膜、１５．１８．
２０ニレジスト、Ａ：溝、１７：ボロン、２１　、２４
　：多結晶シリコン、２６：不純物、２７：ブート絶縁
膜、５　、２８　：ブート電極、６　、２９　：拡散層
、３０：ビット線〇 馬１図 易２図 （ｄ） 第２図 Ｕ） 晃２図 ＜ｈ＞

Claims (2)

    【特許請求の範囲】
  1. （１）一つの絶縁ゲート電界効果トランジスタと、一つ
    の容量形成部とを含んでなる半導体記憶装置において、
    該容量主要部が、半導体基板に設けられた溝の側壁に沿
    って形成されさらに該溝の側壁に設けられたコンタクト
    部を通して上記絶縁ゲート電界効果トランジスタのソー
    スもしくはドレイントと電気的に接続された第１の電極
    と、該第１の電極と絶縁膜を介し前記溝内部に形成され
    た第２の電極とから形成されることを特徴とする半導体
    記憶装置。
  2. （２）半導体基板上に溝を設け、該溝の内部を絶縁膜で
    被う工程と、該溝の開口部端付近の該溝の側壁にコンタ
    クト部を設ける工程と、該溝の側壁に沿って第１の電極
    を形成しさらに該第１の電極表面上を絶縁膜で被う工程
    と、該絶縁膜に沿いかつ前記溝を埋めるように第２の電
    極を形成する工程と、スイッチング用トランジスタを形
    成する工程とを行うことを特徴とする半導体記憶装置の
    製造方法。
JP59209159A 1984-10-05 1984-10-05 半導体記憶装置およびその製造方法 Pending JPS6187358A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP59209159A JPS6187358A (ja) 1984-10-05 1984-10-05 半導体記憶装置およびその製造方法
EP85112692A EP0177066B1 (en) 1984-10-05 1985-10-07 Semiconductor memory device with information storage vertical trench capacitor and method of manufacturing the same
DE8585112692T DE3583569D1 (de) 1984-10-05 1985-10-07 Halbleiterspeicheranordnung mit informationsspeicherkondensator in einer vertikalen rille und verfahren zu ihrer herstellung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59209159A JPS6187358A (ja) 1984-10-05 1984-10-05 半導体記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPS6187358A true JPS6187358A (ja) 1986-05-02

Family

ID=16568294

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59209159A Pending JPS6187358A (ja) 1984-10-05 1984-10-05 半導体記憶装置およびその製造方法

Country Status (3)

Country Link
EP (1) EP0177066B1 (ja)
JP (1) JPS6187358A (ja)
DE (1) DE3583569D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6188554A (ja) * 1984-10-08 1986-05-06 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリおよびその製造方法
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61258468A (ja) * 1985-05-13 1986-11-15 Hitachi Ltd 半導体記憶装置およびその製造方法
US5164917A (en) * 1985-06-26 1992-11-17 Texas Instruments Incorporated Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
JPH0691211B2 (ja) * 1986-03-07 1994-11-14 キヤノン株式会社 半導体記憶素子の製造方法
US5342792A (en) * 1986-03-07 1994-08-30 Canon Kabushiki Kaisha Method of manufacturing semiconductor memory element
US4785337A (en) * 1986-10-17 1988-11-15 International Business Machines Corporation Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes
US4918502A (en) * 1986-11-28 1990-04-17 Hitachi, Ltd. Semiconductor memory having trench capacitor formed with sheath electrode
GB2199696B (en) * 1987-01-06 1990-11-14 Samsung Semiconductor Inc Submerged storage plate memory cell
JPH01185936A (ja) * 1988-01-21 1989-07-25 Fujitsu Ltd 半導体装置
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
JPH0770617B2 (ja) * 1989-05-15 1995-07-31 株式会社東芝 半導体記憶装置
US5701022A (en) * 1989-05-22 1997-12-23 Siemens Aktiengesellschaft Semiconductor memory device with trench capacitor
KR930006144B1 (ko) * 1990-07-12 1993-07-07 삼성전자 주식회사 반도체 장치 및 방법
JPH04328860A (ja) * 1991-04-30 1992-11-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
US6090661A (en) * 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
CN119361564B (zh) * 2023-07-14 2026-03-27 长鑫科技集团股份有限公司 一种半导体结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59141262A (ja) * 1983-02-02 1984-08-13 Nec Corp 半導体メモリセル
JPS60227461A (ja) * 1984-04-19 1985-11-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL176415C (nl) * 1976-07-05 1985-04-01 Hitachi Ltd Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit.
DE3565339D1 (en) * 1984-04-19 1988-11-03 Nippon Telegraph & Telephone Semiconductor memory device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59141262A (ja) * 1983-02-02 1984-08-13 Nec Corp 半導体メモリセル
JPS60227461A (ja) * 1984-04-19 1985-11-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6188554A (ja) * 1984-10-08 1986-05-06 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリおよびその製造方法
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
DE3583569D1 (de) 1991-08-29
EP0177066B1 (en) 1991-07-24
EP0177066A3 (en) 1987-01-28
EP0177066A2 (en) 1986-04-09

Similar Documents

Publication Publication Date Title
EP0241948B1 (en) Semiconductor memory and method for fabricating the same
JP2655859B2 (ja) 半導体記憶装置
JPH0682800B2 (ja) 半導体記憶装置
JPH0423832B2 (ja)
JP2906807B2 (ja) 半導体メモリセルとその製造方法
JPS62128168A (ja) 半導体メモリの製造方法
KR950003915B1 (ko) 반도체집적회로장치 및 그 제조방법
JPH0345550B2 (ja)
JPH06318680A (ja) 半導体記憶装置およびその製造方法
EP0503199B1 (en) Dynamic RAM and process for producing same
EP0177066A2 (en) Semiconductor memory device with information storage vertical trench capacitor and method of manufacturing the same
JP2621181B2 (ja) Ｍｉｓ型半導体記憶装置
JPH03256358A (ja) 半導体記憶装置およびその製造方法
JP2671899B2 (ja) 半導体記憶装置
JPH0673368B2 (ja) 半導体記憶装置およびその製造方法
KR100566411B1 (ko) 반도체기억장치및그제조방법
KR100487852B1 (ko) 하나 이상의 커패시터 및 이것에 접속된 하나 이상의트랜지스터를 구비한 회로 장치
JP2519216B2 (ja) 半導体記憶装置
KR100781818B1 (ko) 메모리 셀 형성 방법
CN1230025A (zh) 动态随机存取存储器单元及其形成方法
JPH0795585B2 (ja) 半導体記憶装置およびその製造方法
JP2702702B2 (ja) 半導体記憶装置
JPH01119057A (ja) Ｍｉｓ型半導体記憶装置
JPS61234557A (ja) 半導体記憶装置およびその製造方法
JPH0370381B2 (ja)