JPH0955659A - 半導体集積回路及び記録データ再生装置 - Google Patents

Abstract

(57)【要約】 【課題】Ａ／Ｄ変換器に入力されるオフセット電圧を外
部の演算手段を使用することなく、自動的に解消して、
Ａ／Ｄ変換の精度を向上させ得る半導体集積回路を提供
する。 【解決手段】アナログ信号をデジタル信号に変換して出
力するＡ／Ｄ変換器１５と、Ａ／Ｄ変換器１５にアナロ
グ信号を出力する前段回路３２と、前段回路３２からの
アナログ信号の入力が停止したとき、Ａ／Ｄ変換器１５
の出力信号に基づいて、前段回路３２から前記Ａ／Ｄ変
換器１５に入力されるオフセット電圧を解消するデジタ
ル信号を演算するオフセット電圧キャンセル回路１６
と、オフセット電圧キャンセル回路１６のデジタル出力
信号をアナログ信号に変換して、前段回路３２に対しオ
フセット電圧を縮小するアナログ電圧を出力するＤ／Ａ
変換部３３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、磁気ディスク等
の記録媒体に書き込まれているデータを読みだす記録デ
ータ再生装置に関するものである。

【０００２】磁気ディスクのハードディスクから読み取
りヘッドを介して読みだされるデータは、アナログ信号
として読みだされる。この読み出しデータは、Ａ／Ｄ変
換器でデジタル信号に変換され、そのデジタル信号に種
々のデジタル処理が施されて、記録データが再生され
る。近年、このような記録データの再生動作を高速化す
るために、記録媒体への記録密度の向上及びデジタル信
号処理速度の向上が図られている。従って、記録データ
再生装置内で使用されるＡ／Ｄ変換器の精度を向上させ
ることが必要となっている。

【０００３】

【従来の技術】記録データ再生装置では、磁気ディスク
等の記録媒体から読み取りヘッドを介して読みだされた
アナログデータが増幅器で増幅され、その増幅器の出力
信号がアナログイコライザフィルタを介してＡ／Ｄ変換
器に出力される。

【０００４】Ａ／Ｄ変換器では、入力されたアナログ信
号をデジタル信号に変換して次段のデジタル処理回路に
出力する。デジタル処理回路では、入力されたデジタル
信号に対し、復号処理等のデジタル処理を行って、記録
データを再生する。

【０００５】上記のようなＡ／Ｄ変換器では、アナログ
イコライザフィルタを介して入力される入力信号にオフ
セット電圧が生じることがある。このオフセット電圧
は、周囲温度の上昇や電源電圧の変動、あるいは磁気デ
ィスクやＡ／Ｄ変換器の前段の各回路の経年変化等によ
り生じる。

【０００６】Ａ／Ｄ変換器の入力信号にオフセット電圧
が生じると、精度のよいＡ／Ｄ変換が不可能となる。そ
こでＡ／Ｄ変換器の入力端子には、オフセット電圧をキ
ャンセルするキャンセル回路が接続されている。

【０００７】前記キャンセル回路は、例えば抵抗等の外
付け部品の調整によりオフセット電圧をキャンセルする
回路、あるいはＡ／Ｄ変換器の出力信号を外部のＭＰＵ
に出力し、そのＡ／Ｄ変換器の出力信号に基づいて、Ｍ
ＰＵで演算されたデジタル制御信号をＤ／Ａ変換器でア
ナログ値に変換し、そのアナログ値でオフセット電圧を
キャンセルさせるような帰還回路等で構成される。

【０００８】

【発明が解決しようとする課題】ところが、外付け部品
によるキャンセル回路では、オフセット電圧の変動に随
時対応することはできないため、Ａ／Ｄ変換の精度を十
分に向上させることはできない。

【０００９】また、Ａ／Ｄ変換器の出力信号に基づい
て、外部のＭＰＵにより、Ｄ／Ａ変換器に出力するデジ
タル制御信号を演算するキャンセル回路では、近年のデ
ータ読み出し速度の向上にともなって、Ａ／Ｄ変換器の
出力信号が高速化されると、ＭＰＵでの前記デジタル制
御信号の演算量が増大するため、そのＭＰＵの負担が増
大し、他の処理動作が遅滞するという問題点がある。

【００１０】この発明の目的は、Ａ／Ｄ変換器に入力さ
れるオフセット電圧を外部の演算手段を使用することな
く、自動的に解消して、Ａ／Ｄ変換の精度を向上させ得
る半導体集積回路を提供することにある。

【００１１】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、アナログ信号をデジタル信号に変
換して出力するＡ／Ｄ変換器１５と、前記Ａ／Ｄ変換器
１５にアナログ信号を出力する前段回路３２と、前記前
段回路３２からのアナログ信号の入力が停止したとき、
前記Ａ／Ｄ変換器１５の出力信号に基づいて、前記前段
回路３２から前記Ａ／Ｄ変換器１５に入力されるオフセ
ット電圧を解消するデジタル信号を演算するオフセット
電圧キャンセル回路１６と、前記オフセット電圧キャン
セル回路１６のデジタル出力信号をアナログ信号に変換
して、前記前段回路３２に対し前記オフセット電圧を縮
小するアナログ電圧を出力するＤ／Ａ変換部３３とを備
える。

【００１２】（作用）Ａ／Ｄ変換器１５へのアナログ信
号の入力が停止されると、Ａ／Ｄ変換器１５の出力信号
に基づいて、前段回路３２から前記Ａ／Ｄ変換器１５に
入力されるオフセット電圧を縮小するデジタル信号がオ
フセット電圧キャンセル回路１６により演算される。そ
のオフセット電圧キャンセル回路１６の出力信号がＤ／
Ａ変換部３３でアナログ電圧に変換されて前段回路３３
に出力されると、前段回路３２から出力されるオフセッ
ト電圧が解消される。

【００１３】

【発明の実施の形態】図２は、磁気ディスクに書き込ま
れたデータを読みだす記録データ再生装置の概要を示
す。

【００１４】磁気ディスク駆動装置内に設けられる読み
取りヘッド１は、磁気ディスクに書き込まれているデー
タを読みだして増幅器２に出力する。前記増幅器２は、
読み取りヘッド１から読みだされたアナログデータを増
幅して、リードチャネルＩＣ３内の利得制御増幅器４に
出力する。

【００１５】前記利得制御増幅器４は、外部から入力さ
れる利得補正信号ｇｃに基づいて利得が制御され、前記
増幅器２から入力される信号に基づいて、所定レベルの
出力信号をアナログイコライザフィルタ５に出力する。

【００１６】前記アナログイコライザフィルタ５は、利
得制御増幅器４の出力信号の周波数特性を所定レベルに
揃えて、Ａ／Ｄ変換部６に出力する。前記Ａ／Ｄ変換部
６は、アナログイコライザフィルタ５から出力されるア
ナログ信号をデジタル信号に変換して、デジタルフィル
タ７に出力する。

【００１７】前記デジタルフィルタ７は、Ａ／Ｄ変換部
６から出力されるデジタル信号から不要なデジタル成分
を除去し、最尤復号回路８に出力する。そして、最尤復
号回路８は、最尤復号法に基づく復号動作を行い、復号
された読み出しデータをシリアル−パラレル変換器１０
に出力する。

【００１８】前記シリアル−パラレル変換器１０は、最
尤復号回路８から出力されるシリアルデータをパラレル
データに変換して、リードチャネルＩＣ３の外部へ出力
する。

【００１９】前記デジタルフィルタ７の出力信号は、Ｐ
ＬＬシンセサイザ回路９に信号され、ＰＬＬシンセサイ
ザ回路９はデジタルフィルタ７の出力信号に基づいてＡ
／Ｄ変換部６のサンプリング周波数を生成して出力す
る。

【００２０】前記利得制御増幅器４の出力信号は、サー
ボ制御部１１に入力される。そのサーボ制御部１１は、
入力信号に基づいて、読み取りヘッドが磁気ディスク上
のいずれのセクタを読み取っているかを認識して、読み
取りヘッド駆動装置（図示しない）に制御信号ＣＬを出
力する。

【００２１】また、サーボ制御部１１は、図４に示すよ
うに、各セクタにおいて、読み取りヘッド１がサーボ領
域とデータ領域とのいずれを読み取っているかを認識し
て、例えばサーボ領域を読み取っているときにＨレベル
となる制御信号ＸＳＧを前記Ａ／Ｄ変換部６に出力す
る。

【００２２】前記Ａ／Ｄ変換部６の具体的構成を図３に
示す。前記アナログイコライザフィルタ５からこのＡ／
Ｄ変換部６に入力されるアナログ入力信号Ａinは、スイ
ッチ回路１２及びカップリング容量１３を介して増幅器
１４に入力される。

【００２３】前記スイッチ回路１２には、後記制御信号
ＯＦＳが入力され、例えばその制御信号ＯＦＳがＨレベ
ルとなると、同スイッチ回路１２がオンされて、アナロ
グ入力信号Ａinがカップリング容量１３に出力される。

【００２４】前記増幅器１４の入力端子は、抵抗Ｒ１，
Ｒ２を介してグランドＧＮＤに接続される。前記増幅器
１４はカップリング容量１３を介して入力されるアナロ
グ入力信号Ａinを増幅して、Ａ／Ｄ変換器１５に出力す
る。

【００２５】前記Ａ／Ｄ変換器１５は、入力されたアナ
ログ信号を６ビットの２進補数信号ＯＡＤ０〜ＯＡＤ５
に変換して、前記デジタルフィルタ７に出力する。すな
わち、前記Ａ／Ｄ変換器１５に入力されるアナログ信号
が中心電圧に一致すれば、同Ａ／Ｄ変換器１５の出力信
号ＯＡＤ０〜ＯＡＤ４は「０００００」となり、中心電
圧より１ＬＳＢ分高くなれば、「００００１」となる。

【００２６】また、中心電圧より１ＬＳＢ分低くなれ
ば、「１１１１１」となり、２ＬＳＢ分低くなれば、
「１１１１０」となる。最上位のデジタル信号ＯＡＤ５
は、Ａ／Ｄ変換器１５の入力電圧が、中心電圧より高い
か低いかを示すものであり、中心電圧より高ければ
「０」、低ければ「１」となる。

【００２７】前記デジタル信号ＯＡＤ０〜ＯＡＤ５は、
オフセット電圧キャンセル回路１６にも入力される。そ
のオフセット電圧キャンセル回路１６は、デジタル信号
ＯＡＤ０〜ＯＡＤ５に基づいて、前記Ａ／Ｄ変換器１５
のオフセット電圧をキャンセルするような８ビットのデ
ジタル信号をＤ／Ａ変換器１７に出力する。

【００２８】前記Ｄ／Ａ変換器１７は、入力されたデジ
タル信号をアナログ電圧に変換し、抵抗Ｒ３を介して前
記抵抗Ｒ１，Ｒ２間に出力する。従って、Ｄ／Ａ変換器
１７から出力されるアナログ電圧の変化に基づいて、増
幅器１４の入力電圧が変化し、Ａ／Ｄ変換器１５の入力
電圧が調整されるようになっている。

【００２９】前記オフセット電圧キャンセル回路１６の
具体的構成を図５に示す。前記Ａ／Ｄ変換器１５から出
力される２進補数信号ＯＡＤ０〜ＯＡＤ５は、コンパレ
ータ１８に入力される。最上位のデジタル信号ＯＡＤ５
は制御回路１９にも入力される。そして、制御回路１９
はデジタル信号ＯＡＤ５が「０」であれば、入力電圧が
中心電圧より高いと判定し、「１」であれば、入力電圧
が中心電圧より低いと判定する。

【００３０】前記コンパレータ１８の具体的構成を図６
に示す。前記デジタル信号ＯＡＤ１〜ＯＡＤ４は、ＮＯ
Ｒ回路２５ａと、ＮＡＮＤ回路２６ａに入力される。前
記デジタル信号ＯＡＤ０，ＯＡＤ５は、ＮＡＮＤ回路２
６ｂに入力され、デジタル信号ＯＡＤ０はインバータ回
路を介してＮＡＮＤ回路２６ｃに入力される。

【００３１】前記ＮＯＲ回路２５ａの出力信号は前記Ｎ
ＡＮＤ回路２６ｃと、ＡＮＤ回路２６ｄに入力される。
前記ＮＡＮＤ回路２６ｂの出力信号は、前記ＡＮＤ回路
２６ｄと、ＮＯＲ回路２５ｂに入力される。

【００３２】前記ＮＡＮＤ回路２６ａの出力信号は、前
記ＮＯＲ回路２５ｂに入力され、動ＮＯＲ回路２５ｂの
出力信号は、ＮＯＲ回路２５ｃに入力される。また、前
記ＡＮＤ回路２６ｄの出力信号は、前記ＮＯＲ回路２５
ｃに入力される。

【００３３】そして、前記ＮＡＮＤ回路から出力信号Ｃ
Ｍ０が出力され、前記ＮＯＲ回路２５ｃから出力信号Ｃ
Ｍ１が出力される。このように構成されたコンパレータ
では、デジタル信号ＯＡＤ０〜ＯＡＤ４がすべて「０」
であれば、出力信号ＣＭ０，ＣＭ１はともに「０」とな
る。また、デジタル信号ＯＡＤ０が「１」で、ＯＡＤ１
〜ＯＡＤ４が「０」となると、出力信号ＣＭ０は
「１」、ＣＭ１は「０」となる。また、デジタル信号Ｏ
ＡＤ１〜ＯＡＤ４の少なくともいずれかが「１」となる
と、出力信号ＣＭ０，ＣＭ１はともに「１」となる。

【００３４】前記出力信号ＣＭ０，ＣＭ１は、前記制御
回路１９に入力される。制御回路１９は、出力信号ＣＭ
０，ＣＭ１がともに「０」となれば、Ａ／Ｄ変換器１５
のアナログ入力電圧が中心電圧と一致したと判定して、
制御信号ＬＢＤをＬレベルとする。

【００３５】また、コンパレータの出力信号ＣＭ０が
「１」、ＣＭ１が「０」となると、制御回路１９は、Ａ
／Ｄ変換器１５のアナログ入力電圧と中心電圧とのずれ
が、同Ａ／Ｄ変換器１５の２ＬＳＢ以下の小さな値であ
ると判定して、Ｌレベルの出力信号ＬＢＣを出力する。

【００３６】また、コンパレータの出力信号ＣＭ０，Ｃ
Ｍ１がともに「１」となると、制御回路１９は、Ａ／Ｄ
変換器１５のアナログ入力電圧と中心電圧とのずれが同
Ａ／Ｄ変換器１５の２ＬＳＢ以上の大きな値であると判
定して、Ｈレベルの出力信号ＬＢＣを出力する。

【００３７】前記制御回路１９に入力される制御信号Ｏ
ＦＴは外部から入力され、その制御信号ＯＦＴに基づい
て、同制御回路１９から出力されるオフセットクロック
信号ＯＦＣＬＫの周期が設定される。

【００３８】補正量設定用レジスタ２１は、前記Ａ／Ｄ
変換器１５のデジタル出力信号ＯＡＤ０〜ＯＡＤ４の１
ＬＳＢの変化に対応する前記Ｄ／Ａ変換器１７の８ビッ
トの２進コード値を設定するためのレジスタである。

【００３９】そして、外部ＭＰＵからシリアルインター
フェース２０を介して書き込み制御信号ＷＲＩＴＥと、
アドレス信号ＡＤＲが入力されると、そのアドレス信号
ＡＤＲで選択されたアドレスに、外部から入力されるデ
ータがデータバスＤＢＵＳを介して書き込まれる。な
お、補正量設定用レジスタ２１の格納データは、外部か
ら入力されるリセット信号ＸＲＥＳＥＴにより、リセッ
トされる。

【００４０】前記補正量設定用レジスタ２１の８ビット
の格納データＩ0 〜Ｉ7 は、ＬＳＢ選択回路２２に出力
される。そのＬＳＢ選択回路２２には、前記制御回路１
９から制御信号ＬＢＣ，ＬＢＤが入力され、その制御信
号ＬＢＣに基づいて、入力データＩ0 〜Ｉ7 をそのまま
出力する粗動モードか、同入力データＩ0 〜Ｉ7 を下位
側へ２ビットシフトして出力する微動モードか、あるい
は入力データＩ0 〜Ｉ7 をすべて「０」とするかを選択
する。

【００４１】そのＬＳＢ選択回路２２の具体的構成を図
７に示す。入力データＩ7 ，Ｉ6 はそれぞれＡＮＤ回路
２７に入力され、入力データＩ5 〜Ｉ0 はそれぞれセレ
クタ２８の入力端子Ａに入力される。

【００４２】また、入力データＩ7 〜Ｉ2 はそれぞれ２
ビットずつ下位の入力データＩ5 〜Ｉ0 が入力されるセ
レクタ２８の入力端子Ｂに入力される。前記ＡＮＤ回路
２７及び前記各セレクタ２８の入力端子ＳＬには、前記
制御回路１９から出力される制御信号ＬＢＣが入力され
る。前記セレクタは、入力端子ＳＬに入力される制御信
号ＬＢＣがＨレベルとなると、入力端子Ａに入力された
信号を出力し、同制御信号ＬＢＣがＬレベルとなると、
入力端子Ｂに入力された信号を出力する。

【００４３】前記ＡＮＤ回路２７及びセレクタ２８の出
力信号は、それぞれＡＮＤ回路２９に出力される。ま
た、前記ＡＮＤ回路２９には、前記制御回路１９から出
力される制御信号ＬＢＤがそれぞれ入力される。そし
て、各ＡＮＤ回路２９から８ビットの出力信号ＯＴ7 〜
ＯＴ0 が出力される。

【００４４】このように構成されたＬＳＢ選択回路２２
は、制御信号ＬＢＣ，ＬＢＤがＨレベルとなると、入力
データＩ7 〜Ｉ0 はそのまま８ビットの出力信号ＯＴ7
〜ＯＴ0 として出力される。

【００４５】また、制御信号ＬＢＤがＨレベルに維持さ
れた状態で、制御信号ＬＢＣがＬレベルとなると、入力
データＩ7 〜Ｉ2 がそれぞれ２ビットずつ下位へシフト
されて、出力信号ＯＴ5 〜ＯＴ0 として出力され、出力
信号ＯＴ7 〜ＯＴ6 は「０」となる。

【００４６】従って、出力信号ＯＴ7 〜ＯＴ0 は入力デ
ータＩ7 〜Ｉ0 の１／４のデジタル値となり、Ａ／Ｄ変
換器１５の１／４ＬＳＢに相当する前記Ｄ／Ａ変換器１
７の２進コード値となる。

【００４７】また、制御信号ＬＢＤがＬレベルとなる
と、出力信号ＯＴ0 〜ＯＴ7 はすべて「０」となる。前
記ＬＳＢ選択回路２２の出力信号ＯＴ0 〜ＯＴ7 は、加
減算回路２３に入力される。また、前記加減算回路２３
には、後記出力レジスタ２４の８ビットの出力信号ＯＦ
Ｃ０〜ＯＦＣ７と、前記制御回路１９から出力される制
御信号ＰＭＤが入力される。その制御信号ＰＭＤは、前
記Ａ／Ｄ変換器の最上位ビットの出力信号ＯＡＤ５が
「０」のときＬレベルとなり、「１」のときＨレベルと
なる。

【００４８】そして、加減算回路２３は制御信号ＰＭＤ
に基づいて、入力信号ＯＦＣ０〜ＯＦＣ７と、入力信号
ＯＴ0 〜ＯＴ7 との加算、若しくは減算を行う。前記加
減算回路２３の具体的構成を図８に示す。前記入力信号
ＯＦＣ０〜ＯＦＣ７は、それぞれ加算器３０に入力さ
れ、前記入力信号ＯＴ0 〜ＯＴ7 はそれぞれＥＯＲ回路
３１の一方の入力端子に入力される。

【００４９】前記ＥＯＲ回路３１の他方の入力端子に
は、前記制御信号ＰＭＤが入力される。そして、各ＥＯ
Ｒ回路３１の出力信号が前記加算器３０にそれぞれ入力
され、加算器３０から出力信号Ｓ０〜Ｓ７が出力され
る。

【００５０】このように構成された加減算回路３３で
は、制御信号ＰＭＤがＨレベルとなると、各ＥＯＲ回路
３１から入力信号ＯＴ0 〜ＯＴ7 と同相の信号が出力さ
れる。すると、各加算器３０は入力信号ＯＦＣ０〜ＯＦ
Ｃ７に、入力信号ＯＴ0 〜ＯＴ7 を加算して、出力信号
Ｓ０〜Ｓ７として出力する。

【００５１】一方、制御信号ＰＭＤがＬレベルとなる
と、各ＥＯＲ回路３１から入力信号ＯＴ0 〜ＯＴ7 を反
転させた信号が出力される。すると、各加算器３０の加
算動作は、実質的に入力信号ＯＦＣ０〜ＯＦＣ７から同
ＯＴ0 〜ＯＴ7 を減算する動作となり、その減算結果を
出力信号Ｓ０〜Ｓ７として出力する。

【００５２】前記加減算回路３３の出力信号Ｓ０〜Ｓ７
は、出力レジスタ２４に入力される。前記出力レジスタ
２４には、前記制御回路１９からオフセットクロック信
号ＯＦＣＬＫが入力され、出力レジスタ２４はそのオフ
セットクロック信号ＯＦＣＬＫの立ち上がり毎に、格納
データを加減算回路３３の出力信号Ｓ０〜Ｓ７に更新し
て、出力信号ＯＦＣ０〜ＯＦＣ７として前記Ｄ／Ａ変換
器１７に出力する。

【００５３】また、出力レジスタ２４には外部ＭＰＵか
らシリアルインターフェース２０を介して入力される信
号に基づいてデータの書き込み、あるいは格納データの
読み出しが行われる。

【００５４】すなわち、外部ＭＰＵから書き込み信号Ｗ
ＲＩＴＥとアドレス信号ＡＤＲが入力されると、選択さ
れたアドレスに書き込みデータがデータバスＤＢＵＳを
介して書き込まれる。また、外部ＭＰＵから読み出し信
号ＲＥＡＤとアドレス信号ＡＤＲが入力されると、選択
されたアドレスの格納データがデータバスＤＢＵＳを介
して読みだされる。

【００５５】前記制御回路１９には、前記サーボ制御部
１１から制御信号ＸＳＧが入力される。そして、制御回
路１９はその制御信号ＸＳＧに基づいて制御信号ＯＦＳ
を前記スイッチ回路１２に出力する。

【００５６】前記制御回路１９に入力される制御信号Ａ
ＴＣＮは外部から入力される。制御回路１９は、その制
御信号ＡＴＣＮの入力に基づいて、前記制御信号ＸＳＧ
に依らず、制御信号ＯＦＳを出力して、このオフセット
キャンセル回路１６の動作を開始させる。

【００５７】外部から前記制御回路１９に入力される制
御信号ＷＮＳは、前記ＬＳＢ選択回路２２に出力する制
御信号ＬＢＣ，ＬＢＤを外部から制御して、ＬＳＢ選択
回路２２の出力信号ＯＴ0 〜ＯＴ7 を粗動モードとする
か、微動モードとするかを選択する信号として入力され
る。

【００５８】外部から前記制御回路１９に入力される制
御信号ＳＴＢは、この制御回路１９を起動させる信号と
して入力される。外部から前記制御回路１９に入力され
る基準クロック信号ＲＥＦＣＬＫは、前記オフセットク
ロック信号ＯＦＣＬＫを生成するための基準信号として
入力される。

【００５９】次に、上記のように構成された記録データ
再生装置において、Ａ／Ｄ変換部６内でのオフセット電
圧キャンセル動作を説明する。読み取りヘッド１がサー
ボ領域の読み出し動作を開始すると、サーボ制御部１１
から制御信号ＸＳＧがＡ／Ｄ変換部６に入力される。そ
の制御信号ＸＳＧがオフセット電圧キャンセル回路１６
内の制御回路１９に入力されると、制御回路１９からス
イッチ回路１２に制御信号ＯＦＳが入力されて、同スイ
ッチ回路１２がオフされる。

【００６０】オフセット電圧キャンセル回路１６は、こ
の状態でＡ／Ｄ変換器１５の入力電圧を中心電圧とする
ように動作する。このとき、Ａ／Ｄ変換器１５の入力電
圧が中心電圧より２ＬＳＢ分以上高くオフセットした状
態であると、Ａ／Ｄ変換器１５から出力される最上位の
デジタル信号ＯＡＤ５が「０」で、デジタル信号ＯＡＤ
１〜ＯＡＤ４の少なくとも一つが「１」となり、コンパ
レータ１８の出力信号ＣＭ０，ＣＭ１はともに「１」と
なる。

【００６１】すると、制御回路１９から出力される制御
信号ＬＢＣ，ＬＢＤはともにＨレベルとなり、制御信号
ＰＭＤはＬレベルとなる。Ｈレベルの制御信号ＬＢＣ，
ＬＢＤに基づいて、ＬＳＢ選択回路２２は入力信号Ｉ0
〜Ｉ7 を出力信号ＯＴ0 〜ＯＴ7 として出力し、その出
力信号ＯＴ0 〜ＯＴ7 は粗動モードとなる。

【００６２】また、Ｌレベルの制御信号ＰＭＤにより、
加減算回路２３は減算モードとなり、出力レジスタ２４
の出力信号ＯＦＣ０〜ＯＦＣ７から粗動モードの入力信
号ＯＴ0 〜ＯＴ7 を減算して、出力信号Ｓ0 〜Ｓ7 とし
て出力レジスタ２４に出力する。

【００６３】出力レジスタ２４は、オフセットクロック
信号ＯＦＣＬＫの立ち上がり毎に、加減算回路２３の出
力信号Ｓ0 〜Ｓ7 を格納して、出力信号ＯＦＣ０〜ＯＦ
Ｃ７としてＤ／Ａ変換器１７に出力する。

【００６４】そして、Ｄ／Ａ変換器１７は減算された入
力信号Ｓ0 〜Ｓ7 をアナログ電圧に変換するため、その
出力電圧が低下する。すると、抵抗Ｒ１〜Ｒ３に基づい
て設定される増幅器１４の入力電圧が低下し、Ａ／Ｄ変
換器１５のアナログ入力電圧はそのオフセット値が小さ
くなり、中心電圧に近づく。

【００６５】Ａ／Ｄ変換器１５のアナログ入力電圧のオ
フセット値が小さくなって、Ａ／Ｄ変換器１５のデジタ
ル出力信号ＯＡＤ５〜ＯＡＤ０において、ＯＡＤ０だけ
が「１」となると、コンパレータ１８の出力信号ＣＭ０
は「１」、ＣＭ１は「０」となる。

【００６６】すると、制御信号ＬＢＣはＬレベルとなっ
て、ＬＳＢ選択回路２２は入力信号Ｉ0 〜Ｉ7 を２ビッ
トずつ下位へシフトして出力信号ＯＴ0 〜ＯＴ7 を出力
し、その出力信号ＯＴ0 〜ＯＴ7 は微動モードとなる。

【００６７】また、制御信号ＰＭＤはＬレベルに維持さ
れ、加減算回路２３は減算モードに維持され、出力レジ
スタ２４の出力信号ＯＦＣ０〜ＯＦＣ７から微動モード
の入力信号ＯＴ0 〜ＯＴ7 を減算して、出力信号Ｓ0 〜
Ｓ7 として出力レジスタ２４に出力する。

【００６８】そして、上記と同様にして、出力レジスタ
２４は、オフセットクロック信号ＯＦＣＬＫの立ち上が
り毎に、加減算回路２３の出力信号Ｓ0 〜Ｓ7 を格納し
て出力し、Ｄ／Ａ変換器１７は微動モードにより小幅で
減算された出力信号ＯＦＣ０〜ＯＦＣ７をアナログ電圧
に変換するため、その出力電圧が小幅で低下する。する
と、増幅器１４の入力電圧が小幅で低下して、Ａ／Ｄ変
換器１５のアナログ入力電圧は中心電圧にさらに近づ
く。

【００６９】上記のような動作により、Ａ／Ｄ変換器１
５のアナログ入力電圧が中心電圧となると、Ａ／Ｄ変換
器１５のデジタル出力信号ＯＡＤ０〜ＯＡＤ５はすべて
「０」となる。

【００７０】すると、コンパレータ１８の出力信号ＣＭ
０，ＣＭ１が「０」となり、制御信号ＬＢＤが「０」と
なる。そして、ＬＳＢ選択回路２２の出力信号ＯＴ0 〜
ＯＴ7 はすべて「０」となるため、加減算回路２３の出
力信号Ｓ0 〜Ｓ7 及び出力レジスタ２４の出力信号ＯＦ
Ｃ０〜ＯＦＣ７は一定となる。

【００７１】従って、Ｄ／Ａ変換器１７の出力電圧は一
定となり、Ａ／Ｄ変換器１５のアナログ入力電圧は中心
電圧に維持される。また、Ａ／Ｄ変換器１５の入力電圧
が中心電圧より低くオフセットした状態では、デジタル
出力信号ＯＡＤ５が「１」となり、制御信号ＰＭＤがＨ
レベルとなる。

【００７２】すると、加減算回路２３が加算モードとな
ること以外は、上記と同様に動作して、Ａ／Ｄ変換器１
５のアナログ入力電圧のオフセットが解消される。この
状態で、読み取りヘッド１によるサーボ領域の読み出し
が終了し、データ領域の読み出しが開始されると、サー
ボ制御部１１からの制御信号ＸＳＧの出力が停止され、
制御信号ＯＦＳの出力が停止されるとともに、制御信号
ＬＢＤがＬレベルとなる。

【００７３】すると、ＬＳＢ選択回路２２の出力信号Ｏ
Ｔ0 〜ＯＴ7 はすべて「０」に維持され、上記と同様に
Ｄ／Ａ変換器１７の出力電圧は一定に維持される。そし
て、スイッチ回路１２が導通状態となって、データ領域
から読みだされたアナログ入力信号Ａinがスイッチ回路
１２を介して入力され、Ａ／Ｄ変換器１５ではオフセッ
ト電圧が解消された状態でＡ／Ｄ変換動作が行われる。

【００７４】データ領域の読み出し動作が終了して、再
びサーボ領域の読み出し動作が開始されると、上記のよ
うなオフセット電圧のキャンセル動作が再開される。以
上のようにこのＡ／Ｄ変換部６では、読み取りヘッド１
によるサーボ領域の読み出し動作が開始されると、スイ
ッチ回路１２がオフされて、アナログ入力信号Ａinの入
力が停止され、増幅器１４、Ａ／Ｄ変換器１５、オフセ
ット電圧キャンセル回路１６、Ｄ／Ａ変換器１７及び抵
抗Ｒ１〜Ｒ３とで閉ループが構成される。

【００７５】そして、オフセット電圧キャンセル回路１
６の動作によりＡ／Ｄ変換器１５のオフセット電圧を自
動的にキャンセルすることができる。オフセット電圧キ
ャンセル回路１６は、サーボ領域の読み出し動作にとも
なって入力される制御信号ＸＳＧに基づいて起動され、
コンパレータ１８でオフセット値の大小が検出される。

【００７６】そして、ＬＳＢ選択回路２２により粗動モ
ードか微動モードかが選択され、粗動モードの場合に
は、オフセットクロック信号ＯＦＣＬＫの立ち上がり毎
に行われるオフセット電圧のキャンセル動作は、Ａ／Ｄ
変換器１５の１ＬＳＢ分ずつ行われ、微動モードでは、
Ａ／Ｄ変換器１５の１／４ＬＳＢ分ずつ行われる。

【００７７】このような動作により、Ａ／Ｄ変換器１５
のオフセット電圧が大きい場合には、そのオフセット電
圧を速やかに縮小することができるとともに、オフセッ
ト電圧が縮小されると、さらにオフセット電圧が「０」
に近づくように細かく調整することができる。

【００７８】従って、オフセット電圧のキャンセル動作
を高速に、かつ精度よく行うことができる。この結果、
Ａ／Ｄ変換器１５の変換精度を向上させることができ
る。また、出力レジスタ２４の出力信号ＯＦＣ０〜ＯＦ
Ｃ７の更新周期を設定するオフセットクロック信号ＯＦ
ＣＬＫは、外部から入力される制御信号ＯＦＴに基づい
て、任意に設定可能である。

【００７９】そして、その更新周期を適宜に選択するこ
とにより、加減算回路２３の出力信号Ｓ0 〜Ｓ7 の出力
信号の変化にともなう出力レジスタ２４の出力信号ＯＦ
Ｃ０〜ＯＦＣ７の無用な変動を防止して、Ｄ／Ａ変換器
１７の出力電圧を安定化させることができる。

【００８０】

【発明の効果】以上詳述したように、この発明は、Ａ／
Ｄ変換器に入力されるオフセット電圧を外部の演算手段
を使用することなく、自動的に解消して、Ａ／Ｄ変換の
精度を向上させ得る半導体集積回路を提供することがで
きる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 記録データ再生装置を示すブロック図であ
る。

【図３】 Ａ／Ｄ変換部を示す回路図である。

【図４】 サーボ領域の読み取り動作を示す概念図であ
る。

【図５】 オフセットキャンセル回路を示すブロック図
である。

【図６】 コンパレータを示す回路図である。

【図７】 ＬＳＢ選択回路を示す回路図である。

【図８】 加減算回路を示す回路図である。

【符号の説明】

１５ Ａ／Ｄ変換器 １６ オフセット電圧キャンセル回路 ３２ 前段回路 ３３ Ｄ／Ａ変換部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をデジタル信号に変換して
   出力するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器にアナログ信号を出力する前段回路
   と、 前記前段回路からのアナログ信号の入力が停止したと
   き、前記Ａ／Ｄ変換器の出力信号に基づいて、前記前段
   回路から前記Ａ／Ｄ変換器に入力されるオフセット電圧
   を縮小するデジタル信号を演算するオフセット電圧キャ
   ンセル回路と、 前記オフセット電圧キャンセル回路のデジタル出力信号
   をアナログ信号に変換して、前記前段回路に対し前記オ
   フセット電圧を解消するアナログ電圧を出力するＤ／Ａ
   変換部とを備えた半導体集積回路。
2. 【請求項２】 前記オフセット電圧キャンセル回路は、
   前記Ａ／Ｄ変換器の出力信号に基づいてオフセット電圧
   を検出する検出部と、 前記オフセット電圧を縮小するデジタル信号を演算する
   演算部と、 前記検出部の出力信号に基づいて、前記演算部の動作を
   制御する制御回路と、 前記演算部の出力信号を、前記制御回路から出力される
   オフセットクロック信号に基づいて格納して、前記Ｄ／
   Ａ変換部に出力する出力レジスタとから構成したたこと
   を特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記オフセット電圧キャンセル回路は、
   前記Ａ／Ｄ変換器の出力信号に基づいて、オフセット電
   圧の有無及び大小を検出するコンパレータと、 前記コンパレータの出力信号に基づいて、複数の制御信
   号を出力する制御回路と、 前記制御信号に基づいて、前記Ｄ／Ａ変換部のアナログ
   出力電圧の単位変化量を選択してデジタル信号で出力す
   るＬＳＢ選択回路と、 前記制御信号に基づいて、前記ＬＳＢ選択回路の出力信
   号と出力レジスタの出力信号との加減算を行って、該出
   力レジスタに出力する加減算回路と、 前記加減算回路の出力信号を、前記制御回路から出力さ
   れるオフセットクロック信号に基づいて格納して、前記
   Ｄ／Ａ変換部に出力する出力レジスタとから構成したた
   ことを特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】 前記ＬＳＢ選択回路は、前記制御信号に
   基づいて、前記Ａ／Ｄ変換器の１ＬＳＢに相当する前記
   Ｄ／Ａ変換器の２進コード値を出力する粗動モードと、
   前記Ａ／Ｄ変換器の１／４ＬＳＢに相当する前記Ｄ／Ａ
   変換器の２進コード値を出力する微動モードとのいずれ
   かを選択して出力することを特徴とする請求項３記載の
   半導体集積回路。
5. 【請求項５】 サーボ領域とデータ領域とで構成される
   多数のセクタからなる記録媒体に格納されているデータ
   をアナログ信号として読みだすデータ読み出し装置と、 前記アナログ信号をデジタル信号に変換するＡ／Ｄ変換
   部と、 前記Ａ／Ｄ変換部の出力信号をデジタル処理するデジタ
   ル信号処理部とからなる記録データ再生装置であって、 前記Ａ／Ｄ変換部は、 前記読み出し装置による前記サーボ領域の読み出し動作
   時に前記読み出し装置から出力される制御信号に基づい
   てアナログ信号の入力を停止するスイッチ回路と、 アナログ信号をデジタル信号に変換して出力するＡ／Ｄ
   変換器と、 前記読み出し装置から前記スイッチ回路を介して入力さ
   れるアナログ信号を前記Ａ／Ｄ変換器に出力する前段回
   路と、 前記前段回路からのアナログ信号の入力が停止したと
   き、前記Ａ／Ｄ変換器の出力信号に基づいて、前記前段
   回路から前記Ａ／Ｄ変換器に入力されるオフセット電圧
   を縮小するデジタル信号を演算するオフセット電圧キャ
   ンセル回路と、 前記オフセット電圧キャンセル回路のデジタル出力信号
   をアナログ信号に変換して、前記前段回路に対し前記オ
   フセット電圧を縮小するアナログ電圧を出力するＤ／Ａ
   変換部とを備えたことを特徴とする記録データ再生装
   置。