JPH0955732A - データスクランブル方法，データスクランブル装置，データデスクランブル方法，及びデータデスクランブル装置 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号処理装置のスクランブル部分、
デスクランブル部分において、バイナリ形式で行うスク
ランブル及びデスクランブルを、バイト形式８ビット単
位でスクランブル、デスクランブルを行うことができる
スクランブル、デスクランブル方法と装置を実現するこ
と。 【解決手段】 スクランブル、デスクランブル共に、バ
イトデータの入力手段、排他的論理和回路ブロック手
段、セットあるいはリセット付きの複数のラッチ回路手
段から構成される。バイトデータ入力手段から８ビット
ずつデータを入力し、排他的論理和回路ブロック手段に
よりデータ入力ごとにラッチ回路手段の各々のラッチに
値を設定する。データはラッチ回路手段から排他的論理
和回路ブロック手段を介してバイトデータ出力手段より
８ビットパラレルで出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録媒体、あるい
は伝送通信において、記録データあるいは通信データが
再生あるいは受信された場合のデータスクランブル方
法，データスクランブル装置、データデスクランブル方
法，及びデータデスクランブル装置に関するものであ
り、より詳しくは、データを記録媒体に記録しあるいは
伝送通信を行う際に用いるデータスクランブル方法，及
びデータスクランブル装置の改良を図るとともに、かつ
このデータスクランブル方法，及びデータスクランブル
装置によってスクランブルが行われた記録データあるい
は通信データが再生あるいは受信された場合にこれにデ
スクランブルを行うデータデスクランブル方法，及びデ
ータデスクランブル装置の改良を図ったものに関する。

【０００２】

【従来の技術】従来より、入力データが周期性を持つ場
合や一定のパターンが続く場合においても、送信信号の
振幅、極性、位相の変化が平均的に現れるようにし、受
信側での信号変化点のタイミング抽出を容易にするため
に、データスクランブルが用いられ、そのデータスクラ
ンブルを実現するために、データスクランブル装置が用
いられている。

【０００３】以下、図面を参照しながら、上述したよう
な従来のスクランブル，及びデータスクランブル装置に
ついて説明を行う。図１６は従来のスクランブル装置，
及びデスクランブル装置の構成を示すものである。説明
を簡単にするために、一般的によく用いられる生成多項
式G(X)が G(X) = 1 + X^-6 + X^-7 のものを例にあげることとする。図１６において、161
はデータ入力端子、162はスクランブルデータ出力端
子、163 はレジスタ、164 はmod2加算器、165 は初期設
定値テーブル、166 はスクランブルデータ入力端子、16
7 はデータ出力端子である。

【０００４】以上のように構成されたデータスクランブ
ル装置，及びデータデスクランブル装置について、以下
その動作について説明する。まず、図１６(a) に示すデ
ータスクランブル装置について説明する。はじめに、初
期設定値テーブル165 から各レジスタ163 に初期設定値
をおくることにより初期値を設定する。

【０００５】次にシリアルデータＤｉがデータ入力端子
161 から入力される。そして、各ステップ毎にデータは
１ビットづつ次段のレジスタ163 にシフトされる。この
データのシフトを順次繰り返し、データ出力端子162 よ
り、スクランブルされた出力データ系列Ｄｓがシリアル
で順次出力される。

【０００６】図１６(b) に示すデータデスクランブル装
置も同様に、はじめに初期設定値を各レジスタ163 に設
定し、データ入力端子166 よりシリアルデータＤｓを入
力し、各ステップ毎にデータを１ビットづつシフトし、
順次出力端子167 よりスクランブルが解除された出力デ
ータ系列Ｄｏがシリアルで出力される。

【０００７】続いて光ディスクを媒体とした記録再生装
置に用いられるデータスクランブル装置，及びデータデ
スクランブル装置の動作について説明する。光ディスク
記録再生装置では、一般に隣合うトラックに記録するデ
ータのパターンが一致するのを避けるためにスクランブ
ルが施されている。

【０００８】図１７は光ディスク記録再生装置で用いら
れている従来のスクランブル装置，及びデスクランブル
装置の構成を示すものである。説明を簡単にするために
生成多項式G(X)が G(X) = X⁷ + X⁶ ＋ 1 のものを例にあげることにする。図１７において、171
はデータ入力端子、172はスクランブルデータ出力端
子、173 はレジスタ、174 はmod2加算器、175 は初期設
定値テーブル、176 はスクランブルデータ入力端子、17
7 はデータ出力端子である。

【０００９】以上のように構成されたデータスクランブ
ル装置，及びデータデスクランブル装置について、以下
その動作について説明する。まず、図１７(a) に示すデ
ータスクランブル装置について説明する。はじめに、初
期設定値テーブル175 から各レジスタ173 に初期設定値
を送ることにより初期値を設定する。

【００１０】次に、シリアルデータＤｉがデータ入力端
子171 から入力される。そして、初期設定された各レジ
スタ173 のデータは、入力データＤｉと同期して各ステ
ップごとに１ビットずつ次段のレジスタ173 にシフトさ
れる。この初期値データのシフトとデータ入力を順次繰
り返し、データ出力端子172 から、入力データと、図１
７の最右段のレジスタ出力とが排他的論理和されたもの
が出力され、これがスクランブルされたデータＤｓとな
る。

【００１１】図１７(b) に示すデータデスクランブル装
置も同様で、スクランブルが施されたデータＤｓがスク
ランブルデータ入力端子176 から入力され、デスクラン
ブルされたデータＤｏがデータ出力端子177 より出力さ
れる。

【００１２】

【発明が解決しようとする課題】このように、従来は、
バイナリデータとしてのスクランブル，及びデスクラン
ブルが行われていたが、最近は、データがバイト単位で
処理されることが多く、その度にバイナリデータをバイ
トデータに、あるいはその逆に変換する必要が生じると
いう難点があった。

【００１３】この発明は上記のような従来のものの問題
を解決するためになされたもので、バイナリデータのバ
イトデータへの変換あるいはその逆の変換を必要とせず
にデータのスクランブル，及びデスクランブルを実行す
ることができるデータスクランブル方法，データスクラ
ンブル装置，データデスクランブル方法，及びデータデ
スクランブル装置を得ることを目的とする。

【００１４】

【課題を解決するための手段】本願の請求項１の発明に
係るデータスクランブル方法は、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式 Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、初期
値設定手段により上記剰余多項式における各係数Ｒ_-m+k
（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここ
で、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+kが
ラッチの値であるとしたとき、該ラッチをｉ回シフトし
たときの値である。）を、０あるいは１に設定し、その
後、情報データをバイト単位のデータとして扱うため
に、上記情報多項式の上位から８ビット分に相当する初
回の入力データｄn 〜ｄn-7 に対し、上記生成多項式で
除算する除算を行って、その剰余多項式の係数， Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、この除算の剰余結果を、次の初期値とみなして、
これらと次の入力データｄn-8 〜ｄn-15との排他的論理
和をとり、これらの操作を入力バイナリデータのバイト
数分繰り返し、その繰り返しを行う各単位での排他的論
理和の結果を、バイト単位で、

【００１５】

【数９】

【００１６】の関係で表したとき、この順次得られるｄ
s(1)〜ｄs(8)を、ｄs7〜ｄs0として一括して取り出すこ
とにより、バイナリ形式のスクランブルをバイト形式で
行うようにしたものである。

【００１７】また、本願の請求項２の発明に係るデータ
デスクランブル方法は、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、初
期値設定手段により上記剰余多項式における各係数Ｒ
_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
がラッチの値であるとしたとき、該ラッチをｉ回シフト
したときの値である。）を、０あるいは１に設定し、そ
の後、情報データをバイト単位のデータとして扱うため
に、情報多項式の上位から８ビット分であるｄn 〜ｄn-
7 に対し、生成多項式で乗算する乗算を行い、その際、
その乗算を実現させるために構成されたシフトレジスタ
の各ラッチの係数を、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｄ_n-7 とし、この乗算を実現させるために構成されたシフトレ
ジスタの各ラッチに演算後残されているデータを、次の
初期値とみなして、これらと次の入力データｄn-8 〜ｄ
n-15との排他的論理和をとり、この後者の操作を入力バ
イナリデータのバイト数分繰り返し、その繰り返しを行
う各単位での排他的論理和の結果を、バイト単位で、

【００１８】

【数１０】

【００１９】の関係で表したとき、この順次得られるｄ
o(1)〜ｄo(8)を、ｄo7〜ｄo0として一括して取り出すこ
とにより、バイナリ形式のスクランブルされたデータに
対し、バイト形式でデスクランブルを行うようにしたも
のである。

【００２０】また、本願の請求項３の発明に係るデータ
デスクランブル方法は、情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、初
期値設定手段により上記剰余多項式における各係数Ｒ
_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
こで、Ｒ_-m+k(i) は剰余多項式における係数Ｒ_-m+kがラ
ッチの値であるとしたとき、該ラッチをｉ回シフトした
ときの値である。）を、０あるいは１に設定し、その
後、情報データをバイト単位のデータとして扱うため
に、８ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1 ｝
段（ここで、In｜数式｜は、数式で求められる値の整数
部分の値とする）で構成してなり、８ビットの各ラッチ
の値と出力端子の出力とが、

【００２１】

【数１１】

【００２２】なる関係を有するような排他的論理和演算
を行なう排他的論理和ブロックを構成しｄo 0 〜ｄo 7
を出力することにより、バイナリ形式でスクランブルさ
れたデータをバイト形式８ビットパラレルで入力し、該
入力をデスクランブルしたものをバイト形式８ビットパ
ラレルで出力するようにしたものである。

【００２３】また、本願の請求項４の発明に係るデータ
スクランブル装置は、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、初期
値設定手段により上記剰余多項式における各係数Ｒ_-m+k
（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここ
で、Ｒ_-m+k(i) は剰余多項式における係数Ｒ_-m+kがラッ
チの値であるとしたとき、該ラッチをｉ回シフトしたと
きの値である。）を、０あるいは１に設定し、その後、
情報データをバイト単位のデータとして扱うために、情
報多項式の上位から８ビット分であるｄn 〜ｄn-7 に対
し、生成多項式で除算する除算を行って、その剰余多項
式の係数， Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、上記初期値N-m+k と、その初期値N-m+k に８回シ
フトした結果各ラッチが持っている係数をかけ合わせた
ものとの排他的論理和をとり、この排他的論理和の剰余
結果を、次の初期値とみなして、これらと次の入力デー
タｄn-8 〜ｄn-15との排他的論理和をとり、この後者の
操作を入力バイナリデータのバイト数分繰り返し、その
繰り返しを行う各単位での排他的論理和の結果を、バイ
ト単位で、

【００２４】

【数１２】

【００２５】の関係で表したとき、この順次得られるｄ
s(1)〜ｄs(8)を、ｄs7〜ｄs0として一括して取り出すこ
とにより、バイナリ形式で入力されたデータを、バイト
形式８ビットパラレルでスクランブルし、該スクランブ
ルしたデータをバイト形式８ビットパラレルで出力する
ようにしたものである。

【００２６】また、本願の請求項５の発明に係るデータ
デスクランブル装置は、情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、初
期値設定手段により上記剰余多項式における各係数Ｒ
_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
がラッチの値であるとしたとき、該ラッチをｉ回シフト
したときの値である。）を、０あるいは１に設定し、そ
の後、情報データをバイト単位のデータとして扱うため
に、８ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1 ｝
段（ここで、In｜数式｜は、数式で求められる値の整数
部分の値とする）で構成してなり、８ビットの各ラッチ
の値と出力端子の出力とが、

【００２７】

【数１３】

【００２８】なる関係を有するような排他的論理和演算
を行ないｄo 0 〜ｄo 7 を出力する排他的論理和ブロッ
クを備えてなり、バイナリ形式でスクランブルされたデ
ータをバイト形式８ビットパラレルで入力し、該入力を
デスクランブルしたものを、バイト形式８ビットパラレ
ルで出力するようにしたものである。

【００２９】また、本願の請求項６の発明に係るデータ
デスクランブル装置は、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、バ
イナリ形式シリアルデータ入力端子を備え、初期値設定
手段により上記剰余多項式における各係数Ｒ_-m+k（k=0,
1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここで、Ｒ
_-m+k(i) は剰余多項式におけるＲ_-m+kがラッチの値であ
るとしたとき、該ラッチをｉ回シフトしたときの値であ
る。）を、０あるいは１に設定し、その後、情報データ
をバイト単位のデータとして扱うために、情報多項式の
上位から８ビット分であるｄn 〜ｄn-7 に対し、生成多
項式で乗算する乗算を行い、その際、その乗算を実現さ
せるために構成されたシフトレジスタの各ラッチの係数
を、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) ｄs (8）＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 とし、この乗算を実現させるために構成されたシフトレ
ジスタの各ラッチに演算後残されているデータを、次の
初期値とみなして、これらと次の入力データｄn-8 〜ｄ
n-15との排他的論理和をとり、この後者の操作を入力バ
イナリデータのバイト数分繰り返し、その繰り返しを行
う各単位での排他的論理和の結果を、バイト単位で、

【００３０】

【数１４】

【００３１】の関係で表したとき、この順次得られるｄ
o(1)〜ｄo(8)を、ｄo7〜ｄo0として一括して取り出すこ
とにより、バイナリ形式でスクランブルされたデータを
シリアルバイナリ単位で入力し、該入力をデスクランブ
ルしたものを、バイト単位で８ビットパラレルで出力す
るようにしたものである。

【００３２】また、本願の請求項７の発明に係るデータ
スクランブル装置は、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、バイ
ナリ形式シリアルデータ入力端子を有し、初期値設定手
段により上記剰余多項式における各係数Ｒ_-m+k（k=0,1,
…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここで、Ｒ_-m+k
(i) は上記剰余多項式における上記係数Ｒ_-m+kがラッチ
の値であるとしたとき、該ラッチをｉ回シフトしたとき
の値である。）を、０あるいは１に設定し、その後、情
報データをバイト単位のデータとして扱うために、情報
多項式の上位から８ビット分であるｄn 〜ｄn-7 に対
し、生成多項式で割算する除算を行って、その剰余多項
式の係数として、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-2 ） Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、この除算の剰余結果を、次の初期値とみなして、
これらと次の入力データdn-8〜dn-15 との排他的論理和
をとり、この後者の操作を入力バイナリデータのバイト
数分繰り返し、その繰り返しを行う各単位での排他的論
理和の結果を、バイト単位で、

【００３３】

【数１５】

【００３４】の関係で表したとき、この順次得られるｄ
s(1)〜ｄs(8)を、ｄs7〜ｄs0としてバイト形式８ビット
パラレルで一括して取り出すことにより、入力データを
シリアルバイナリ単位で入力し、バイト単位でパラレル
にデータの出力を行うようにしたものである。

【００３５】本願の請求項８の発明に係るデータデスク
ランブル装置は、情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m ここで、ｎは８の整数倍、ｎ＞ｍ、である。

【００３６】で定義されるデータデスクランブル方法を
行うものであり、初期値設定手段により上記剰余多項式
における各係数Ｒ_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k
(0) ＝Ｎ_-m+k（ここで、Ｒ_-m+k(i) は上記剰余多項式に
おける係数Ｒ_-m+kがラッチの値であるとしたとき、該ラ
ッチをｉ回シフトしたときの値である。）を、０あるい
は１に設定し、情報データをバイト単位のデータとして
扱うために、８ビットのパラレルラッチ｛In｜(m＋7)/8
｜＋1 ｝段（ここで、In｜数式｜は、数式で求められる
値の整数部分の値とする）を備えてなり、８ビットの各
ラッチの値と出力端子の出力とが、

【００３７】

【数１６】

【００３８】なる関係を有するような排他的論理和演算
を行ないｄo 0 〜ｄo 7 を出力する排他的論理和ブロッ
クと、該排他的論理和ブロックによりデスクランブルさ
れたパラレルデータをシリアルデータに変換する８ビッ
トのパラレルシリアル変換手段と、該パラレルシリアル
変換手段によりシリアルビットに変換されたバイナリデ
ータを出力する出力端子とを備え、バイナリ形式でスク
ランブルされたデータをバイト形式８ビットパラレルで
入力し、これをバイト形式８ビットパラレルでデスクラ
ンブルし、シリアルバイナリ単位でデータ出力するよう
にしたものである。

【００３９】本願の請求項９の発明に係るデータスクラ
ンブル方法は、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら、上記初
期値をシフトし、クロックと同期して入力されるデータ
と最下位のラッチ出力との排他的論理和を出力するデー
タスクランブル方法を行うものであり、情報データをバ
イト単位のデータとして扱うために、８ビットの入力手
段ｄi0〜ｄi7と、８ビットの出力手段ｄs0〜ｄs7と、入
力の値、各ラッチの値、及び出力の値の関係が、 ｄs ｋ＝Ｒo (7) ＋ｄi ｋ k＝0,1,2,……,7 となるようにし、１バイトのデータを出力するごとに、
上記シフトレジスタ内のデータを８回分シフトし、これ
を繰り返すことにより、スクランブルをバイト単位で行
うようにしたものである。

【００４０】本願の請求項１０の発明に係るデータデス
クランブル方法は、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら初期値を
シフトして、クロックと同期して入力されるデータと最
下位のラッチ出力との排他的論理和を出力し、スクラン
ブルされたデータを、バイト単位のデータとして扱い、
８ビットの入力手段ｄs0〜ｄs7と、８ビットの出力手段
ｄo0〜ｄo7と、入力、各ラッチの値と出力との関係が、 ｄo ｋ＝Ｒo (k) ＋ｄs ｋ k＝0,1,2,……,7 となるようにし、１バイトのデータを出力するごとに、
シフトレジスタ内のデータを８回分シフトし、これを繰
り返すことにより、デスクランブルをバイト単位で行う
ようにしたものである。

【００４１】本願の請求項１１の発明に係るデータスク
ランブル装置は、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら初期値を
シフトして、クロックと同期して入力されるデータと最
下位のラッチ出力との排他的論理和を出力するスクラン
ブルを行うものであり、情報データをバイト単位のデー
タとして扱うために、８ビットの入力手段ｄs0〜ｄs7
と、８ビットの出力手段ｄo0〜ｄo7と、入力、各ラッチ
の値と出力との関係が、 ｄs ｋ＝Ｒo (k) ＋ｄi ｋ k＝0,1,2,……,7 となる排他的論理和回路ブロックを備え、１バイトのデ
ータを出力するごとに、上記シフトレジスタ内のデータ
を８回分シフトし、これを繰り返すことにより、スクラ
ンブルをかけるデータをバイト単位で８ビットパラレル
で入力し、スクランブルされたデータを８ビットパラレ
ルで出力し、バイト形式のスクランブルを行うようにし
たものである。

【００４２】本願の請求項１２の発明に係るデータデス
クランブル装置は、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら初期値を
シフトして、クロックと同期して入力されるデータと最
下位のラッチ出力との排他的論理和を出力し、スクラン
ブルされたデータをバイト単位のデータとして扱うため
に、８ビットの入力手段ｄs0〜ｄs7と、８ビットの出力
手段ｄo0〜ｄo7と、入力、各ラッチの値と出力との関係
が、 ｄo ｋ＝Ｒo (k) ＋ｄs ｋ k＝0,1,2,……,7 となる排他的論理和回路ブロックを備え、１バイトのデ
ータを出力するごとに、シフトレジスタ内のデータを８
回分シフトし、これを繰り返すことにより、バイナリ形
式でスクランブルされたデータをバイト単位で８ビット
パラレルで入力し、デスクランブルされたデータを８ビ
ットパラレルで出力し、デスクランブルを行うようにし
たものである。

【００４３】

【発明の実施の形態】

実施の形態１．以下本発明の実施の形態１について、図
面を参照しながら説明する。図１は本発明の実施の形態
１におけるバイナリ形式で入力されたデータのスクラン
ブルを、バイト形式で行うスクランブル方法及び装置を
示すものであり、（表１）は図１の動作状態を示したも
ので、（表２）は（表１）の生成多項式を特定した特別
な場合の動作状態を示したものである。図１において、
11は初期値設定端子、12はクロック入力端子、13はデー
タ入力端子、14はシリアルデータ出力端子、15はレジス
タ、16は係数器、17はmod2加算器、18は論理回路ブロッ
ク、19はパラレル出力端子である。

【００４４】

【表１】

【００４５】

【表２】

【００４６】まず、記録媒体における記録、あるいは伝
送通信における伝送通信時のスクランブル方法について
説明し、次に、バイナリデータ用のスクランブル方法を
バイトデータ用のスクランブル方法に変換するための原
理について説明する。説明に先だって、以下のように各
データを多項式化し定義する。 情報多項式：D(X) = dnXⁿ + dn-1X ^n-1 +dn-2X^n-2 + ‥
‥+d2X² + d1X + d0 生成多項式：G(X) = 1 + g-1X ^-1 + g-2X ^-2 +‥‥+ g-
m+2X^-m+2 +g-m+1X^-m+1 + g-mX ^-m 但し、di,gi は０あるいは１の値をとる。

【００４７】バイナリデータの入力に先だって、初期値
設定端子11で各レジスタは０あるいは１に初期値が設定
される。次に、データ入力端子13から情報データがバイ
ナリデータのままシリアルで入力され、クロック入力端
子12のデータ（信号）に同期したクロックで情報データ
がそのビット数と同数分シフトさせられる。この間、情
報データは出力端子19からスクランブルがかかった状態
でパラレルに取り出され、記録あるいは伝送通信され
る。

【００４８】本実施の形態１では、情報データをバイト
単位で扱うために、まず、バイナリデータが８ビット分
入力された結果を求める。図１において、そのデータ入
力端子13に、情報多項式の上位ビットから８ビット分、
即ち、dn〜dn-7を順次シリアルで入力し、これを８回シ
フトした結果を求める。そのために、各シフトごとの各
ラッチ出力を（表１）のように、上位側よりR-m(i)〜R-
1(i)とする。また、各レジスタ15には、初期値設定端子
11により、演算開始前に０か１かの初期値をプリセット
できるものとし、その初期値を上位側よりN-m 〜N-1 と
する。また図１においてシリアル出力端子14からの出力
をds(i) とする。ここでi はシフトの回数を表してい
る。（表１）は各シフト毎の各レジスタ15の出力を示し
たものである。８回シフトした結果は、（表１）の８回
目の各ラッチ出力に順次、各シフト回数のシフトの結果
を代入することによって求められる。そして、各レジス
タ15から、入出力の間に ds7 = g-1R-1(0) + g-2R-2(0) + g-3R-3(0) + ‥‥+ g-
m+2R-m+2(0) + g-m+1R-m+1(0) + g-mR-m(0) + dn ds6 = g-1R-1(1) + g-2R-2(1) + g-3R-3(1) + ‥‥+ g-
m+2R-m+2(1) + g-m+1R-m+1(1) + g-mR-m(1) + dn-1 ds5 = g-1R-1(2) + g-2R-2(2) + g-3R-3(2) + ‥‥+ g-
m+2R-m+2(2) + g-m+1R-m+1(2) + g-mR-m(2) + dn-2 ds4 = g-1R-1(3) + g-2R-2(3) + g-3R-3(3) + ‥‥+ g-
m+2R-m+2(3) + g-m+1R-m+1(3) + g-mR-m(3) + dn-3 ds3 = g-1R-1(4) + g-2R-2(4) + g-3R-3(4) + ‥‥+ g-
m+2R-m+2(4) + g-m+1R-m+1(4) + g-mR-m(4) + dn-4 ds2 = g-1R-1(5) + g-2R-2(5) + g-3R-3(5) + ‥‥+ g-
m+2R-m+2(5) + g-m+1R-m+1(5) + g-mR-m(5) + dn-5 ds1 = g-1R-1(6) + g-2R-2(6) + g-3R-3(6) + ‥‥+ g-
m+2R-m+2(6) + g-m+1R-m+1(6) + g-mR-m(6) + dn-6 ds0 = g-1R-1(7) + g-2R-2(7) + g-3R-3(7) + ‥‥+ g-
m+2R-m+2(7) + g-m+1R-m+1(7) + g-mR-m(7) + dn-7 なる関係を持つ論理回路ブロック18を通ってパラレル出
力端子19から８ビットずつバイト形式でデータds7 〜ds
0 が出力され、その出力されるデータはスクランブルが
かけられている。以後、情報データとして、次の１バイ
トのデータを入力する場合には、上記の各R-m(8)〜R-1
(8)をそのまま次の初期値N-m 〜N-1 として使用し、以
下同様の演算を行えばよい。以下、入力データがＬバイ
トであればこれらの演算をＬ回分繰り返せばよい。

【００４９】次に説明をより簡単かつ、具体的にするた
めに、生成多項式をG(X) = 1 + X^-6+ X^-7、情報多項式
を１バイト、即ち、D(X) = d7X⁷ + d6X⁶ + d5X⁵ + d4
X ⁴＋ d3X³ + d2X ² ＋ d1X + d0 とし、各レジスタの
出力をもとめたのが（表２）となる。（表２）より、各
レジスタの出力は以下のように求められる。

【００５０】 R-7(8) = R-6(7) = R-5(6) = R-4(5) = R-3(4) = R-2(3) = R-1(2) = R-7(1) + R-6(1) + d6 = N-6 + N-5 + d6 R-6(8) = N-5 + N-4 + d5 R-5(8) = N-4 + N-3 + d4 R-4(8) = N-3 + N-2 + d3 R-3(8) = N-2 + N-1 + d2 R-2(8) = N-7 + N-6 + N-1 + d1 + d7 R-1(8) = N-7 + N-5 + d0 + d6 + d7 そして、各レジスタから入出力の間に ds7 = R-6(0) + R-7(0) + d7 ds6 = R-6(1) + R-7(1) + d6 ds5 = R-6(2) + R-7(2) + d5 ds4 = R-6(3) + R-7(3) + d4 ds3 = R-6(4) + R-7(4) + d3 ds2 = R-6(5) + R-7(5) + d2 ds1 = R-6(6) + R-7(6) + d1 ds0 = R-6(7) + R-7(7) + d0 なる関係をもつ論理回路ブロックを通り、スクランブル
されたデータds7 〜ds0がバイト形式で出力される。情
報データとして、次の１バイトデータを入力する場合に
は、上記の各R-7(8)〜R-1(8)をそのまま次の初期値N-7
〜N-1 として使用し、以下同様の演算を行えばよい。以
下、データがL バイトであればこれらの演算をL 回分繰
り返せばよい。

【００５１】このような本実施の形態１によるスクラン
ブル方法，及びスクランブル装置によれば、従来のスク
ランブル方法，及びスクランブル装置により得られる８
回のシフト分のシリアル出力をそれぞれ演算する論理回
路ブロックブロックを設けるようにしたので、８ビット
を単位として入力データにスクランブルをかけることが
でき、スクランブルがかかった出力データとしてバイト
形式のものが得られるので、従来のもののようにバイナ
リ形式で得られるスクランブルデータに対しその都度シ
リアル−パラレル変換を行ってバイトデータに変換する
手間をなくすことができる。

【００５２】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は、同一のクロックで動作させることができるので、装
置を同期回路として簡単に構築できる効果がある。

【００５３】なお、この実施の形態１ではバイト単位の
データに対しスクランブルを行うものを示したが、同様
の方法，装置により任意の複数ビットに対し一括してス
クランブルを行うことも可能である。

【００５４】実施の形態２．次に本発明の実施の形態２
について、図面を参照しながら説明する。図２は本発明
の実施の形態２におけるバイナリ形式でスクランブルさ
れたデータに対し、バイト形式でデスクランブルを行う
方法及び装置を示すものであり、（表３）は図２の動作
状態を示したもので、（表４）は（表３）の生成多項式
を特定した特別な場合の動作状態を示したものである。
図２において、21は初期値設定端子、22はクロック入力
端子、23はデータ入力端子、24はシリアルデータ出力端
子、25はレジスタ、26は係数器、27はmod2加算器、28は
論理回路ブロック、29はパラレル出力端子である。

【００５５】

【表３】

【００５６】

【表４】

【００５７】まず、記録媒体よりの再生時、あるいは伝
送通信における受信時のデスクランブル方法について説
明し、次に、バイナリデータ用のデスクランブル方法を
バイトデータ用のデスクランブル方法に変換するための
原理について説明する。説明に先だって、以下のように
各データを多項式化し定義する。 情報多項式：D(X) = dnXⁿ + dn-1X ^n-1 +dn-2X^n-2 + ‥
‥+d2X² + d1X + d0 生成多項式：G(X) = 1 + g-1X ^-1 + g-2X ^-2 +‥‥+ g-
m+2X^-m+2 +g-m+1X^-m+1 + g-mX ^-m スクランブルされたバイナリデータ入力に先だって、初
期値設定端子21で各レジスタ25は０あるいは１に初期値
が設定される。次に、データ入力端子23から情報データ
がバイナリデータのままシリアルで入力され、クロック
入力端子22のデータに同期したクロックで情報データの
ビット数と同数分シフトさせられる。この間、情報デー
タは出力端子29からスクランブルがとかれた状態でパラ
レルに取り出される。

【００５８】本実施の形態２では、情報データをバイト
単位で扱うために、まず、バイナリデータが８ビット分
入力された結果を求める。図２において、その入力端子
23に、情報多項式の上位ビットから８ビット分、即ち、
dn〜dn-7を順次入力し、これを８回シフトした結果を求
める。そのために、各シフトごとの各レジスタの出力を
（表３）のように、上位側よりR-m(i)〜R-1(i)とする。
また、各レジスタ25には、初期値設定端子21により、演
算開始前に０か１の初期値がプリセットできるものと
し、その初期値を上位側よりN-m 〜N-1 とする。また図
２におけるシリアル出力端子24からの出力をdo(i) とす
る。ここでi はシフトの回数を表している。（表３）は
各シフト毎の各レジスタの出力を示したものである。８
回シフトした結果は、（表３）の８回目の各レジスタの
出力に順次、各シフト回数の結果を代入することによっ
て求められる。そして、各レジスタ25から、入出力の間
に do7 = g-1R-1(0) + g-2R-2(0) + g-3R-3(0) + ‥‥+ g-
m+2R-m+2(0) + g-m+1R-m+1(0) + g-mR-m(0) + dn do6 = g-1R-1(1) + g-2R-2(1) + g-3R-3(1) + ‥‥+ g-
m+2R-m+2(1) + g-m+1R-m+1(1) + g-mR-m(1) + dn-1 do5 = g-1R-1(2) + g-2R-2(2) + g-3R-3(2) + ‥‥+ g-
m+2R-m+2(2) + g-m+1R-m+1(2) + g-mR-m(2) + dn-2 do4 = g-1R-1(3) + g-2R-2(3) + g-3R-3(3) + ‥‥+ g-
m+2R-m+2(3) + g-m+1R-m+1(3) + g-mR-m(3) + dn-3 do3 = g-1R-1(4) + g-2R-2(4) + g-3R-3(4) + ‥‥+ g-
m+2R-m+2(4) + g-m+1R-m+1(4) + g-mR-m(4) + dn-4 do2 = g-1R-1(5) + g-2R-2(5) + g-3R-3(5) + ‥‥+ g-
m+2R-m+2(5) + g-m+1R-m+1(5) + g-mR-m(5) + dn-5 do1 = g-1R-1(6) + g-2R-2(6) + g-3R-3(6) + ‥‥+ g-
m+2R-m+2(6) + g-m+1R-m+1(6) + g-mR-m(6) + dn-6 do0 = g-1R-1(7) + g-2R-2(7) + g-3R-3(7) + ‥‥+ g-
m+2R-m+2(7) + g-m+1R-m+1(7) + g-mR-m(7) + dn-7 なる関係を持つ論理回路ブロック28を通ってパラレル出
力端子29から８ビットずつバイト形式でデータが出力さ
れ、その出力されるデータはスクランブルがとかれてい
る。以後、情報データとして、次の１バイトのデータを
入力する場合には、上記の各R-m(8)〜R-1(8)をそのまま
その初めの初期値N-m 〜N-1 として用い、同様の演算を
行えばよい。以下、入力データがL バイトあればこれら
の演算をL回分繰り返せばよい。

【００５９】次に説明をより簡単かつ、具体的にするた
めに、生成多項式G(X)を G(X) = 1 + X^-6 + X^-7 情報多項式を１バイト、即ち、D(X) = d7X⁷ + d6X ⁶ +d
5X⁵ + d4X ⁴ +d3X³ + d2X ² +d1X + d0 とし、各レジス
タの出力をもとめたのが（表４）となる。（表４）よ
り、各レジスタの出力は以下のように求められる。 R-7(8) = R-6(7) = R-5(6) = R-4(5) = R-3(4) = R-2(3) = R-1(2) = d6 R-6(8) = d5 R-5(8) = d4 R-4(8) = d3 R-3(8) = d2 R-2(8) = d1 R-1(8) = d0 そして、各レジスタから入出力の間に do7 = R-6(0) + R-7(0) + d7 do6 = R-6(1) + R-7(1) + d6 do5 = R-6(2) + R-7(2) + d5 do4 = R-6(3) + R-7(3) + d4 do3 = R-6(4) + R-7(4) + d3 do2 = R-6(5) + R-7(5) + d2 do1 = R-6(6) + R-7(6) + d1 do0 = R-6(7) + R-7(7) + d0 なる関係をもつ論理回路ブロック28を通り、デスクラン
ブルされたデータがバイト形式で出力される。情報デー
タとして、次の１バイトデータを入力する場合には、上
記の各R-7(8)〜R-1(8)をそのまま次の初期値N-7 〜N-1
として用い、同様の演算をすればよい。以下、データが
L バイトであればこれらの演算をL 回分繰り返せばよ
い。

【００６０】このような本実施の形態２によるデスクラ
ンブル方法，及びデスクランブル装置によれば、従来の
デスクランブル方法，及びデスクランブル装置により得
られる８回のシフト分のシリアル出力をそれぞれ演算す
る論理回路ブロックを設けるようにしたので、８ビット
を単位として入力データにデスクランブルをかけること
ができ、スクランブルがとかれた出力データとしてバイ
ト形式のものが得られるので、従来のもののようにバイ
ナリ形式で得られるデスクランブルデータに対しその都
度シリアル−パラレル変換を行ってバイトデータに変換
する必要をなくすことができる。

【００６１】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は、同一のクロックで動作させることができるので、装
置を同期回路として簡単に構築できる効果がある。

【００６２】なお、この実施の形態２ではバイト単位の
データに対しデスクランブルを行うものを示したが、同
様の方法，装置により任意の複数ビットに対し一括して
デスクランブルを行うことも可能である。

【００６３】実施の形態３．次に実施の形態３について
説明する。実施の形態３はバイナリ形式でスクランブル
されたデータに対し、記録媒体よりの再生時、あるいは
伝送通信における受信時のデスクランブルを、バイト形
式で行う方法及び装置に関するものである。

【００６４】図３、図４、図５は本発明の実施の形態３
におけるバイナリ形式でスクランブルされたデータをバ
イト形式でデスクランブルする装置を示したものであ
る。図３において、31は初期値設定端子、32はデータ入
力端子、33はクロック入力端子、34は８ビットパラレル
ラッチ、35は係数器、36はmod2加算器、37はデータ出力
端子である。図４において、41は初期値設定端子、42は
データ入力端子、43はクロック入力端子、44は８ビット
パラレルラッチ、45は係数器、46はmod2加算器、47はデ
ータ出力端子である。図５において、51は初期値設定端
子、52はデータ入力端子、53はクロック入力端子、54は
８ビットパラレルラッチ、55は係数器、56はmod2加算
器、57はデータ出力端子である。図３、図４、図５はそ
れぞれこの順で直列に接続されこれら３つの図で一つの
構成となる。ここでバイト形式でスクランブルされたデ
ータをバイト形式でデスクランブルする原理について説
明する。

【００６５】本実施の形態３では、スクランブルされた
データをバイト単位で扱うために、８ビットごとにパラ
レルで入力を行う。スクランブルされたデータ入力に先
だって、初期値設定端子31でそれそれ８ビットずつでパ
ラレルに構築された各レジスタ34に０または１の初期値
を設定する。次に、データ入力端子32からスクランブル
された情報データがバイトデータのままパラレルデータ
で入力され、クロック入力端子33のデータに同期したク
ロックで、スクランブルされた情報データのバイト数と
同数分シフトさせられる。この間、デスクランブルされ
た情報データは出力端子からスクランブルのとかれた状
態で取り出される。スクランブルされたデータをDs、デ
スクランブルされたデータをDo、生成多項式G(X)を G(X) = 1 + g-1X ^-1 + g-2X ^-2 +‥‥+ g-m+2X^-m+2 +g-
m+1X^-m+1 + g-mX ^-m とすると、スクランブルされたデータと、デスクランブ
ルされたデータとの間には以下の関係が成り立つ。

【００６６】Do(i) = Ds(i+m) × G(X) ここで、i は、バイナリ形式でスクランブルされるデー
タの順番を示す。データの入力はDs(0) 〜Ds(7) 、Ds
(8) 〜Ds(15)、・・・・とバイト単位で行い、出力もDo
(0) 〜Do(7) 、Do(8) 〜Do(15)・・・・とバイト単位で
行う。初めに出力されるデータDo(0) 〜Do(7) はそれぞ
れ、 Do(0) = Ds(m) × G(X) = Ds(m) + g-1Ds(m-1) + g-2Ds(m-2) + ‥‥+ g-m+2Ds
(2) + g-m+1Ds(1) + g-mDs(0) Do(1) = Ds(m+1) × G(X) = Ds(m+1) + g-1Ds(m) + g-2Ds(m-1) + ‥‥+ g-m+2Ds
(3) + g-m+1Ds(2) + g-mDs(1) Do(2) = Ds(m+2) × G(X) = Ds(m+2) + g-1Ds(m+1) + g-2Ds(m) + ‥‥+ g-m+2Ds
(4) + g-m+1Ds(3) + g-mDs(2) Do(3) = Ds(m+3) × G(X) = Ds(m+3) + g-1Ds(m+2) + g-2Ds(m+1) + ‥‥+ g-m+2D
s(5) + g-m+1Ds(4) + g-mDs(3) Do(4) = Ds(m+4) × G(X) = Ds(m+4) + g-1Ds(m+3) + g-2Ds(m+2) + ‥‥+ g-m+2D
s(6) + g-m+1Ds(5) + g-mDs(4) Do(5) = Ds(m+5) × G(X) = Ds(m+5) + g-1Ds(m+4) + g-2Ds(m+3) + ‥‥+ g-m+2D
s(7) + g-m+1Ds(6) + g-mDs(5) Do(6) = Ds(m+6) × G(X) = Ds(m+6) + g-1Ds(m+5) + g-2Ds(m+4) + ‥‥+ g-m+2D
s(8) + g-m+1Ds(7) + g-mDs(6) Do(7) = Ds(m+7) × G(X) = Ds(m+7) + g-1Ds(m+6) + g-2Ds(m+5) + ‥‥+ g-m+2D
s(9) + g-m+1Ds(8) + g-mDs(7) となる。ここで、図５のdo0 とDo(0) 、do1 とDo(1) 、
do2 とDo(2) 、do3 とDo(3) 、do4 とDo(4) 、do5 とDo
(5) 、do6 とDo(6) 、do7 とDo(7) を対応させ、データ
の多項式表現から、出力端子と各レジスタの出力とで表
現された多項式表現へと変換を行う。

【００６７】 do0 = R0 + g-1R-1 + g-2R-2 +‥‥+ g-m+2R-m+2 + g-m+1R-m+1 + g-mR-m do1 = R1 + g-1R0 + g-2R-1 +‥‥+ g-m+2R-m+3 + g-m+1R-m+2 + g-mR-m+1 do2 = R2 + g-1R1 + g-2R0 +‥‥+ g-m+2R-m+4 + g-m+1R-m+3 + g-mR-m+2 do3 = R3 + g-1R2 + g-2R1 +‥‥+ g-m+2R-m+5 + g-m+1R-m+4 + g-mR-m+3 do4 = R4 + g-1R3 + g-2R2 +‥‥+ g-m+2R-m+6 + g-m+1R-m+5 + g-mR-m+4 do5 = R5 + g-1R4 + g-2R3 +‥‥+ g-m+2R-m+7 + g-m+1R-m+6 + g-mR-m+5 do6 = R6 + g-1R5 + g-2R4 +‥‥+ g-m+2R-m+8 + g-m+1R-m+7 + g-mR-m+6 do7 = R7 + g-1R6 + g-2R5 +‥‥+ g-m+2R-m+9 + g-m+1R-m+8 + g-mR-m+7 上記より図３、図４、図５の構成でバイナリ形式でスク
ランブルされたパラレルデータに対しバイト単位８ビッ
トパラレルでデスクランブルできることが示される。

【００６８】次に説明をより簡単かつ、具体的にするた
めに生成多項式G(X)を G(X) = 1 + X^-6 + X^-7 とする。このときのデスクランブルを行う構成を図６に
示す。図６において、61は初期値設定端子、62はデータ
入力端子、63はクロック入力端子、64は８ビットパラレ
ルラッチ、66はmod2加算器、67はデータ出力端子であ
る。各８ビットパラレルの出力端子のそれぞれにおける
データは以下のようになる。

【００６９】Do(0) = Ds(7) × G(X) = Ds(7) + Ds(1) + Ds(0) = do0 Do(1) = Ds(8) × G(X) = Ds(8) + Ds(2) + Ds(1) = do1 Do(2) = Ds(9) × G(X) = Ds(9) + Ds(3) + Ds(2) = do2 Do(3) = Ds(10) × G(X) = Ds(10) + Ds(4) + Ds(3) = do3 Do(4) = Ds(11) × G(X) = Ds(11) + Ds(5) + Ds(4) = do4 Do(5) = Ds(12) × G(X) = Ds(12) + Ds(6) + Ds(5) = do5 Do(6) = Ds(13) × G(X) = Ds(13) + Ds(7) + Ds(6) = do6 Do(7) = Ds(14) × Ｇ（Ｘ） ＝ Ｄｓ（１４） ＋ Ｄｓ（８） ＋ Ｄｓ（７）
＝ ｄｏ７ デスクランブルされるデータとして、次の１バイトデー
タを入力する場合には、８ビットパラレルのまま入力を
行い、同様の演算を行えばよい。以下、データがＬ バ
イトであればこれらの演算をＬ回分繰り返せばよい。

【００７０】このような本実施の形態３によるデスクラ
ンブル方法，及びデスクランブル装置によれば、従来の
デスクランブル方法，及びデスクランブル装置により得
られる８回のシフト分のシリアル出力に相当するパラレ
ル出力をそれぞれ演算する排他的論理和回路（mod2加算
器）を設けるようにしたので、８ビットを単位として入
力データにデスクランブルをかけることができ、スクラ
ンブルがとかれた出力データとしてバイト形式のものが
得られるので、従来のもののようにバイナリ形式で得ら
れるデスクランブルデータに対しその都度シリアル−パ
ラレル変換を行ってバイトデータに変換する手間をなく
すことができる。

【００７１】また、パラレルのままデータをシフトさせ
る構造であるので、装置を同期回路として簡単に構築で
き、回路動作のクロックを単一にできる効果がある。

【００７２】なお、この実施の形態３ではバイト単位の
データに対しデスクランブルを行うものを示したが、同
様の方法，装置により任意の複数ビットに対し一括して
デスクランブルを行うことも可能である。

【００７３】実施の形態４．次に実施の形態４について
説明する。実施の形態４はバイナリ形式でスクランブル
を行うスクランブル装置で、スクランブルをかける情報
データを８ビットパラレルで入力し、８ビットパラレル
で出力するスクランブル装置に関するものである。図７
は本実施の形態４によるスクランブル装置の一例であ
り、説明をより簡単かつ具体的にするために、生成多項
式G(X)を G(X) = 1 + X^-4 + X^-9 とする。図７において、71は初期設定値端子、72はビッ
トクロック入力端子、73はシリアルシフトレジスタ、74
はデータ入力端子、75は排他的論理和回路ブロック、76
はバイトクロック入力端子、77は８ビットラッチ、78は
スクランブルデータ出力端子、79はパラレルシリアル変
換回路である。

【００７４】はじめに、初期値設定端子71よりシリアル
シフトレジスタ73に初期値が設定される。次に、データ
入力端子74よりスクランブルされる情報データが８ビッ
トずつパラレルに入力される。８ビット入力されるごと
に、シリアルシフトレジスタ73へ入力するデータはパラ
レルシリアル変換回路79によりシリアルデータに変換さ
れ、シリアルシフトレジスタ73はこの変換されたデータ
を入力しながらこれを８ビット分シフトする。上述の生
成多項式より、シリアルシフトレジスタ73は９段の構成
となる。８ビットラッチ77のそれぞれのビットds0 〜ds
7 とシリアルシフトレジスタ73の各レジスタの値とデー
タdn〜dn-7との間の関係式は、 ds7 = R-4(0) + R-9(0) + dn ds6 = R-4(1) + R-9(1) + dn-1 ds5 = R-4(2) + R-9(2) + dn-2 ds4 = R-4(3) + R-9(3) + dn-3 ds3 = R-4(4) + R-9(4) + dn-4 ds2 = R-4(5) + R-9(5) + dn-5 ds1 = R-4(6) + R-9(6) + dn-6 ds0 = R-4(7) + R-9(7) + dn-7 となる。なおここでR-k(i)のi はデータのシフトの回数
を示す。スクランブルがかけられたデータは、８ビット
ラッチ77に格納される。出力タイミングと同期したバイ
トクロックがクロック入力端子76より入力され、このク
ロックのタイミングでデータは８ビットラッチ77からス
クランブルデータ出力端子78に出力される。上記のよう
にして、バイナリ形式でスクランブルされたデータを、
バイト形式８ビットパラレルで情報データを入力し、バ
イト形式８ビットパラレルでスクランブルされたデータ
として出力することができる装置が実現できる。

【００７５】このような本実施の形態４によるスクラン
ブル方法，及びスクランブル装置によれば、従来のスク
ランブル方法，及びスクランブル装置により得られる８
回のシフト分のシリアル出力に相当する出力をそれぞれ
演算する排他的論理和回路(mod2 加算器) を設けるよう
にしたので、８ビットを単位として入力データにスクラ
ンブルをかけることができ、スクランブルがかけられた
出力データとしてバイト形式のものが得られるので、従
来のもののようにバイナリ形式で得られるスクランブル
データに対しその都度シリアル−パラレル変換を行って
バイトデータに変換する手間をなくすことができる。

【００７６】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は、装置を同期回路として簡単に構築でき、回路動作の
クロックを単一にできる効果がある。

【００７７】なお、この実施の形態４ではバイト単位の
データに対しスクランブルを行うものを示したが、同様
の方法，装置により任意の複数ビットに対し一括してス
クランブルを行うことも可能である。

【００７８】実施の形態５．次に実施の形態５について
説明する。実施の形態５はバイナリ形式でスクランブル
がかけられた情報データを８ビットパラレルで入力し、
これにデスクランブルを施し、８ビットパラレルで情報
データを出力するデスクランブル装置に関するものであ
る。図８は本実施の形態５によるデスクランブル装置の
一例であり、説明をより簡単かつ具体的にするために、
生成多項式G(X)を G(X) = 1 + X ^-4 + X^-9 とする。図８において、81は初期値設定端子、82はクロ
ック入力端子、83はスクランブルデータ入力端子、84は
８ビットパラレルシフトレジスタ、85は排他的論理和回
路ブロック、86はデスクランブルデータ出力端子であ
る。

【００７９】はじめに、初期値設定端子81より８ビット
パラレルシフトレジスタ84に初期値が入力される。次
に、スクランブルデータ入力端子83よりデスクランブル
されるデータが８ビットずつパラレルに入力される。入
力された情報データは、８ビットパラレルシフトレジス
タ84に入力される。そして、クロック入力端子82から入
力されるクロックと同期してシフトされ、排他論理和回
路ブロック85をとおってデスクランブルデータ出力端子
86よりスクランブルがとかれたデータがパラレルに出力
される。上述の生成多項式より、８ビットパラレルシフ
トレジスタ84は３段の構成となる。ここで図８に示すよ
うに、デスクランブルデータ出力端子86のそれぞれのビ
ットと８ビットパラレルシフトレジスタ84の各レジスタ
との間の関係式は do0 = Ds(9) + Ds(5) + Ds(0) do1 = Ds(10) + Ds(6) + Ds(1) do2 = Ds(11) + Ds(7) + Ds(2) do3 = Ds(12) + Ds(8) + Ds(3) do4 = Ds(13) + Ds(9) + Ds(4) do5 = Ds(14) + Ds(10) + Ds(5) do6 = Ds(15) + Ds(11) + Ds(6) do7 = Ds(16) + Ds(12) + Ds(7) となる。上記のようにして、バイナリ形式でスクランブ
ルされたデータを、バイト形式８ビットパラレルで入力
し、これに対しバイト形式８ビットパラレルでデスクラ
ンブルを行ない、スクランブルがとかれたデータを出力
することができる装置を実現することができる。

【００８０】このような本実施の形態５によるデスクラ
ンブル方法，及びデスクランブル装置によれば、従来の
デスクランブル方法，及びデスクランブル装置により得
られる８回のシフト分のシリアル出力に相当する出力を
それぞれ演算する排他的論理和回路ブロックを設けるよ
うにしたので、８ビットを単位として入力データにデス
クランブルをかけることができ、デスクランブルがかけ
られた出力データとしてバイト形式のものが得られるの
で、従来のもののようにバイナリ形式で得られるスクラ
ンブルデータに対しその都度シリアル−パラレル変換を
行ってバイトデータに変換する手間をなくすことができ
る。

【００８１】また、パラレルのままデータをシフトさせ
る構造であるので、装置を同期回路として簡単に構築で
き、回路動作のクロックを単一にできるとともに、デー
タをシリアル形式でシフトしていないため、レジスタの
数が少なくて済み、排他的論理和回路の個数も実施の形
態２では論理式の種類によっては多いが、本実施の形態
５では、少なくて済み、回路規模が極小で済む効果があ
る。

【００８２】なお、この実施の形態５ではバイト単位の
データに対しデスクランブルを行うものを示したが、同
様の方法，装置により任意の複数ビットに対し一括して
デスクランブルを行うことも可能である。

【００８３】実施の形態６．次に実施の形態６について
説明する。実施の形態６はバイナリ形式でスクランブル
された情報データをバイナリ形式シリアルで入力し、デ
スクランブルを施し、８ビットパラレルで情報データを
出力するデスクランブル装置に関するものである。図９
は本実施の形態６によるデスクランブル装置の一例であ
り、説明をより簡単かつ具体的にするために、生成多項
式G(X)を G(X) = 1 + X^-6 + X^-7 とする。図９において、91は初期値設定端子、92はビッ
トクロック入力端子、93はシリアルシフトレジスタ、94
はデータ入力端子、95は排他的論理和回路ブロック、96
はバイトクロック入力端子、97は８ビットラッチ、98は
デスクランブルデータ出力端子、Ｓ１はスイッチであ
る。

【００８４】はじめに、スイッチＳ１を初期値設定端子
91側に接続することにより、初期値設定端子91より初期
値がシリアルシフトレジスタ93に入力される。次に、ス
クランブルデータ入力端子94よりデスクランブルされる
データが、ビットクロック入力端子92から入力されるビ
ットクロックと同期して, バイナリ形式シリアルで入力
される。

【００８５】データが入力されるごとに、シリアルシフ
トレジスタ93は、シフトされる。上述の生成多項式より
シリアルシフトレジスタ93は7 段の構成となる。8 ビッ
トラッチ97のそれぞれのビットdo0 〜do7 と、シリアル
シフトレジスタ93の各レジスタの値と、入力されるデー
タdn〜dn-7との間の関係式は do7 = R-6(0) + R-7(0) + dn do6 = R-6(1) + R-7(1) + dn-1 do5 = R-6(2) + R-7(2) + dn-2 do4 = R-6(3) + R-7(3) + dn-3 do3 = R-6(4) + R-7(4) + dn-4 do2 = R-6(5) + R-7(5) + dn-5 do1 = R-6(6) + R-7(6) + dn-6 do0 = R-6(7) + R-7(7) + dn-7 となる。スクランブルがとかれたデータは、８ビットラ
ッチ97に格納される。出力タイミングと同期したバイト
クロックがクロック入力端子96より入力され、このクロ
ックのタイミングでデータはスクランブルデータ出力端
子98に出力される。

【００８６】次に、スイッチＳ１を排他的論理和回路ブ
ロック95の側に接続することにより、これらのdo7 〜do
0 を次のシリアルシフトレジスタ93の各レジスタの初期
値として入力し、以下、上述のような動作を行うことに
より、次にスクランブルデータ入力端子94より入力され
るデータがデスクランブルされる。

【００８７】上記のようにして、バイナリ形式でスクラ
ンブルされたデータをバイナリ形式シリアルで入力し、
バイト形式８ビットパラレルでデスクランブルされたデ
ータを出力することができる装置が実現できる。

【００８８】このような本実施の形態６によるスクラン
ブル方法，及びスクランブル装置によれば、従来のデス
クランブル方法，及びデスクランブル装置により得られ
る８回のシフト分のシリアル出力をそれぞれ演算する排
他的論理和回路ブロックを設けるようにしたので、シリ
アルで入力される入力データに８ビットを単位としてデ
スクランブルをかけることができ、スクランブルがとか
れた出力データとしてバイト形式のものが得られるの
で、従来のもののようにバイナリ形式で得られるデスク
ランブルデータに対しその都度シリアル−パラレル変換
を行ってバイトデータに変換する手間をなくすことがで
き、シリアル，パラレル変換回路を用いることなしに、
シリアルデータを入力すると、パラレルでデスクランブ
ルされたデータが得られる効果がある。

【００８９】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は、同一のクロックで動作させることができるので、装
置を同期回路として簡単に構築できる効果がある。

【００９０】なお、この実施の形態６ではバイト単位の
データに対しデスクランブルを行うものを示したが、同
様の方法，装置により任意の複数ビットに対し一括して
デスクランブルを行うことも可能である。

【００９１】実施の形態７．次に実施の形態７について
説明する。実施の形態７はバイナリ形式でスクランブル
を行うスクランブル装置で、スクランブルをかける情報
データをバイナリ形式シリアルで入力し、出力に関して
は８ビットパラレルで行うスクランブル装置に関するも
のである。図１０は本実施の形態７によるスクランブル
装置の一例であり、説明をより簡単かつ具体的にするた
めに、生成多項式G(X)を G(X) = 1 + X^-4 + X^-9 とする。図１０において、101 は初期値設定端子、102
はビットクロック入力端子、103 はシリアルシフトレジ
スタ、104 はデータ入力端子、105 は排他的論理和回路
ブロック、106 はバイトクロック入力端子、107 は８ビ
ットラッチ、108はスクランブルデータ出力端子、Ｓ１
はスイッチである。

【００９２】はじめに、スイッチＳ１を初期値設定端子
101 の側に接続することにより、初期値設定端子101 よ
り初期値がシリアルシフトレジスタ103 に入力される。
次に、データ入力端子103 よりスクランブルされるデー
タが、ビットクロック入力端子102 から８ビットラッチ
107 に入力されるビットクロックと同期して, バイナリ
形式シリアルで入力される。データが入力されるごと
に、シリアルシフトレジスタ103 はシフトされる。上述
の生成多項式より、シリアルシフトレジスタ103は9 段
の構成となる。ここで、８ビットラッチ107 のそれぞれ
のビットds0 〜ds7 と、シリアルシフトレジスタ104 の
各レジスタと、入力されるデータdn〜dn-7との間の関係
式は ds7 = R-4(0) + R-9(0) + dn ds6 = R-4(1) + R-9(1) + dn-1 ds5 = R-4(2) + R-9(2) + dn-2 ds4 = R-4(3) + R-9(3) + dn-3 ds3 = R-4(4) + R-9(4) + dn-4 ds2 = R-4(5) + R-9(5) + dn-5 ds1 = R-4(6) + R-9(6) + dn-6 ds0 = R-4(7) + R-9(7) + dn-7 となる。スクランブルがかけられたデータは、８ビット
ラッチ107 に格納される。出力タイミングと同期したバ
イトクロックがクロック入力端子106 より入力され、こ
のクロックのタイミングでデータはスクランブルデータ
出力端子108 にパラレルに出力される。

【００９３】次に、スイッチＳ１を排他的論理和回路ブ
ロック105 の側に接続することにより、これらのds7 〜
ds0 を次のシリアルシフトレジスタ103 の各レジスタの
初期値として入力し、以下、上述のような動作を行うこ
とにより、次にスクランブルデータ入力端子94より入力
されるデータがデスクランブルされる。

【００９４】上記のようにして、バイナリ形式のスクラ
ンブルを、バイナリ形式シリアルで情報データを入力
し、バイト形式８ビットパラレルでスクランブルされた
データを出力することができる装置が実現できる。

【００９５】このような本実施の形態７によるスクラン
ブル方法，及びスクランブル装置によれば、従来のスク
ランブル方法，及びスクランブル装置により得られる８
回のシフト分のシリアル出力をそれぞれ演算する排他的
論理和回路ブロックを設けるようにしたので、８ビット
を単位として入力データにスクランブルをかけることが
でき、スクランブルがかかった出力データとしてバイト
形式のものが得られるので、従来のもののようにバイナ
リ形式で得られるスクランブルデータに対しその都度シ
リアル−パラレル変換を行ってバイトデータに変換する
手間をなくすことができ、シリアル，パラレル変換回路
を設けることなくシリアルデータを入力すると、パラレ
ルでスクランブルされたデータが得られる。

【００９６】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は、同一のクロックで動作させることができるので、装
置を同期回路として簡単に構築できる効果がある。

【００９７】なお、この実施の形態７ではバイト単位の
データに対しスクランブルを行うものを示したが、同様
の方法，装置により任意の複数ビットに対し一括してス
クランブルを行うことも可能である。

【００９８】実施の形態８．次に実施の形態８について
説明する。実施の形態８はバイナリ形式でスクランブル
された情報データを８ビットパラレルで入力し、デスク
ランブルを施し、バイナリ形式シリアルで情報データを
出力するデスクランブル装置に関するものである。図１
１は本実施の形態８によるデスクランブル装置の一例で
あり、説明をより簡単かつ具体的にするために、生成多
項式G(X)を G(X) = 1 + X^-4 + X^-9 とする。図１１において、111 は初期値設定端子、112
はバイトクロック入力端子、113 はスクランブルデータ
入力端子、114 は８ビットパラレルシフトレジスタ、11
5 は排他的論理和回路ブロック、116 はデスクランブル
データ出力端子、117 はパラレルシリアル変換レジス
タ、118 はビットクロック入力端子である。

【００９９】はじめに、初期値設定端子111 より初期値
が８ビットパラレルシフトレジスタ114 に入力される。
次に、スクランブルデータ入力端子113 よりデスクラン
ブルされるデータが８ビットずつパラレルに入力され
る。入力された情報データは、８ビットシリアルシフト
レジスタ114 に入力される。そして、クロック入力端子
112 から入力されるバイトクロックと同期してシフトさ
れ、排他的論理和回路ブロック115 をとおってパラレル
シリアル変換レジスタ117 に格納される。そして、ビッ
トクロック入力端子118 から入力されるビットクロック
と同期して、デスクランブルデータ出力端子116 よりス
クランブルがとかれたデータがバイナリ形式シリアルで
出力される。上述の生成多項式より、８ビットシリアル
シフトレジスタ114 は3 段の構成となる。ここで、パラ
レルシリアル変換レジスタ117 のそれぞれのビットと、
８ビットパラレルシフトレジスタ114 の各レジスタとの
間の関係式は、 do0 = Ds(9) + Ds(5) + Ds(0) do1 = Ds(10) + Ds(6) + Ds(1) do2 = Ds(11) + Ds(7) + Ds(2) do3 = Ds(12) + Ds(8) + Ds(3) do4 = Ds(13) + Ds(9) + Ds(4) do5 = Ds(14) + Ds(10) + Ds(5) do6 = Ds(15) + Ds(11) + Ds(6) do7 = Ds(16) + Ds(12) + Ds(7) となる。上記のようにして、バイナリ形式でスクランブ
ルされたデータを、バイト形式８ビットパラレルで入力
し、バイナリ形式シリアルでスクランブルがとかれたデ
ータを出力することができる装置を実現することができ
る。

【０１００】このような本実施の形態８によるデスクラ
ンブル方法，及びデスクランブル装置によれば、従来の
デスクランブル方法，及びデスクランブル装置により得
られる８回のシフト分のシリアル出力をそれぞれ演算す
る排他的論理和回路ブロックを設けるようにしたので、
８ビットを単位として入力データにスクランブルをかけ
ることができ、これをシリアルに変換してスクランブル
がかかった出力データとしてバイナリ形式のものが得ら
れるようにしたので、パラレルの入力データをシリアル
に変換したのちにデスクランブルを行う従来の装置が、
９段のレジスタが必要で９回のクロックを必要としてい
たのに対し、レジスタの段数が３段で済み、デスクラン
ブル処理の遅延等が少なくて済む効果がある。

【０１０１】なお、この実施の形態８ではバイト単位の
データに対しデスクランブルを行うものを示したが、同
様の方法，装置により任意の複数ビットに対し一括して
デスクランブルを行うことも可能である。

【０１０２】実施の形態９．次に実施の形態９につい
て、図面を参照しながら説明する。図１２は本発明の実
施の形態９におけるバイナリ形式のスクランブルをバイ
ト単位パラレルで行うスクランブル装置を示すもので、
（表５）は図１２の動作状態を示したものである。図１
２において、121 は初期値設定端子、122 はクロック入
力端子、123 はデータ入力端子、124 はレジスタ、125
は係数器、126 はmod2加算器、127 は論理回路ブロッ
ク、128 はスクランブルデータ出力端子である。

【０１０３】

【表５】

【０１０４】まず、本方式のスクランブル方法について
説明し、次にバイナリデータ用のスクランブル方法に変
換するための原理について説明する。説明に先だって、
以下のように各データを多項式化し定義する。 情報多項式：D(X) = dnXⁿ + dn-1X ^n-1 +dn-2X^n-2 + ‥‥+d2X² + d1X + d0 生成多項式：G(X) = 1 + g1X¹ + g2 X² ‥‥+ gm-2 X^m-2 + gm-1 X^m-1 + X^m バイナリデータの入力に先だって、初期値設定端子121
で各レジスタ124 は０あるいは１に初期値が設定され
る。次に、データ入力端子123 から情報データがバイナ
リデータのままパラレルで入力され、クロック入力端子
122 のデータに同期したクロックで、情報データのビッ
ト数と同数分各レジスタ124 内のデータはシフトさせら
れる。この間、情報データは図１２の最右段のレジスタ
の出力と排他的論路和をとり、出力端子128 からスクラ
ンブルがかかった状態でパラレルに取り出される。

【０１０５】本実施の形態９では情報データをバイト単
位で扱うために、８ビットごとにパラレルで入力を行
う。８ビット入力される毎に、各ラッチは８回シフトし
た結果を求める。そのために、各シフト毎のラッチ出力
を（表５）のように、上位側よりRm-1(i) 〜R0(i) とす
る。また、各ラッチには、初期値設定端子により、演算
開始前に初期値として０か１をプリセットできるものと
して、その初期値を上位側よりNm-1〜N0とする。ここで
i はシフトの回数を表している。シリアルの状態ではデ
ータはdn、dn-1、dn-2の順に入力されるとすると、入力
データと出力データの関係が ds(0)=R0(0)+dn ds(1)=R0(1)+dn-1 ds(2)=R0(2)+dn-2 ...... となることから、８ビットパラレルとした場合、各ラッ
チ出力、入力データ、出力データを ds0=R0(0)+di0 ds1=R0(1)+di1 ds2=R0(2)+di2 ds3=R0(3)+di3 ds4=R0(4)+di4 ds5=R0(5)+di5 ds6=R0(6)+di6 ds7=R0(7)+di7 となる関係を持つように論理回路ブロック127 を構成す
れば、データはこの論理回路ブロック127 を通ってパラ
レル出力端子128 からスクランブルが施された状態で、
８ビットずつバイト形式で出力される。以後、情報デー
タとして、次の１バイトのデータを入力する場合には、
上記のRm-1(8) 〜R0(8) をはじめの初期値Nm-1〜N0とし
て与え同様の演算を行えばよい。

【０１０６】このような本実施の形態９によるスクラン
ブル方法，及びスクランブル装置によれば、初期値をシ
リアルシフトレジスタに入力してシフトするとともに、
その出力に係数を乗じてmod2加算を行ったものをシリア
ルシフトレジスタの入力に帰還し、このシリアルシフト
レジスタの出力とパラレルで入力されるデータとを論理
回路に入力してスクランブルされたデータをパラレルで
得るようにしたので、実施の形態８までのスクランブ
ル，デスクランブルのような自己完結型のものではな
く、別種のスクランブルに関してそのパラレル化を実現
でき、シリアルでデータを扱う従来のもののように、パ
ラレル入力，パラレル出力をしようとすると、一旦シリ
アルに変換してデスクランブルをして、パラレルに戻し
てデータを出力する手間がなく、８ビットパラレルでデ
ータの入出力を行うことができ、回路が簡単になるとと
もに、入出力が同期タイプの回路で構成できる効果があ
る。

【０１０７】なお、この実施の形態９ではバイト単位の
データに対しスクランブルを行うものを示したが、同様
の方法，装置により任意の複数ビットに対し一括してス
クランブルを行うことも可能である。

【０１０８】実施の形態１０．次に実施の形態１０につ
いて説明する。図１３は本発明の実施の形態１０によ
る，実施の形態９のスクランブル方法に対するデスクラ
ンブル方法、即ちバイナリ形式のデスクランブルをバイ
ト単位で行うデスクランブル方法を示すものである。図
１３において、131 は初期値設定端子、132 はクロック
入力端子、133 はスクランブルデータ入力端子、134 は
レジスタ、135 は係数器、136 はmod2加算器、137 は論
理回路ブロック、138 はデスクランブルデータ出力端子
である。

【０１０９】その動作については、実施の形態９のスク
ランブルの動作に対し、ちょうど逆の動作となるデスク
ランブルを行うもので、実施の形態９の形態でスクラン
ブルが実行されたデータを８ビットパラレルで入力し、
スクランブルが解除されたデータが８ビットパラレルで
出力されるものである。

【０１１０】このような本実施の形態１０によるスクラ
ンブル方法，及びスクランブル装置によれば、初期値を
シリアルシフトレジスタに入力してシフトするととも
に、その出力に係数を乗じてmod2加算を行ったものをシ
リアルシフトレジスタの入力に帰還し、このシリアルシ
フトレジスタの出力とパラレルで入力されるスクランブ
ルされたデータとを論理回路ブロックに入力してスクラ
ンブルがとかれたデータをパラレルで得るようにしたの
で、実施の形態８までのスクランブル，デスクランブル
のような自己完結型のものではなく、別種のデスクラン
ブルに関してそのパラレル化を実現でき、シリアルでデ
ータを扱う従来のもののように、パラレル入力，パラレ
ル出力をしようとすると、一旦シリアルに変換してデス
クランブルをして、パラレルに戻してデータを出力する
手間がなく、８ビットパラレルでデータの入出力を行う
ことができ、回路が簡単になるとともに、８ビットパラ
レルでデータの入出力を行うことができ、入出力が同期
タイプの回路で構成できる効果がある。また、実施の形
態９のスクランブル装置と同様の構成でデスクランブル
装置が得られる効果がある。

【０１１１】なお、この実施の形態１０ではバイト単位
のデータに対しデスクランブルを行うものを示したが、
同様の方法，装置により任意の複数ビットに対し一括し
てデスクランブルを行うことも可能である。

【０１１２】実施の形態１１．次に実施の形態１１につ
いて説明する。実施の形態１１はバイナリ形式でスクラ
ンブルを行うスクランブル装置で、スクランブルをかけ
る情報データを８ビットパラレルで入力し、８ビットパ
ラレルでスクランブルされたデータを出力するスクラン
ブル装置に関するものである。図１４は本実施の形態１
１によるスクランブル装置の一例であり、説明を簡単か
つ具体的にするために、生成多項式G(X)を G(X) = X⁷ + X ⁶ + 1 とする。図１４において、141 は初期値設定端子、142
はビットクロック入力端子、143 はシリアルシフトレジ
スタ、144 はデータ入力端子、145 はmod2加算器、146
はスクランブルデータ出力端子、147 はバイトクロック
入力端子、148 は８ビットラッチである。

【０１１３】はじめに、初期値設定端子141 よりシリア
ルシフトレジスタ143 に初期値が設定される。次に、デ
ータ入力端子144 よりスクランブルされる情報データが
８ビットごとにパラレル入力される。情報データが８ビ
ット入力されるごとに、ビットクロック入力端子142 よ
り入力されるビットクロックにより、シリアルシフトレ
ジスタ143 は８回シフトを行う。８回シフトの後mod2加
算器145 により入力データのそれぞれのビットと各レジ
スタ出力が加算され、８ビット入力ラッチ148に格納さ
れる。格納後、バイトクロック入力端子147 より入力さ
れるバイトクロックによりスクランブルされたデータが
所定の時間にパラレルに出力される。こうすることによ
り、バイナリ形式で行うスクランブルを、バイト形式８
ビットパラレルで情報データを入力し、バイト形式８ビ
ットパラレルでスクランブルされたデータとして出力す
ることにより行う装置を実現することができる。なお、
シリアルシフトレジスタ143 は上述の生成多項式より７
段の構成となる。

【０１１４】このような本実施の形態１１によるスクラ
ンブル方法，及びスクランブル装置によれば、初期値を
シリアルシフトレジスタに入力してシフトするととも
に、その出力にmod2加算を行ったものをシリアルシフト
レジスタの入力に帰還し、このシリアルシフトレジスタ
の出力とパラレルで入力されるデータとを排他的論理和
回路に入力してスクランブルされたデータをパラレルで
得るようにしたので、実施の形態８までのスクランブ
ル，デスクランブルのような自己完結型のものではな
く、別種のスクランブルに関してそのパラレル化を実現
でき、シリアルでデータを扱う従来のもののように、パ
ラレル入力，パラレル出力をしようとすると、一旦シリ
アルに変換してデスクランブルをして、パラレルに戻し
てデータを出力する手間がなく、８ビットパラレルでデ
ータの入出力を行うことができ、回路が簡単になるとと
もに、入出力が同期タイプの回路で構成できる効果があ
る。

【０１１５】なお、この実施の形態１１ではバイト単位
のデータに対しスクランブルを行うものを示したが、同
様の方法，装置により任意の複数ビットに対し一括して
スクランブルを行うことも可能である。

【０１１６】実施の形態１２．次に実施の形態１２につ
いて説明する。実施の形態１２はバイナリ形式でスクラ
ンブルされたデータが、８ビットパラレルで入力され、
これに対しデスクランブルを施し、８ビットパラレルで
データを出力する、デスクランブル装置に関するもので
ある。図１５は本実施の形態１２によるデスクランブル
装置の一例であり、生成多項式を G(X) = X⁹ + X ⁴ + 1 としたものである。図１５において、151 は初期値設定
端子、152 はビットクロック入力端子、153 はシリアル
シフトレジスタ、154 はスクランブルデータ入力端子、
155 はmod2加算器、156 はデータ出力端子、157 はバイ
トクロック入力端子、158 は８ビットラッチである。

【０１１７】動作については、実施の形態１１のスクラ
ンブルの動作に対し、ちょうど逆となるデスクランブル
の動作を行うもので、実施の形態１１の形態でスクラン
ブルされたデータが８ビットパラレルで入力され、これ
に対し、スクランブルが解除されたデータが、８ビット
パラレルで出力するものである。なお、シリアルシフト
レジスタ153 は上述の生成多項式より９段の構成とな
る。

【０１１８】このような本実施の形態１２によるデスク
ランブル方法，及びデスクランブル装置によれば、初期
値をシリアルシフトレジスタに入力してシフトするとと
もに、その出力にmod2加算を行ったものをシリアルシフ
トレジスタの入力に帰還し、このシリアルシフトレジス
タの出力とパラレルで入力されるスクランブルされたデ
ータとをmod2加算器に入力してデスクランブルされたデ
ータをパラレルで得るようにしたので、実施の形態８ま
でのスクランブル，デスクランブルのような自己完結型
のものではなく、別種のデスクランブルに関してそのパ
ラレル化を実現でき、シリアルでデータを扱う従来のも
ののように、パラレル入力，パラレル出力をしようとす
ると、一旦シリアルに変換してデスクランブルをして、
パラレルに戻してデータを出力する必要がなく、８ビッ
トパラレルでデータの入出力を行うことができ、回路が
簡単になるとともに、入出力が同期タイプの回路で構成
できる効果がある。また、実施の形態１１のスクランブ
ル装置と同様の構成でデスクランブル装置が得られる効
果がある。

【０１１９】なお、この実施の形態１２ではバイト単位
のデータに対しデスクランブルを行うものを示したが、
同様の方法，装置により任意の複数ビットに対し一括し
てデスクランブルを行うことも可能である。

【０１２０】

【発明の効果】以上のように、本願の請求項１の発明に
係るデータスクランブル方法によれば、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式 Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、初期
値設定手段により上記剰余多項式における各係数Ｒ_-m+k
（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここ
で、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+kが
ラッチの値であるとしたとき、該ラッチをｉ回シフトし
たときの値である。）を、０あるいは１に設定し、その
後、情報データをバイト単位のデータとして扱うため
に、上記情報多項式の上位から８ビット分に相当する初
回の入力データｄn 〜ｄn-7 に対し、上記生成多項式で
除算する除算を行って、その剰余多項式の係数， Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、この除算の剰余結果を、次の初期値とみなして、
これらと次の入力データｄn-8 〜ｄn-15との排他的論理
和をとり、これらの操作を入力バイナリデータのバイト
数分繰り返し、その繰り返しを行う各単位での排他的論
理和の結果を、バイト単位で、

【０１２１】

【数１７】

【０１２２】の関係で表したとき、この順次得られるｄ
s(1)〜ｄs(8)を、ｄs7〜ｄs0として一括して取り出すこ
とにより、バイナリ形式のスクランブルをバイト形式で
行うようにしたので、８ビットを単位として入力データ
にスクランブルをかけることができ、スクランブルがか
かった出力データとしてバイト形式のものが得られるの
で、従来のもののようにバイナリ形式で得られるスクラ
ンブルデータに対しその都度シリアル−パラレル変換を
行ってバイトデータに変換する手間をなくすことができ
るスクランブル方法が得られる効果がある。

【０１２３】また、本願の請求項２の発明に係るデータ
デスクランブル方法によれば、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、初
期値設定手段により上記剰余多項式における各係数Ｒ
_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
がラッチの値であるとしたとき、該ラッチをｉ回シフト
したときの値である。）を、０あるいは１に設定し、そ
の後、情報データをバイト単位のデータとして扱うため
に、情報多項式の上位から８ビット分であるｄn 〜ｄn-
7 に対し、生成多項式で乗算する乗算を行い、その際、
その乗算を実現させるために構成されたシフトレジスタ
の各ラッチの係数を、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｄ_n-7 とし、この乗算を実現させるために構成されたシフトレ
ジスタの各ラッチに演算後残されているデータを、次の
初期値とみなして、これらと次の入力データｄn-8 〜ｄ
n-15との排他的論理和をとり、この後者の操作を入力バ
イナリデータのバイト数分繰り返し、その繰り返しを行
う各単位での排他的論理和の結果を、バイト単位で、

【０１２４】

【数１８】

【０１２５】の関係で表したとき、この順次得られるｄ
o(1)〜ｄo(8)を、ｄo7〜ｄo0として一括して取り出すこ
とにより、バイナリ形式のスクランブルされたデータに
対し、バイト形式でデスクランブルを行うようにしたの
で、８ビットを単位として入力データにデスクランブル
をかけることができ、スクランブルがとかれた出力デー
タとしてバイト形式のものが得られるので、従来のもの
のようにバイナリ形式で得られるデスクランブルデータ
に対しその都度シリアル−パラレル変換を行ってバイト
データに変換する必要をなくすことができるデスクラン
ブル方法が得られる効果がある。

【０１２６】また、本願の請求項３の発明に係るデータ
デスクランブル方法によれば、情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、初
期値設定手段により上記剰余多項式における各係数Ｒ
_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
こで、Ｒ_-m+k(i) は剰余多項式における係数Ｒ_-m+kがラ
ッチの値であるとしたとき、該ラッチをｉ回シフトした
ときの値である。）を、０あるいは１に設定し、その
後、情報データをバイト単位のデータとして扱うため
に、８ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1 ｝
段（ここで、In｜数式｜は、数式で求められる値の整数
部分の値とする）で構成してなり、８ビットの各ラッチ
の値と出力端子の出力とが、

【０１２７】

【数１９】

【０１２８】なる関係を有するような排他的論理和演算
を行なう排他的論理和ブロックを構成しｄo 0 〜ｄo 7
を出力することにより、バイナリ形式でスクランブルさ
れたデータをバイト形式８ビットパラレルで入力し、該
入力をデスクランブルしたものをバイト形式８ビットパ
ラレルで出力するようにしたので、８ビットを単位とし
て入力データにデスクランブルをかけることができ、ス
クランブルがとかれた出力データとしてバイト形式のも
のが得られるので、従来のもののようにバイナリ形式で
得られるデスクランブルデータに対しその都度シリアル
−パラレル変換を行ってバイトデータに変換する手間を
なくすことができるデスクランブル方法が得られる効果
がある。

【０１２９】また、本願の請求項４の発明に係るデータ
スクランブル装置によれば、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、初期
値設定手段により上記剰余多項式における各係数Ｒ_-m+k
（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここ
で、Ｒ_-m+k(i) は剰余多項式における係数Ｒ_-m+kがラッ
チの値であるとしたとき、該ラッチをｉ回シフトしたと
きの値である。）を、０あるいは１に設定し、その後、
情報データをバイト単位のデータとして扱うために、情
報多項式の上位から８ビット分であるｄn 〜ｄn-7 に対
し、生成多項式で除算する除算を行って、その剰余多項
式の係数， Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、上記初期値N-m+k と、その初期値N-m+k に８回シ
フトした結果各ラッチが持っている係数をかけ合わせた
ものとの排他的論理和をとり、この排他的論理和の剰余
結果を、次の初期値とみなして、これらと次の入力デー
タｄn-8 〜ｄn-15との排他的論理和をとり、この後者の
操作を入力バイナリデータのバイト数分繰り返し、その
繰り返しを行う各単位での排他的論理和の結果を、バイ
ト単位で、

【０１３０】

【数２０】

【０１３１】の関係で表したとき、この順次得られるｄ
s(1)〜ｄs(8)を、ｄs7〜ｄs0として一括して取り出すこ
とにより、バイナリ形式で入力されたデータを、バイト
形式８ビットパラレルでスクランブルし、該スクランブ
ルしたデータをバイト形式８ビットパラレルで出力する
ようにしたので、８ビットを単位として入力データにス
クランブルをかけることができ、スクランブルがかけら
れた出力データとしてバイト形式のものが得られるの
で、従来のもののようにバイナリ形式で得られるスクラ
ンブルデータに対しその都度シリアル−パラレル変換を
行ってバイトデータに変換する手間をなくすことができ
るスクランブル装置が得られる効果がある。

【０１３２】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
装置を同期回路として簡単に構築でき、回路動作のクロ
ックを単一にできるスクランブル装置が得られる効果が
ある。

【０１３３】また、本願の請求項５の発明に係るデータ
デスクランブル装置によれば、情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、初
期値設定手段により上記剰余多項式における各係数Ｒ
_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
がラッチの値であるとしたとき、該ラッチをｉ回シフト
したときの値である。）を、０あるいは１に設定し、そ
の後、情報データをバイト単位のデータとして扱うため
に、８ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1 ｝
段（ここで、In｜数式｜は、数式で求められる値の整数
部分の値とする）で構成してなり、８ビットの各ラッチ
の値と出力端子の出力とが、

【０１３４】

【数２１】

【０１３５】なる関係を有するような排他的論理和演算
を行ないｄo 0 〜ｄo 7 を出力する排他的論理和ブロッ
クを備えてなり、バイナリ形式でスクランブルされたデ
ータをバイト形式８ビットパラレルで入力し、該入力を
デスクランブルしたものを、バイト形式８ビットパラレ
ルで出力するようにしたので、８ビットを単位として入
力データにデスクランブルをかけることができ、デスク
ランブルがかけられた出力データとしてバイト形式のも
のが得られるので、従来のもののようにバイナリ形式で
得られるスクランブルデータに対しその都度シリアル−
パラレル変換を行ってバイトデータに変換する手間をな
くすことができるデスクランブル装置が得られる効果が
ある。

【０１３６】また、パラレルのままデータをシフトさせ
る構造であるので、装置を同期回路として簡単に構築で
き、回路動作のクロックを単一にできるとともに、デー
タをシフトしていないため、レジスタの数が少なくて済
み、排他的論理和回路の個数も請求項２の発明では論理
式の種類によっては多いが、本発明では、少なくて済
み、回路規模が極小で済むデスクランブル装置が得られ
る効果がある。

【０１３７】また、本願の請求項６の発明に係るデータ
デスクランブル装置によれば、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、バ
イナリ形式シリアルデータ入力端子を備え、初期値設定
手段により上記剰余多項式における各係数Ｒ_-m+k（k=0,
1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここで、Ｒ
_-m+k(i) は剰余多項式におけるＲ_−ｍ＋ｋがラッチの値
であるとしたとき、該ラッチをｉ回シフトしたときの値
である。）を、０あるいは１に設定し、その後、情報デ
ータをバイト単位のデータとして扱うために、情報多項
式の上位から８ビット分であるｄｎ 〜ｄn-7 に対し、
生成多項式で乗算する乗算を行い、その際、その乗算を
実現させるために構成されたシフトレジスタの各ラッチ
の係数を、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
1,…,8, ただしk=m-1, i＝8 の場合を除く) ｄs (8）＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 とし、この乗算を実現させるために構成されたシフトレ
ジスタの各ラッチに演算後残されているデータを、次の
初期値とみなして、これらと次の入力データｄn-8 〜ｄ
n-15との排他的論理和をとり、この後者の操作を入力バ
イナリデータのバイト数分繰り返し、その繰り返しを行
う各単位での排他的論理和の結果を、バイト単位で、

【０１３８】

【数２２】

【０１３９】の関係で表したとき、この順次得られるｄ
o(1)〜ｄo(8)を、ｄo7〜ｄo0として一括して取り出すこ
とにより、バイナリ形式でスクランブルされたデータを
シリアルバイナリ単位で入力し、該入力をデスクランブ
ルしたものを、バイト単位で８ビットパラレルで出力す
るようにしたので、シリアルで入力される入力データに
８ビットを単位としてデスクランブルをかけることがで
き、スクランブルがとかれた出力データとしてバイト形
式のものが得られるので、従来のもののようにバイナリ
形式で得られるデスクランブルデータに対しその都度シ
リアル−パラレル変換を行ってバイトデータに変換する
手間をなくすことができ、シリアル，パラレル変換回路
を用いることなしに、シリアルデータを入力すると、パ
ラレルでデスクランブルされたデータが得られるデスク
ランブル装置を実現できる効果がある。

【０１４０】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は単一のクロックで動作させることができるので、装置
を同期回路として簡単に構築できる効果がある。

【０１４１】また、本願の請求項７の発明に係るデータ
スクランブル装置によれば、情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、バイ
ナリ形式シリアルデータ入力端子を有し、初期値設定手
段により上記剰余多項式における各係数Ｒ_-m+k（k=0,1,
…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（ここで、Ｒ_-m+k
(i) は上記剰余多項式における上記係数Ｒ_-m+kがラッチ
の値であるとしたとき、該ラッチをｉ回シフトしたとき
の値である。）を、０あるいは１に設定し、その後、情
報データをバイト単位のデータとして扱うために、情報
多項式の上位から８ビット分であるｄn 〜ｄn-7 に対
し、生成多項式で割算する除算を行って、その剰余多項
式の係数として、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-2 ） Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、この除算の剰余結果を、次の初期値とみなして、
これらと次の入力データdn-8〜dn-15 との排他的論理和
をとり、この後者の操作を入力バイナリデータのバイト
数分繰り返し、その繰り返しを行う各単位での排他的論
理和の結果を、バイト単位で、

【０１４２】

【数２３】

【０１４３】の関係で表したとき、この順次得られるｄ
s(1)〜ｄs(8)を、ｄs7〜ｄs0としてバイト形式８ビット
パラレルで一括して取り出すことにより、入力データを
シリアルバイナリ単位で入力し、バイト単位でパラレル
にデータの出力を行うようにしたので、８ビットを単位
として入力データにスクランブルをかけることができ、
スクランブルがかかった出力データとしてバイト形式の
ものが得られるので、従来のもののようにバイナリ形式
で得られるスクランブルデータに対しその都度シリアル
−パラレル変換を行ってバイトデータに変換する手間を
なくすことができ、シリアル，パラレル変換回路を設け
ることなくシリアルデータを入力すると、パラレルでス
クランブルされたデータが得られるスクランブル装置を
実現できる効果がある。

【０１４４】また、入力側にシフトレジスタを設け、出
力側に論理回路を設けており、データの入出力に関して
は単一のクロックで動作させることができるので、装置
を同期回路として簡単に構築できる効果がある。

【０１４５】また、本願の請求項８の発明に係るデータ
デスクランブル装置によれば、情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m ここで、ｎは８の整数倍、ｎ＞ｍ、である。

【０１４６】で定義されるデータデスクランブル方法を
行うものであり、初期値設定手段により上記剰余多項式
における各係数Ｒ_-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k
(0) ＝Ｎ_-m+k（ここで、Ｒ_-m+k(i) は上記剰余多項式に
おける係数Ｒ_-m+kがラッチの値であるとしたとき、該ラ
ッチをｉ回シフトしたときの値である。）を、０あるい
は１に設定し、情報データをバイト単位のデータとして
扱うために、８ビットのパラレルラッチ｛In｜(m＋7)/8
｜＋1 ｝段（ここで、In｜数式｜は、数式で求められる
値の整数部分の値とする）を備えてなり、８ビットの各
ラッチの値と出力端子の出力とが、

【０１４７】

【数２４】

【０１４８】なる関係を有するような排他的論理和演算
を行ないｄo 0 〜ｄo 7 を出力する排他的論理和ブロッ
クと、該排他的論理和ブロックによりデスクランブルさ
れたパラレルデータをシリアルデータに変換する８ビッ
トのパラレルシリアル変換手段と、該パラレルシリアル
変換手段によりシリアルビットに変換されたバイナリデ
ータを出力する出力端子とを備え、バイナリ形式でスク
ランブルされたデータをバイト形式８ビットパラレルで
入力し、これをバイト形式８ビットパラレルでデスクラ
ンブルし、シリアルバイナリ単位でデータ出力するよう
にしたので、８ビットを単位として入力データにスクラ
ンブルをかけることができ、これをシリアルに変換して
スクランブルがかかった出力データとしてバイナリ形式
のものが得られるようにしたので、パラレルの入力デー
タをシリアルに変換したのちにデスクランブルを行う従
来の装置が、９段のレジスタが必要で９回のクロックを
必要としていたのに対し、レジスタの段数が３段で済
み、デスクランブル処理の遅延等が少なくて済むデスク
ランブル装置が得られる効果がある。

【０１４９】また、本願の請求項９の発明に係るデータ
スクランブル方法によれば、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら、上記初
期値をシフトし、クロックと同期して入力されるデータ
と最下位のラッチ出力との排他的論理和を出力するデー
タスクランブル方法を行うものであり、情報データをバ
イト単位のデータとして扱うために、８ビットの入力手
段ｄｉ０〜ｄｉ７と、８ビットの出力手段ｄs0〜ｄs7
と、入力の値、各ラッチの値、及び出力の値の関係が、 ｄs ｋ＝Ｒo (7) ＋ｄi ｋ k＝0,1,2,……,7 となるようにし、１バイトのデータを出力するごとに、
上記シフトレジスタ内のデータを８回分シフトし、これ
を繰り返すことにより、スクランブルをバイト単位で行
うようにしたので、請求項８の発明までのスクランブ
ル，デスクランブルのような自己完結型のものではな
く、別種のスクランブルに関してそのパラレル化を実現
でき、シリアルでデータを扱う従来のもののように、パ
ラレル入力，パラレル出力をしようとすると、一旦シリ
アルに変換してデスクランブルをして、パラレルに戻し
てデータを出力する手間がなく、８ビットパラレルでデ
ータの入出力を行うことができ、回路が簡単になるとと
もに、入出力が同期タイプの回路で構成できるスクラン
ブル方法を実現できる効果がある。

【０１５０】また、本願の請求項１０の発明に係るデー
タデスクランブル方法によれば、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら初期値を
シフトして、クロックと同期して入力されるデータと最
下位のラッチ出力との排他的論理和を出力するデータデ
スクランブル方法を行うものであり、スクランブルされ
たデータを、バイト単位のデータとして扱い、８ビット
の入力手段ｄs0〜ｄs7と、８ビットの出力手段ｄo0〜ｄ
o7と、入力、各ラッチの値と出力との関係が、 ｄo ｋ＝Ｒo (k) ＋ｄs ｋ k＝0,1,2,……,7 となるようにし、１バイトのデータを出力するごとに、
シフトレジスタ内のデータを８回分シフトし、これを繰
り返すことにより、デスクランブルをバイト単位で行う
ようにしたので、実施の形態８までのスクランブル，デ
スクランブルのような自己完結型のものではなく、別種
のデスクランブルに関してそのパラレル化を実現でき、
シリアルでデータを扱う従来のもののように、パラレル
入力，パラレル出力をしようとすると、一旦シリアルに
変換してデスクランブルをして、パラレルに戻してデー
タを出力する手間がなく、８ビットパラレルでデータの
入出力を行うことができ、回路が簡単になるとともに、
８ビットパラレルでデータの入出力を行うことができ、
入出力が同期タイプの回路で構成できるデスクランブル
方法が得られる効果がある。

【０１５１】また、請求項９の発明により実現されたス
クランブル方法を実行する装置と同様の構成で、デスク
ランブル方法を実行するデスクランブル装置が得られる
効果がある。

【０１５２】本願の請求項１１の発明に係るデータスク
ランブル装置によれば、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら初期値を
シフトして、クロックと同期して入力されるデータと最
下位のラッチ出力との排他的論理和を出力するスクラン
ブルを行うものであり、情報データをバイト単位のデー
タとして扱うために、８ビットの入力手段ｄs0〜ｄs7
と、８ビットの出力手段ｄo0〜ｄo7と、入力、各ラッチ
の値と出力との関係が、 ｄs ｋ＝Ｒo (k) ＋ｄi ｋ k＝0,1,2,……，７ となる排他的論理和回路ブロックを備え、１バイトのデ
ータを出力するごとに、上記シフトレジスタ内のデータ
を８回分シフトし、これを繰り返すことにより、スクラ
ンブルをかけるデータをバイト単位で８ビットパラレル
で入力し、スクランブルされたデータを８ビットパラレ
ルで出力し、バイト形式のスクランブルを行うようにし
たので、請求項８の発明までのスクランブル，デスクラ
ンブルのような自己完結型のものではなく、別種のスク
ランブルに関してそのパラレル化を実現でき、シリアル
でデータを扱う従来のもののように、パラレル入力，パ
ラレル出力をしようとすると、一旦シリアルに変換して
デスクランブルをして、パラレルに戻してデータを出力
する手間がなく、８ビットパラレルでデータの入出力を
行うことができ、回路が簡単になるとともに、入出力が
同期タイプの回路で構成できるスクランブル装置が得ら
れる効果がある。

【０１５３】また、本願の請求項１２の発明に係るデー
タデスクランブル装置によれば、生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
）と、上記シフトレジスタのｍ個の各レジスタに初期
値を設定する初期値設定手段とを備え、上記初期値を設
定した後、入力されるクロックと同期しながら初期値を
シフトして、クロックと同期して入力されるデータと最
下位のラッチ出力との排他的論理和を出力するデータデ
スクランブルを行うものであり、スクランブルされたデ
ータをバイト単位のデータとして扱うために、８ビット
の入力手段ｄs0〜ｄs7と、８ビットの出力手段ｄo0〜ｄ
o7と、入力、各ラッチの値と出力との関係が、 ｄo ｋ＝Ｒo (k) ＋ｄs ｋ k＝0,1,2,……，７ となる排他的論理和回路ブロックを備え、１バイトのデ
ータを出力するごとに、シフトレジスタ内のデータを８
回分シフトし、これを繰り返すことにより、バイナリ形
式でスクランブルされたデータをバイト単位で８ビット
パラレルで入力し、デスクランブルされたデータを８ビ
ットパラレルで出力し、デスクランブルを行うようにし
たので、実施の形態８までのスクランブル，デスクラン
ブルのような自己完結型のものではなく、別種のデスク
ランブルに関してそのパラレル化を実現でき、シリアル
でデータを扱う従来のもののように、パラレル入力，パ
ラレル出力をしようとすると、一旦シリアルに変換して
デスクランブルをして、パラレルに戻してデータを出力
する必要がなく、８ビットパラレルでデータの入出力を
行うことができ、回路が簡単になるとともに、入出力が
同期タイプの回路で構成できるデスクランブル装置が得
られる効果がある。また、請求項１１の発明によるスク
ランブル装置と同様の構成でデスクランブル装置が得ら
れる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるスクランブル方法
の原理説明図である。

【図２】本発明の実施の形態２によるデスクランブル方
法の原理説明図である。

【図３】本発明の実施の形態３によるデスクランブル方
法の原理説明図である。

【図４】本発明の実施の形態３におけるデスクランブル
方法の原理説明図である。

【図５】本発明の実施の形態３におけるデスクランブル
方法の原理説明図である。

【図６】本発明の実施の形態３におけるデスクランブル
方法であって、生成多項式Ｇ（ｘ）がG(X) = 1 + X^-6 +
X^-7である場合の原理説明図である。

【図７】本発明の実施の形態４によるスクランブル装置
の構成図である。

【図８】本発明の実施の形態５によるデスクランブル装
置の構成図である。

【図９】本発明の実施の形態６によるデスクランブル装
置の構成図である。

【図１０】本発明の実施の形態７によるスクランブル装
置の構成図である。

【図１１】本発明の実施の形態８によるデスクランブル
装置の構成図である。

【図１２】本発明の実施の形態９によるスクランブル方
法の原理を説明する図である。

【図１３】本発明の実施の形態１０によるデスクランブ
ル方法の原理を説明する図である。

【図１４】本発明の実施の形態１１によるスクランブル
装置の構成図である。

【図１５】本発明の実施の形態１２によるデスクランブ
ル装置の構成図である。

【図１６】従来のスクランブル装置及びデスクランブル
装置の構成図である。

【図１７】従来のスクランブル装置及びデスクランブル
装置の構成図である。

【符号の説明】

１１、２１ 初期値設定端子 １２、２２ クロック入力端子 １３、２３ データ入力端子 １４、２４ シリアルデータ出力端子 １５、２５ ラッチ １６、２６ 係数器 １７、２７ mod2加算器 １８、２８ 論理回路ブロック １９、２９ パラレル出力端子 ３１、４１、５１、６１ 初期値設定端子 ３２、４２、５２、６２ データ入力端子 ３３、４３、５３、６３ クロック入力端子 ３４、４４、５４、６４ ８ビットパラレルラッチ ３５、４５、５５、６５ 係数器 ３６、４６、５６、６６ mod2加算器 ３７、４７、５７、６７ データ出力端子 ７１、８１、９１、１０１、１１１、１２１、１３１
初期値設定端子 ７２、９２、１０２、１１８、１２２、１３２ ビット
クロック入力端子 ７３、９３、１０３ シリアルシフトレジスタ ７４、９４、１０４、１２３ データ入力端子 ７５、８５、９５、１０５、１１５ 排他的論理和回路
ブロック ７６、８２、９６、１０６、１１２ バイトクロック入
力端子 ７７、９７、１０７ ８ビットラッチ ７８、１０８、１２８ スクランブルデータ出力端子 ７９、１１７ パラレルシリアル変換回路 ８３、１１３、１３３ スクランブルデータ入力端子 ８４、１１４ ８ビットパラレルシフトレジスタ ８６、９８、１１６、１３８ デスクランブルデータ出
力端子 １２４、１３４ ラッチ １２５、１３５ 係数器 １２６、１３６ mod2加算器 １２７、１３７ 論理回路ブロック １４１、１５１ 初期値設定端子 １４２、１５２ ビットクロック入力端子 １４３、１５３ シリアルシフトレジスタ １４４ データ入力端子 １４５、１５５ mod2加算器 １４６ スクランブルデータ出力端子 １４７、１５７ バイトクロック入力端子 １４８、１５８ ８ビットラッチ １５４ スクランブルデータ入力端子 １５６ デスクランブルデータ出力端子 １６１、１７１ データ入力端子 １６２、１７２ スクランブルデータ入力端子 １６３、１７３ レジスタ １６４、１７４ mod2加算器 １６５、１７５ 初期設定値テーブル １６６、１７６ スクランブルデータ入力端子 １６７、１７７ データ出力端子

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データスクランブル方法であって、 情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
   ＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式 Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
   がラッチの値であるとしたとき、該ラッチをｉ回シフト
   したときの値である。）を、０あるいは１に設定し、 その後、情報データをバイト単位のデータとして扱うた
   めに、上記情報多項式の上位から８ビット分に相当する
   初回の入力データｄn 〜ｄn-7 に対し、上記生成多項式
   で除算する除算を行って、 その剰余多項式の係数， Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
   1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
   Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、 この除算の剰余結果を、次の初期値とみなして、これら
   と次の入力データｄn-8 〜ｄn-15との排他的論理和をと
   り、 これらの操作を入力バイナリデータのバイト数分繰り返
   し、その繰り返しを行う各単位での排他的論理和の結果
   を、バイト単位で、 【数１】 の関係で表したとき、この順次得られるｄs(1)〜ｄs(8)
   を、ｄs7〜ｄs0として一括して取り出すことにより、バ
   イナリ形式のスクランブルをバイト形式で行うことを特
   徴とするデータスクランブル方法。
2. 【請求項２】 データデスクランブル方法であって、 情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
   ＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
   がラッチの値であるとしたとき、該ラッチをｉ回シフト
   したときの値である。）を、０あるいは１に設定し、 その後、情報データをバイト単位のデータとして扱うた
   めに、情報多項式の上位から８ビット分であるｄn 〜ｄ
   n-7 に対し、生成多項式で乗算する乗算を行い、 その際、その乗算を実現させるために構成されたシフト
   レジスタの各ラッチの係数を、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
   1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｄ_n-7 とし、 この乗算を実現させるために構成されたシフトレジスタ
   の各ラッチに演算後残されているデータを、次の初期値
   とみなして、これらと次の入力データｄn-8 〜ｄn-15と
   の排他的論理和をとり、 この後者の操作を入力バイナリデータのバイト数分繰り
   返し、その繰り返しを行う各単位での排他的論理和の結
   果を、バイト単位で、 【数２】 の関係で表したとき、この順次得られるｄo(1)〜ｄo(8)
   を、ｄo7〜ｄo0として一括して取り出すことにより、バ
   イナリ形式のスクランブルされたデータに対し、バイト
   形式でデスクランブルを行うことを特徴とするデータデ
   スクランブル方法。
3. 【請求項３】 データデスクランブル方法であって、 情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
   Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は剰余多項式における係数Ｒ_-m+kがラ
   ッチの値であるとしたとき、該ラッチをｉ回シフトした
   ときの値である。）を、０あるいは１に設定し、 その後、情報データをバイト単位のデータとして扱うた
   めに、８ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1
   ｝段（ここで、In｜数式｜は、数式で求められる値の
   整数部分の値とする）で構成してなり、８ビットの各ラ
   ッチの値と出力端子の出力とが、 【数３】 なる関係を有するような排他的論理和演算を行なう排他
   的論理和ブロックを構成しｄo 0 〜ｄo 7 を出力するこ
   とにより、バイナリ形式でスクランブルされたデータを
   バイト形式８ビットパラレルで入力し、該入力をデスク
   ランブルしたものをバイト形式８ビットパラレルで出力
   することを特徴とするデータデスクランブル方法。
4. 【請求項４】 データスクランブル装置であって、 情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
   ＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は剰余多項式における係数Ｒ_-m+kがラ
   ッチの値であるとしたとき、該ラッチをｉ回シフトした
   ときの値である。）を、０あるいは１に設定し、 その後、情報データをバイト単位のデータとして扱うた
   めに、情報多項式の上位から８ビット分であるｄn 〜ｄ
   n-7 に対し、生成多項式で除算する除算を行って、 その剰余多項式の係数， Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
   1,…,8, ただしk=m-1, i＝8 の場合を除く) Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
   Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、 上記初期値N-m+k と、その初期値N-m+k に８回シフトし
   た結果各ラッチが持っている係数をかけ合わせたものと
   の排他的論理和をとり、 この排他的論理和の剰余結果を、次の初期値とみなし
   て、これらと次の入力データｄn-8 〜ｄn-15との排他的
   論理和をとり、 この後者の操作を入力バイナリデータのバイト数分繰り
   返し、その繰り返しを行う各単位での排他的論理和の結
   果を、バイト単位で、 【数４】 の関係で表したとき、この順次得られるｄs(1)〜ｄs(8)
   を、ｄs7〜ｄs0として一括して取り出すことにより、バ
   イナリ形式で入力されたデータを、バイト形式８ビット
   パラレルでスクランブルし、該スクランブルしたデータ
   をバイト形式８ビットパラレルで出力することを特徴と
   するデータスクランブル装置。
5. 【請求項５】 データデスクランブル装置であって、 情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
   Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
   がラッチの値であるとしたとき、該ラッチをｉ回シフト
   したときの値である。）を、０あるいは１に設定し、 その後、情報データをバイト単位のデータとして扱うた
   めに、８ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1
   ｝段（ここで、In｜数式｜は、数式で求められる値の
   整数部分の値とする）で構成してなり、８ビットの各ラ
   ッチの値と出力端子の出力とが、 【数５】 なる関係を有するような排他的論理和演算を行ないｄo
   0 〜ｄo 7 を出力する排他的論理和ブロックを備えてな
   り、 バイナリ形式でスクランブルされたデータをバイト形式
   ８ビットパラレルで入力し、該入力をデスクランブルし
   たものを、バイト形式８ビットパラレルで出力すること
   を特徴とするデータデスクランブル装置。
6. 【請求項６】 データデスクランブル装置であって、 情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
   ＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるデスクランブル方法を行うものであり、 バイナリ形式シリアルデータ入力端子を備え、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は剰余多項式におけるＲ_-m+kがラッチ
   の値であるとしたとき、該ラッチをｉ回シフトしたとき
   の値である。）を、０あるいは１に設定し、 その後、情報データをバイト単位のデータとして扱うた
   めに、情報多項式の上位から８ビット分であるｄn 〜ｄ
   n-7 に対し、生成多項式で乗算する乗算を行い、 その際、その乗算を実現させるために構成されたシフト
   レジスタの各ラッチの係数を、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-1, i＝0,
   1,…,8, ただしk=m-1, i＝8 の場合を除く) ｄs (8）＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
   Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 とし、 この乗算を実現させるために構成されたシフトレジスタ
   の各ラッチに演算後残されているデータを、次の初期値
   とみなして、これらと次の入力データｄn-8 〜ｄn-15と
   の排他的論理和をとり、 この後者の操作を入力バイナリデータのバイト数分繰り
   返し、その繰り返しを行う各単位での排他的論理和の結
   果を、バイト単位で、 【数６】 の関係で表したとき、この順次得られるｄo(1)〜ｄo(8)
   を、ｄo7〜ｄo0として一括して取り出すことにより、バ
   イナリ形式でスクランブルされたデータをシリアルバイ
   ナリ単位で入力し、該入力をデスクランブルしたもの
   を、バイト単位で８ビットパラレルで出力することを特
   徴とするデータデスクランブル装置。
7. 【請求項７】 データスクランブル装置であって、 情報多項式， Ｄ(X) ＝ｄ_n Ｘⁿ ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n-2 Ｘ^n-2 ＋……
   ＋ｄ₂ Ｘ² ＋ｄ₁ Ｘ¹ ＋ｄ₀ Ｘ⁰ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m で定義されるスクランブル方法を行うものであり、 バイナリ形式シリアルデータ入力端子を有し、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は上記剰余多項式における上記係数Ｒ
   _-m+kがラッチの値であるとしたとき、該ラッチをｉ回シ
   フトしたときの値である。）を、０あるいは１に設定
   し、 その後、情報データをバイト単位のデータとして扱うた
   めに、情報多項式の上位から８ビット分であるｄn 〜ｄ
   n-7 に対し、生成多項式で割算する除算を行って、 その剰余多項式の係数として、 Ｒ_-m+k(i) ＝Ｒ_-m+k+1(i-1) （k=0,1,…，m-2 ） Ｒ_-1(8) ＝ｇ_-1Ｒ_-1(7) ＋ｇ_-2Ｒ_-2(7) ＋……＋ｇ_-m+1
   Ｒ_-m+1(7) ＋ｇ_-mＲ_-m(7) ＋ｄ_n-7 を得、 この除算の剰余結果を、次の初期値とみなして、これら
   と次の入力データdn-8〜dn-15 との排他的論理和をと
   り、 この後者の操作を入力バイナリデータのバイト数分繰り
   返し、その繰り返しを行う各単位での排他的論理和の結
   果を、バイト単位で、 【数７】 の関係で表したとき、この順次得られるｄs(1)〜ｄs(8)
   を、ｄs7〜ｄs0としてバイト形式８ビットパラレルで一
   括して取り出すことにより、入力データをシリアルバイ
   ナリ単位で入力し、バイト単位でパラレルにデータの出
   力を行うことを特徴とするデータスクランブル装置。
8. 【請求項８】 データデスクランブル装置において、 情報多項式， Ｄ(X) ＝ｄ₀ Ｘ⁰ ＋ｄ₁ Ｘ¹ ＋ｄ₂ Ｘ² ＋……＋ｄ_n-2
   Ｘ^n-2 ＋ｄ_n-1 Ｘ^n-1 ＋ｄ_n Ｘⁿ 生成多項式， Ｇ(X) ＝１＋ｇ_-1Ｘ^-1＋ｇ_-2Ｘ^-2＋……＋ｇ_-m+2Ｘ^-m+2
   ＋ｇ_-m+1Ｘ^-m+1＋ｇ_-mＸ^-m 及び剰余多項式， Ｒ(X) ＝Ｒ_-1Ｘ^-1＋Ｒ_-2Ｘ^-2＋Ｒ_-3Ｘ^-3＋……＋Ｒ_-m+2
   Ｘ^-m+2＋Ｒ_-m+1Ｘ^-m+1＋Ｒ_-mＸ^-m ここで、ｎは８の整数倍、ｎ＞ｍ、である。で定義され
   るデータデスクランブル方法を行うものであり、 初期値設定手段により上記剰余多項式における各係数Ｒ
   _-m+k（k=0,1,…,m-1）の初期値Ｒ_-m+k(0) ＝Ｎ_-m+k（こ
   こで、Ｒ_-m+k(i) は上記剰余多項式における係数Ｒ_-m+k
   がラッチの値であるとしたとき、該ラッチをｉ回シフト
   したときの値である。）を、０あるいは１に設定し、 情報データをバイト単位のデータとして扱うために、８
   ビットのパラレルラッチ｛In｜(m＋7)/8｜＋1 ｝段（こ
   こで、In｜数式｜は、数式で求められる値の整数部分の
   値とする）を備えてなり、 ８ビットの各ラッチの値と出力端子の出力とが、 【数８】 なる関係を有するような排他的論理和演算を行ないｄo
   0 〜ｄo 7 を出力する排他的論理和ブロックと、 該排他的論理和ブロックによりデスクランブルされたパ
   ラレルデータをシリアルデータに変換する８ビットのパ
   ラレルシリアル変換手段と、 該パラレルシリアル変換手段によりシリアルビットに変
   換されたバイナリデータを出力する出力端子とを備え、 バイナリ形式でスクランブルされたデータをバイト形式
   ８ビットパラレルで入力し、これをバイト形式８ビット
   パラレルでデスクランブルし、シリアルバイナリ単位で
   データ出力することを特徴とするデータデスクランブル
   装置。
9. 【請求項９】 データスクランブル方法において、 生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
   ^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
   状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
   ）と、 上記シフトレジスタのｍ個の各レジスタに初期値を設定
   する初期値設定手段とを備え、 上記初期値を設定した後、入力されるクロックと同期し
   ながら、上記初期値をシフトし、クロックと同期して入
   力されるデータと最下位のラッチ出力との排他的論理和
   を出力するデータスクランブル方法を行うものであり、 情報データをバイト単位のデータとして扱うために、８
   ビットの入力手段ｄi0〜ｄi7と、８ビットの出力手段ｄ
   s0〜ｄs7と、入力の値、各ラッチの値、及び出力の値の
   関係が、 ｄs ｋ＝Ｒo (7) ＋ｄi ｋ k＝0,1,2,……,7 となるようにし、１バイトのデータを出力するごとに、
   上記シフトレジスタ内のデータを８回分シフトし、これ
   を繰り返すことにより、スクランブルをバイト単位で行
   うことを特徴とするデータスクランブル方法。
10. 【請求項１０】 データデスクランブル方法であって、 生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
    ^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
    状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
    ）と、 上記シフトレジスタのｍ個の各レジスタに初期値を設定
    する初期値設定手段とを備え、 上記初期値を設定した後、入力されるクロックと同期し
    ながら初期値をシフトして、クロックと同期して入力さ
    れるデータと最下位のラッチ出力との排他的論理和を出
    力し、 スクランブルされたデータを、バイト単位のデータとし
    て扱い、８ビットの入力手段ｄs0〜ｄs7と、８ビットの
    出力手段ｄo0〜ｄo7と、入力、各ラッチの値と出力との
    関係が、 ｄo ｋ＝Ｒo (k) ＋ｄs ｋ k＝0,1,2,……，７ となるようにし、１バイトのデータを出力するごとに、
    シフトレジスタ内のデータを８回分シフトし、これを繰
    り返すことにより、デスクランブルをバイト単位で行う
    ことを特徴とするデータデスクランブル方法。
11. 【請求項１１】 データスクランブル装置であって、 生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
    ^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
    状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
    ）と、 上記シフトレジスタのｍ個の各レジスタに初期値を設定
    する初期値設定手段とを備え、 上記初期値を設定した後、入力されるクロックと同期し
    ながら初期値をシフトして、クロックと同期して入力さ
    れるデータと最下位のラッチ出力との排他的論理和を出
    力するスクランブルを行うものであり、 情報データをバイト単位のデータとして扱うために、８
    ビットの入力手段ｄs0〜ｄs7と、８ビットの出力手段ｄ
    o0〜ｄo7と、入力、各ラッチの値と出力との関係が、 ｄs ｋ＝Ｒo (k) ＋ｄi ｋ k＝0,1,2,……,7 となる排他的論理和回路ブロックを備え、 １バイトのデータを出力するごとに、上記シフトレジス
    タ内のデータを８回分シフトし、 これを繰り返すことにより、スクランブルをかけるデー
    タをバイト単位で８ビットパラレルで入力し、スクラン
    ブルされたデータを８ビットパラレルで出力し、バイト
    形式のスクランブルを行うことを特徴とするデータスク
    ランブル装置。
12. 【請求項１２】 データデスクランブル装置であって、 生成多項式， Ｇ(X) ＝Ｘ^m ＋ｇ_m-1 Ｘ^m-1 ＋ｇ_m-2 Ｘ^m-2 ＋ｇ_m-3 Ｘ
    ^m-3 ＋……＋ｇ₃ Ｘ³ ＋ｇ₂ Ｘ² ＋ｇ₁ Ｘ¹ ＋１ の演算を実現し、複数回の連続演算を可能とするリング
    状の構成をとるｍ段のシフトレジスタRm-j（1 ≦j ≦m
    ）と、 上記シフトレジスタのｍ個の各レジスタに初期値を設定
    する初期値設定手段とを備え、 上記初期値を設定した後、入力されるクロックと同期し
    ながら初期値をシフトして、クロックと同期して入力さ
    れるデータと最下位のラッチ出力との排他的論理和を出
    力し、 スクランブルされたデータをバイト単位のデータとして
    扱うために、８ビットの入力手段ｄs0〜ｄs7と、８ビッ
    トの出力手段ｄo0〜ｄo7と、入力、各ラッチの値と出力
    との関係が、 ｄo ｋ＝Ｒo (k) ＋ｄs ｋ k＝0,1,2,……,7 となる排他的論理和回路ブロックを備え、 １バイトのデータを出力するごとに、シフトレジスタ内
    のデータを８回分シフトし、 これを繰り返すことにより、バイナリ形式でスクランブ
    ルされたデータをバイト単位で８ビットパラレルで入力
    し、デスクランブルされたデータを８ビットパラレルで
    出力し、デスクランブルを行うことを特徴とするデータ
    デスクランブル装置。