JPH0956155A - Ｆｅｔ整流回路 - Google Patents
Ｆｅｔ整流回路Info
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- JPH0956155A JPH0956155A JP21160095A JP21160095A JPH0956155A JP H0956155 A JPH0956155 A JP H0956155A JP 21160095 A JP21160095 A JP 21160095A JP 21160095 A JP21160095 A JP 21160095A JP H0956155 A JPH0956155 A JP H0956155A
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Abstract
(57)【要約】
【課題】従来のＦＥＴ整流回路は、入力電圧の範囲を広
くしたり、負荷に流れる電流が変化すると回路の駆動損
失が増加する。 【解決手段】第１の制御回路１４は、平滑コイル８の巻
き線９の電圧を整流および平滑させ電源電圧として入力
し、トランス１の補助巻線５の電圧を制御電圧として入
力し、この制御電圧の逆電圧をクランプしてコンプリメ
イタリ接続したトランジスタに入力し第１の制御信号を
出力する。整流用ＦＥＴ１０は、この信号によりトラン
ジスタ２のオンのときにオン状態となり整流動作を行
う。第２の制御回路１５は、平滑コイル８の巻き線７の
電圧を整流および平滑させ電源電圧として入力し、平滑
コイル８の巻き線６の電圧を制御電圧として入力し、第
２の制御信号を出力する。整流用ＦＥＴ１１は、この信
号によりトランジスタ２のオンのときにオフ状態とな
り、転流動作を行う。
くしたり、負荷に流れる電流が変化すると回路の駆動損
失が増加する。 【解決手段】第１の制御回路１４は、平滑コイル８の巻
き線９の電圧を整流および平滑させ電源電圧として入力
し、トランス１の補助巻線５の電圧を制御電圧として入
力し、この制御電圧の逆電圧をクランプしてコンプリメ
イタリ接続したトランジスタに入力し第１の制御信号を
出力する。整流用ＦＥＴ１０は、この信号によりトラン
ジスタ２のオンのときにオン状態となり整流動作を行
う。第２の制御回路１５は、平滑コイル８の巻き線７の
電圧を整流および平滑させ電源電圧として入力し、平滑
コイル８の巻き線６の電圧を制御電圧として入力し、第
２の制御信号を出力する。整流用ＦＥＴ１１は、この信
号によりトランジスタ２のオンのときにオフ状態とな
り、転流動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明はＦＥＴ整流回路に関
し、特に整流用素子および転流用素子に絶縁ゲート型電
界効果トランジスタ（以後ＦＥＴと記載）を使用したス
イッチングレギュレータ用のＦＥＴ整流回路に関する。
し、特に整流用素子および転流用素子に絶縁ゲート型電
界効果トランジスタ（以後ＦＥＴと記載）を使用したス
イッチングレギュレータ用のＦＥＴ整流回路に関する。
【０００２】
【従来の技術】従来、この種のＦＥＴ整流回路は、直流
電源を使用することの多い通信装置等に用いられる小型
軽量・高効率な電源であるスイッチィングレギュレータ
に使用され、このレギュレータの入力に設置したトラン
スの１次側に印加される入力電圧をスイッチィングしこ
のスイッチィングに同期して整流および転流する整流回
路として用いられている。
電源を使用することの多い通信装置等に用いられる小型
軽量・高効率な電源であるスイッチィングレギュレータ
に使用され、このレギュレータの入力に設置したトラン
スの１次側に印加される入力電圧をスイッチィングしこ
のスイッチィングに同期して整流および転流する整流回
路として用いられている。
【０００３】図８は、従来のＦＥＴ整流回路の一例を示
す回路図である。
す回路図である。
【０００４】図８を参照すると、トランス５１の１次側
に１次巻線５１ａとこの１次巻線５１ａに直列に接続し
たスイッチィング用のトランジスタ５０を設け、トラン
ス５１の２次側に２次巻線５１ｂと補助巻線５１ｃ，５
１ｄとを設け、補助巻線５１ｃの一端には、直列に抵抗
５２を介して整流用のＦＥＴ５３のゲートを接続し、補
助巻線５１ｄの一端には、直列に抵抗５４を介して、転
流用のＦＥＴ５５のゲートを接続している。補助巻線５
１ｃの他端にはＦＥＴ５３のソースを接続し、ＦＥＴ５
３のドレインには、インダクタンス５６を介して、負荷
５７用の接続端子５７ａを接続している。また、ＦＥＴ
５３のソースとドレインとの間に寄生ダイオード５８が
並列に接続されている。補助巻線５１ｄの他端には、Ｆ
ＥＴ５５のソースを接続し、ＦＥＴ５５のドレインに
は、インダクタンス５６を介して、負荷５７用の接続端
子５７ａを接続している。また、ＦＥＴ５５のソースと
ドレインとの間に寄生ダイオード５９が並列に接続され
ている。ＦＥＴ５５のソース側はさらに負荷５７用の接
続端子５７ｂに接続させ、接続端子５７ａと接続端子５
７ｂとの間には、平滑用のコンデンサ６０を並列に接続
している。このような回路における各部の波形は図１０
に示すようになる。ここで、（ａ）で示すドライブ波形
が出ているとき、整流用のＦＥＴ５３においては、ゲー
トとソースとの間で（ｂ）に示すような波形となり、ソ
ースとドレインとの間では（ｃ）に示すような波形とな
る。また、転流用のＦＥＴ５５においては、ゲートとソ
ースとの間で（ｄ）に示すような波形となり、ソースと
ドレインとの間では（ｅ）に示すような波形となる。
に１次巻線５１ａとこの１次巻線５１ａに直列に接続し
たスイッチィング用のトランジスタ５０を設け、トラン
ス５１の２次側に２次巻線５１ｂと補助巻線５１ｃ，５
１ｄとを設け、補助巻線５１ｃの一端には、直列に抵抗
５２を介して整流用のＦＥＴ５３のゲートを接続し、補
助巻線５１ｄの一端には、直列に抵抗５４を介して、転
流用のＦＥＴ５５のゲートを接続している。補助巻線５
１ｃの他端にはＦＥＴ５３のソースを接続し、ＦＥＴ５
３のドレインには、インダクタンス５６を介して、負荷
５７用の接続端子５７ａを接続している。また、ＦＥＴ
５３のソースとドレインとの間に寄生ダイオード５８が
並列に接続されている。補助巻線５１ｄの他端には、Ｆ
ＥＴ５５のソースを接続し、ＦＥＴ５５のドレインに
は、インダクタンス５６を介して、負荷５７用の接続端
子５７ａを接続している。また、ＦＥＴ５５のソースと
ドレインとの間に寄生ダイオード５９が並列に接続され
ている。ＦＥＴ５５のソース側はさらに負荷５７用の接
続端子５７ｂに接続させ、接続端子５７ａと接続端子５
７ｂとの間には、平滑用のコンデンサ６０を並列に接続
している。このような回路における各部の波形は図１０
に示すようになる。ここで、（ａ）で示すドライブ波形
が出ているとき、整流用のＦＥＴ５３においては、ゲー
トとソースとの間で（ｂ）に示すような波形となり、ソ
ースとドレインとの間では（ｃ）に示すような波形とな
る。また、転流用のＦＥＴ５５においては、ゲートとソ
ースとの間で（ｄ）に示すような波形となり、ソースと
ドレインとの間では（ｅ）に示すような波形となる。
【０００５】従って、前述した従来のＦＥＴ整流回路
は、図１２（ａ）に示すように、ドライブ波形の１パタ
ーンの各期間Ａ，Ｂ，Ｃにおいて、図１２（ｂ），図１
２（ｃ），図１２（ｄ）で示すように構成された回路と
して機能する。また、このＦＥＴ整流回路は前記２次側
の補助巻線５１ｃに発生する正起電力により、整流用の
ＦＥＴ５３をオンにさせ、前記補助巻線５１ｄに発生す
る逆起電力により転流用のＦＥＴ５５をオンにさせる制
御をしているため、前記トランジシタ５０のスイッチン
グがオフの時の零期間（図１２（ａ）のトランジスタオ
フのＢの期間）では補助巻線５１ｃ、５１ｄに起電力が
発生せず、ＦＥＴ５３、５５に寄生されているダイオー
ド５８または５９が整流用素子として機能するため整流
または転流時の電圧降下が大きく、駆動損失が大となり
回路の効率が悪いという問題があった。
は、図１２（ａ）に示すように、ドライブ波形の１パタ
ーンの各期間Ａ，Ｂ，Ｃにおいて、図１２（ｂ），図１
２（ｃ），図１２（ｄ）で示すように構成された回路と
して機能する。また、このＦＥＴ整流回路は前記２次側
の補助巻線５１ｃに発生する正起電力により、整流用の
ＦＥＴ５３をオンにさせ、前記補助巻線５１ｄに発生す
る逆起電力により転流用のＦＥＴ５５をオンにさせる制
御をしているため、前記トランジシタ５０のスイッチン
グがオフの時の零期間（図１２（ａ）のトランジスタオ
フのＢの期間）では補助巻線５１ｃ、５１ｄに起電力が
発生せず、ＦＥＴ５３、５５に寄生されているダイオー
ド５８または５９が整流用素子として機能するため整流
または転流時の電圧降下が大きく、駆動損失が大となり
回路の効率が悪いという問題があった。
【０００６】この問題の解決を図ったものとして特開平
５−１９９７４４号公報に開示されている他の従来のＦ
ＥＴ整流回路がある。
５−１９９７４４号公報に開示されている他の従来のＦ
ＥＴ整流回路がある。
【０００７】この他の従来のＦＥＴ整流回路を示す回路
図である図９を参照すると、このＦＥＴ整流回路は、前
記図８に示す従来のＦＥＴ整流回路にＦＥＴ、ダイオー
ド、コンデンサ、抵抗等をつけ加えている。すなわち、
前記補助巻線５１ｃの一端と前記抵抗５２との間に直列
にダイオード６１と抵抗６７を接続し、この抵抗６７と
抵抗５２との接点にコンデンサ７１の一端を接続し、こ
のコンデンサ７１の他端は、前記補助巻線５１ｃの他端
に接続する。前記整流用のＦＥＴ５３は、前記２次巻線
５１ｂの一端にソースを他端に抵抗６９を介してゲート
をまた前記ＦＥＴ５３のゲートに抵抗７０を介してドレ
インを接続したＦＥＴ６３により駆動され、前記補助巻
線５１ｄの一端と前記抵抗５４との間にダイオード６２
を接続する。前記転流用のＦＥＴ５５は、前記２次巻線
５１ｂの一端にソースを他端に抵抗６８を介してゲート
をまた前記ＦＥＴ５５のゲートにドレインを接続したＦ
ＥＴ６４により駆動される。このような回路における各
部の波形は、図１１に示すようになる。ここで、（ａ）
に示すドライブ波形が出ているとき、整流用のＦＥＴ５
３においては、ゲートとソースとの間で（ｂ）に示すよ
うな波形となり、ソースとドレインとの間では（ｃ）に
示すような波形となる。また、転流用のＦＥＴ５５にお
いては、ゲートとソースとの間で（ｄ）に示すような波
形となり、ソースとドレインとの間では（ｅ）に示すよ
うな波形となる。
図である図９を参照すると、このＦＥＴ整流回路は、前
記図８に示す従来のＦＥＴ整流回路にＦＥＴ、ダイオー
ド、コンデンサ、抵抗等をつけ加えている。すなわち、
前記補助巻線５１ｃの一端と前記抵抗５２との間に直列
にダイオード６１と抵抗６７を接続し、この抵抗６７と
抵抗５２との接点にコンデンサ７１の一端を接続し、こ
のコンデンサ７１の他端は、前記補助巻線５１ｃの他端
に接続する。前記整流用のＦＥＴ５３は、前記２次巻線
５１ｂの一端にソースを他端に抵抗６９を介してゲート
をまた前記ＦＥＴ５３のゲートに抵抗７０を介してドレ
インを接続したＦＥＴ６３により駆動され、前記補助巻
線５１ｄの一端と前記抵抗５４との間にダイオード６２
を接続する。前記転流用のＦＥＴ５５は、前記２次巻線
５１ｂの一端にソースを他端に抵抗６８を介してゲート
をまた前記ＦＥＴ５５のゲートにドレインを接続したＦ
ＥＴ６４により駆動される。このような回路における各
部の波形は、図１１に示すようになる。ここで、（ａ）
に示すドライブ波形が出ているとき、整流用のＦＥＴ５
３においては、ゲートとソースとの間で（ｂ）に示すよ
うな波形となり、ソースとドレインとの間では（ｃ）に
示すような波形となる。また、転流用のＦＥＴ５５にお
いては、ゲートとソースとの間で（ｄ）に示すような波
形となり、ソースとドレインとの間では（ｅ）に示すよ
うな波形となる。
【０００８】従って、前述した他の従来のＦＥＴ整流回
路において、前記整流用のＦＥＴ５３は、補助巻線５１
ｃに発生する正起電力によりコンデンサ７１に平滑、充
電された電圧により、オン状態を保持し、２次巻線５１
ｂに発生する電圧により制御されるＦＥＴ６３の導通に
よりオンからオフになるように制御される。また、前記
転流用ＦＥＴ５５は、補助巻線５１ｄに発生する逆起電
力を平滑した電圧によりオン状態を保持し、２次巻線５
１ｂに発生する電圧により制御されるＦＥＴ６４の導通
によりオンからオフになるように制御される。
路において、前記整流用のＦＥＴ５３は、補助巻線５１
ｃに発生する正起電力によりコンデンサ７１に平滑、充
電された電圧により、オン状態を保持し、２次巻線５１
ｂに発生する電圧により制御されるＦＥＴ６３の導通に
よりオンからオフになるように制御される。また、前記
転流用ＦＥＴ５５は、補助巻線５１ｄに発生する逆起電
力を平滑した電圧によりオン状態を保持し、２次巻線５
１ｂに発生する電圧により制御されるＦＥＴ６４の導通
によりオンからオフになるように制御される。
【０００９】
【発明が解決しようとする課題】前述した他の従来のＦ
ＥＴ整流回路は、前記図１２（ａ）のＢの期間に示す零
期間でも前記ＦＥＴ５５がオンとなるため転流時の電圧
降下が大きくならず駆動損失の悪化がなくなった。しか
し、入力電圧が、例えば、ＤＣ４８Ｖ±２０％等のよう
にＤＣ３８．４Ｖから５７．６Ｖとその電圧の範囲が広
い場合は、前記補助巻線５１ｃ，５１ｄの正起電力の電
圧が大きく変化するためＰｃ＝Ｃ・Ｖ・Ｖ・Ｆ（Ｃ：Ｆ
ＥＴのゲート容量、Ｖ：ＦＥＴのゲート・ソース間電
圧、Ｆ：スイッチング周波数）で表されるＦＥＴ６３、
６４の駆動損失が増加し、さらに、これらのＦＥＴのゲ
ート、ソース間耐圧を超えＦＥＴを破壊する恐れがあ
る。また、前記ＦＥＴ６３の導通により前記整流用ＦＥ
Ｔ５３をオンからオフに制御するときに、前記ＦＥＴ６
３により前記コンデンサ７１をショートするため、回路
の駆動損失が増加する問題がある。
ＥＴ整流回路は、前記図１２（ａ）のＢの期間に示す零
期間でも前記ＦＥＴ５５がオンとなるため転流時の電圧
降下が大きくならず駆動損失の悪化がなくなった。しか
し、入力電圧が、例えば、ＤＣ４８Ｖ±２０％等のよう
にＤＣ３８．４Ｖから５７．６Ｖとその電圧の範囲が広
い場合は、前記補助巻線５１ｃ，５１ｄの正起電力の電
圧が大きく変化するためＰｃ＝Ｃ・Ｖ・Ｖ・Ｆ（Ｃ：Ｆ
ＥＴのゲート容量、Ｖ：ＦＥＴのゲート・ソース間電
圧、Ｆ：スイッチング周波数）で表されるＦＥＴ６３、
６４の駆動損失が増加し、さらに、これらのＦＥＴのゲ
ート、ソース間耐圧を超えＦＥＴを破壊する恐れがあ
る。また、前記ＦＥＴ６３の導通により前記整流用ＦＥ
Ｔ５３をオンからオフに制御するときに、前記ＦＥＴ６
３により前記コンデンサ７１をショートするため、回路
の駆動損失が増加する問題がある。
【００１０】さらに、前記ＦＥＴ６４が前記２次巻線５
１ｂに発生する逆起電力Ｖ（Ｖ＝Ｋ・Ｌ1・Ｉ2 ・Ｃ1・
Ｃ2、ここで、Ｌ1：トランスの１次巻線のインダクタン
ス、Ｉ2：２次巻線１ｂに流れる出力電流、Ｃ1：トラン
スの１次側のキャパシタンス、Ｃ2：トランスの２次側
のキャパシタンス、Ｋ：比例定数）によってオン（ショ
ート）することにより前記転流用ＦＥＴ５５がオンから
オフになるが、前記逆起電力Ｖの波形は前記負荷５７に
流れる電流が変化することによって前記Ｉ2が影響して
変化するために図７に示すように矩型波形がくずれてフ
ライバック波形となり前記ＦＥＴ６４をオフからオンに
するしきい値以上の電圧となる時間がｔ時間遅れること
により前記ＦＥＴ５５がオンからオフになるタイミング
もｔ時間遅れるため回路の駆動損失が増加する問題もあ
る。
１ｂに発生する逆起電力Ｖ（Ｖ＝Ｋ・Ｌ1・Ｉ2 ・Ｃ1・
Ｃ2、ここで、Ｌ1：トランスの１次巻線のインダクタン
ス、Ｉ2：２次巻線１ｂに流れる出力電流、Ｃ1：トラン
スの１次側のキャパシタンス、Ｃ2：トランスの２次側
のキャパシタンス、Ｋ：比例定数）によってオン（ショ
ート）することにより前記転流用ＦＥＴ５５がオンから
オフになるが、前記逆起電力Ｖの波形は前記負荷５７に
流れる電流が変化することによって前記Ｉ2が影響して
変化するために図７に示すように矩型波形がくずれてフ
ライバック波形となり前記ＦＥＴ６４をオフからオンに
するしきい値以上の電圧となる時間がｔ時間遅れること
により前記ＦＥＴ５５がオンからオフになるタイミング
もｔ時間遅れるため回路の駆動損失が増加する問題もあ
る。
【００１１】本発明の目的はこのような従来の欠点を除
去するため、入力電圧の範囲が広くても、また、負荷に
流れる電流が変化しても回路の駆動損失が発生しないＦ
ＥＴ整流回路を提供することにある。
去するため、入力電圧の範囲が広くても、また、負荷に
流れる電流が変化しても回路の駆動損失が発生しないＦ
ＥＴ整流回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のＦＥＴ整流回路
は、１次側に１次巻線を有し２次側に２次巻線と補助巻
線とを有するトランスと、前記トランスの１次側に印加
した入力電圧をスイッチングするスイッチング素子と、
前記トランスの２次側に設置されこのトランスの正起電
力によりオン動作する絶縁ゲート型電界効果トランジス
タを使用した整流用素子と、前記整流用素子と出力電圧
を出力する第１の出力端子との間に接続した平滑コイル
と、前記トランスの２次側に設置され前記スイッチング
素子がオフのときに前記平滑コイルに発生する逆起電力
によりオン動作する絶縁ゲート型電界効果トランジスタ
を使用した転流用素子と、前記平滑コイルに並列に巻い
た第１の巻線の両端の電圧を整流および平滑して出力す
る第１の電源回路と、前記第１の電源回路の出力電圧を
電源電圧とし前記トランスの２次側に巻かれた補助巻線
の両端の電圧を制御電圧としそれぞれ入力し前記整流用
素子を制御するための第１の制御信号を出力する第１の
制御回路と、前記平滑コイルに並列に追加して巻いた第
２の巻線の両端の電圧を整流および平滑して出力する第
２の電源回路と、前記第２の電源回路の出力電圧を電源
電圧とし前記平滑コイルに並列にさらに追加して巻いた
第３の巻線の両端の電圧を制御電圧として前記転流用素
子を制御するための第２の制御信号を出力する第２の制
御回路と、前記出力電圧を出力する前記第１の出力端子
と第２の出力端子との間に接続され前記出力電圧を平滑
する平滑コンデンサと、を備えて構成されている。
は、１次側に１次巻線を有し２次側に２次巻線と補助巻
線とを有するトランスと、前記トランスの１次側に印加
した入力電圧をスイッチングするスイッチング素子と、
前記トランスの２次側に設置されこのトランスの正起電
力によりオン動作する絶縁ゲート型電界効果トランジス
タを使用した整流用素子と、前記整流用素子と出力電圧
を出力する第１の出力端子との間に接続した平滑コイル
と、前記トランスの２次側に設置され前記スイッチング
素子がオフのときに前記平滑コイルに発生する逆起電力
によりオン動作する絶縁ゲート型電界効果トランジスタ
を使用した転流用素子と、前記平滑コイルに並列に巻い
た第１の巻線の両端の電圧を整流および平滑して出力す
る第１の電源回路と、前記第１の電源回路の出力電圧を
電源電圧とし前記トランスの２次側に巻かれた補助巻線
の両端の電圧を制御電圧としそれぞれ入力し前記整流用
素子を制御するための第１の制御信号を出力する第１の
制御回路と、前記平滑コイルに並列に追加して巻いた第
２の巻線の両端の電圧を整流および平滑して出力する第
２の電源回路と、前記第２の電源回路の出力電圧を電源
電圧とし前記平滑コイルに並列にさらに追加して巻いた
第３の巻線の両端の電圧を制御電圧として前記転流用素
子を制御するための第２の制御信号を出力する第２の制
御回路と、前記出力電圧を出力する前記第１の出力端子
と第２の出力端子との間に接続され前記出力電圧を平滑
する平滑コンデンサと、を備えて構成されている。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を使用して詳細に説明する。
て図面を使用して詳細に説明する。
【００１４】図１は、本発明のＦＥＴ整流回路の一つの
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【００１５】図１に示す本実施の形態のＦＥＴ整流回路
は、１次側に１次巻線３を有し２次側に２次巻線４と補
助巻線５とを有するトランス１と、前記１次巻線３と直
列に接続され前記トランス１に印加した入力電圧をスイ
ッチングするスイッチング素子であるトランジスタ２
と、前記トランス１の２次側に発生した電圧を整流し寄
生ダイオード１２を有する整流用素子であるＦＥＴ１０
と、このＦＥＴ１０のドレインと負荷側の第１の出力端
子１９ａとの間に接続され第１の巻線９と第２の巻線７
と第３の巻線６とを有する平滑コイル８と、前記第１の
巻線９の両端の電圧を入力しこの電圧を整流および平滑
して出力する第１の電源回路１３と、前記出力された電
圧を電源電圧とし前記補助巻き線５の両端の電圧を制御
電圧としてそれぞれ入力し前記ＦＥＴ１０を制御する第
１の制御信号を出力する第１の制御回路１４と、前記ト
ランス１の２次側に発生した電圧を転流し寄生ダイオー
ド１３を有する転流用素子であるＦＥＴ１１と、前記第
２の巻線７の両端の電圧を入力しこの電圧を整流および
平滑して出力する第２の電源回路１７と、前記出力され
た電圧を電源電圧とし前記第３の巻線６の両端の電圧を
制御電圧として入力し前記ＦＥＴ１１を制御する第２の
制御信号を出力する第２の制御回路１５と、前記第１の
出力端子１９ａと第２の出力端子１９ｂとの間に接続さ
れ出力電圧を平滑するコンデンサ１８とにより構成され
ている。
は、１次側に１次巻線３を有し２次側に２次巻線４と補
助巻線５とを有するトランス１と、前記１次巻線３と直
列に接続され前記トランス１に印加した入力電圧をスイ
ッチングするスイッチング素子であるトランジスタ２
と、前記トランス１の２次側に発生した電圧を整流し寄
生ダイオード１２を有する整流用素子であるＦＥＴ１０
と、このＦＥＴ１０のドレインと負荷側の第１の出力端
子１９ａとの間に接続され第１の巻線９と第２の巻線７
と第３の巻線６とを有する平滑コイル８と、前記第１の
巻線９の両端の電圧を入力しこの電圧を整流および平滑
して出力する第１の電源回路１３と、前記出力された電
圧を電源電圧とし前記補助巻き線５の両端の電圧を制御
電圧としてそれぞれ入力し前記ＦＥＴ１０を制御する第
１の制御信号を出力する第１の制御回路１４と、前記ト
ランス１の２次側に発生した電圧を転流し寄生ダイオー
ド１３を有する転流用素子であるＦＥＴ１１と、前記第
２の巻線７の両端の電圧を入力しこの電圧を整流および
平滑して出力する第２の電源回路１７と、前記出力され
た電圧を電源電圧とし前記第３の巻線６の両端の電圧を
制御電圧として入力し前記ＦＥＴ１１を制御する第２の
制御信号を出力する第２の制御回路１５と、前記第１の
出力端子１９ａと第２の出力端子１９ｂとの間に接続さ
れ出力電圧を平滑するコンデンサ１８とにより構成され
ている。
【００１６】次に、本実施の形態のＦＥＴ整流回路の動
作を図２，図３，図４，図５および図６を参照して詳細
に説明する。
作を図２，図３，図４，図５および図６を参照して詳細
に説明する。
【００１７】図２は前記第ｎの制御回路（ｎは１または
２）を示す回路図であり、ＰＮＰ型トランジスタ１４１
とＮＰＮ型トランジスタ１４２をコンプリメンタリ接続
させ前記トランジスタ１４２のコレクタを端子ｄｎに前
記トランジスタ１４１のコレクタを端子ｂｎと端子ｅｎ
とに接続し、前記トランジスタ１４１と前記トランジス
タ１４２のベースを抵抗１４３を介して端子ａｎに接続
している。また、前記トランジスタ１４１のベース・コ
レクタ間に掛かる逆電圧をクランプするために前記トラ
ンジスタ１４１のベースにダイオード１４４のカソード
を接続し、このトランジスタ１４１のコレクタにツェナ
ーダイオード１４５のカソードを接続し、前記ダイオー
ド１４４のアノードと前記ツェナーダイオード１４５の
アノードとを接続している。この制御回路は、前記端子
ｅｎと端子ｄｎとの間にこの回路の電源電圧を入力し、
端子ａｎと端子ｂｎとの間にこの回路の制御電圧を入力
することにより前記トランジスタ１４１と前記トランジ
スタ１４２のエミッタに接続した端子ｃｎから前記整流
用または転流用のＦＥＴを制御する第ｎの制御電圧を出
力する。
２）を示す回路図であり、ＰＮＰ型トランジスタ１４１
とＮＰＮ型トランジスタ１４２をコンプリメンタリ接続
させ前記トランジスタ１４２のコレクタを端子ｄｎに前
記トランジスタ１４１のコレクタを端子ｂｎと端子ｅｎ
とに接続し、前記トランジスタ１４１と前記トランジス
タ１４２のベースを抵抗１４３を介して端子ａｎに接続
している。また、前記トランジスタ１４１のベース・コ
レクタ間に掛かる逆電圧をクランプするために前記トラ
ンジスタ１４１のベースにダイオード１４４のカソード
を接続し、このトランジスタ１４１のコレクタにツェナ
ーダイオード１４５のカソードを接続し、前記ダイオー
ド１４４のアノードと前記ツェナーダイオード１４５の
アノードとを接続している。この制御回路は、前記端子
ｅｎと端子ｄｎとの間にこの回路の電源電圧を入力し、
端子ａｎと端子ｂｎとの間にこの回路の制御電圧を入力
することにより前記トランジスタ１４１と前記トランジ
スタ１４２のエミッタに接続した端子ｃｎから前記整流
用または転流用のＦＥＴを制御する第ｎの制御電圧を出
力する。
【００１８】図３は前記第ｎの電源回路（ｎは１または
２）を示す回路図である。この回路は、入力端子Ａｎと
入力端子Ｂｎとの間に入力する電圧をアノードとカソー
ドとを有しアノードが前記入力端子Ａｎに接続されカソ
ードが出力端子Ｃｎに接続したダイオード１６１と前記
出力端子Ｃｎに一端を接続し他端を出力端子Ｄｎと入力
端子Ｂｎとに接続したコンデンサ１６２とにより整流お
よび平滑し出力端子Ｃｎと出力端子Ｄｎとの間に出力す
る。
２）を示す回路図である。この回路は、入力端子Ａｎと
入力端子Ｂｎとの間に入力する電圧をアノードとカソー
ドとを有しアノードが前記入力端子Ａｎに接続されカソ
ードが出力端子Ｃｎに接続したダイオード１６１と前記
出力端子Ｃｎに一端を接続し他端を出力端子Ｄｎと入力
端子Ｂｎとに接続したコンデンサ１６２とにより整流お
よび平滑し出力端子Ｃｎと出力端子Ｄｎとの間に出力す
る。
【００１９】図５は、図１に示す本発明のＦＥＴ整流回
路の各部の電圧波形を示す図（整流用ＦＥＴ関係）であ
り、（ａ）は前記トランジスタ２がスイッチングしてい
るときのこのトランジスタ２の両端の電圧波形、（ｂ）
は補助巻線５の両端の電圧波形、（ｃ）は前記第１の制
御回路１４内のトランジスタ１４１のコレクタ・ベース
間の電圧波形、（ｄ）は前記整流用ＦＥＴ１０のソース
・ドレイン間の電圧波形をそれぞれ示す。
路の各部の電圧波形を示す図（整流用ＦＥＴ関係）であ
り、（ａ）は前記トランジスタ２がスイッチングしてい
るときのこのトランジスタ２の両端の電圧波形、（ｂ）
は補助巻線５の両端の電圧波形、（ｃ）は前記第１の制
御回路１４内のトランジスタ１４１のコレクタ・ベース
間の電圧波形、（ｄ）は前記整流用ＦＥＴ１０のソース
・ドレイン間の電圧波形をそれぞれ示す。
【００２０】図６は、図１に示す本発明のＦＥＴ整流回
路の各部の電圧波形を示す図（転流用ＦＥＴ関係）であ
り、（ａ）は前記トランジスタ２がスイッチングしてい
るときのこのトランジスタ２の両端の電圧波形、（ｂ）
は前記平滑コイル８に対して並列に巻いた前記第３の巻
き線６の両端の電圧波形、（ｃ）は前記第２の制御回路
１５内のトランジスタ１４１のコレクタ・ベース間の電
圧波形、（ｄ）は前記転流用ＦＥＴ１１のソース・ドレ
イン間の電圧波形をそれぞれ示す。
路の各部の電圧波形を示す図（転流用ＦＥＴ関係）であ
り、（ａ）は前記トランジスタ２がスイッチングしてい
るときのこのトランジスタ２の両端の電圧波形、（ｂ）
は前記平滑コイル８に対して並列に巻いた前記第３の巻
き線６の両端の電圧波形、（ｃ）は前記第２の制御回路
１５内のトランジスタ１４１のコレクタ・ベース間の電
圧波形、（ｄ）は前記転流用ＦＥＴ１１のソース・ドレ
イン間の電圧波形をそれぞれ示す。
【００２１】図７はしきい値以上になる電圧が遅れるこ
とを説明する図であり、フライバック波形によりしきい
値以上になる電圧がｔ時間遅れることをしめしている。
とを説明する図であり、フライバック波形によりしきい
値以上になる電圧がｔ時間遅れることをしめしている。
【００２２】前記図５を参照すると、前記トランス１に
印加した入力電圧を前記トランジスタ２によりスイッチ
ングし、このスイッチングに同期して前記トランジスタ
２の両端に電圧波形（ａ）が発生し、前記補助巻き線５
の両端には電圧波形（ｂ）が発生する。一方、前記平滑
コイル８に付加され並列に巻かれた前記第１の巻き線９
の両端には前記平滑コイル８の両端に発生する図４
（ｂ）と同型の電圧波形が発生し、前記第１の電源回路
１６はこの電圧を入力端子Ａ１と入力端子Ｂ１との間に
入力しこれを整流および平滑して出力端子Ｃ１と出力端
子Ｄ１との間に出力する。前記第１の制御回路１４は、
端子ｅ１と端子ｄ１との間に前記第１の電源回路１６か
ら出力された電圧を電源電圧として入力し端子ａ１と端
子ｂ１との間に前記補助巻き線５に発生した電圧を制御
電圧として入力し、この制御電圧の逆電圧を図２に示す
抵抗１４３を通してダイオード１４４とツェナーダイオ
ード１４５とによりクランプすることにより前記トラン
ジスタ１４１のコレクタ・ベース間に（ｃ）に示す電圧
波形を発生させ、この波形と同型の電圧を第１の制御信
号として端子ｃ１から出力する。この第１の制御信号に
より前記整流用ＦＥＴ１０が制御され前記トランジスタ
２のオンのときにこのＦＥＴがオン状態となりこのＦＥ
Ｔのソース・ドレイン間に電圧波形（ｄ）が発生し、整
流動作を行う。
印加した入力電圧を前記トランジスタ２によりスイッチ
ングし、このスイッチングに同期して前記トランジスタ
２の両端に電圧波形（ａ）が発生し、前記補助巻き線５
の両端には電圧波形（ｂ）が発生する。一方、前記平滑
コイル８に付加され並列に巻かれた前記第１の巻き線９
の両端には前記平滑コイル８の両端に発生する図４
（ｂ）と同型の電圧波形が発生し、前記第１の電源回路
１６はこの電圧を入力端子Ａ１と入力端子Ｂ１との間に
入力しこれを整流および平滑して出力端子Ｃ１と出力端
子Ｄ１との間に出力する。前記第１の制御回路１４は、
端子ｅ１と端子ｄ１との間に前記第１の電源回路１６か
ら出力された電圧を電源電圧として入力し端子ａ１と端
子ｂ１との間に前記補助巻き線５に発生した電圧を制御
電圧として入力し、この制御電圧の逆電圧を図２に示す
抵抗１４３を通してダイオード１４４とツェナーダイオ
ード１４５とによりクランプすることにより前記トラン
ジスタ１４１のコレクタ・ベース間に（ｃ）に示す電圧
波形を発生させ、この波形と同型の電圧を第１の制御信
号として端子ｃ１から出力する。この第１の制御信号に
より前記整流用ＦＥＴ１０が制御され前記トランジスタ
２のオンのときにこのＦＥＴがオン状態となりこのＦＥ
Ｔのソース・ドレイン間に電圧波形（ｄ）が発生し、整
流動作を行う。
【００２３】次に、前記図６を参照すると、前記トラン
ス１に印加した入力電圧を前記トランジスタ２によりス
イッチングするとこのスイッチングに同期して前記トラ
ンジスタ２の両端に電圧波形（ａ）が発生し、前記平滑
コイル８に並列に巻かれた前記第３の巻き線６の両端に
は電圧波形（ｂ）が発生する。一方、前記平滑コイル８
に付加され並列に巻かれた前記第２の巻き線７の両端に
は前記平滑コイル８の両端に発生する図４（ｂ）と同型
の電圧波形が発生し、前記第２の電源回路１７はこの電
圧を入力端子Ａ２と入力端子Ｂ２との間に入力しこれを
整流および平滑して出力端子Ｃ２と出力端子Ｄ２との間
に出力する。前記第２の制御回路１５は、端子ｅ２と端
子ｄ２との間に前記第２の電源回路１７から出力された
電圧を電源電圧として入力し、端子ａ２と端子ｂ２との
間に前記第３の巻き線６に発生した電圧を制御電圧とし
て入力し、この制御電圧の逆電圧を図２に示す抵抗１４
３を通してダイオード１４４とツェナーダイオード１４
５とによりクランプすることにより前記トランジスタ１
４１のコレクタ・ベース間に（ｃ）に示す電圧波形を発
生させ、この波形と同型の電圧を第２の制御信号として
端子ｃ２から出力する。この第２の制御信号により前記
転流用ＦＥＴ１１が制御され前記トランジスタ２のオン
のときにこのＦＥＴがオフ状態となりこのＦＥＴのソー
ス・ドレイン間に電圧波形（ｄ）が発生し、転流動作を
行う。
ス１に印加した入力電圧を前記トランジスタ２によりス
イッチングするとこのスイッチングに同期して前記トラ
ンジスタ２の両端に電圧波形（ａ）が発生し、前記平滑
コイル８に並列に巻かれた前記第３の巻き線６の両端に
は電圧波形（ｂ）が発生する。一方、前記平滑コイル８
に付加され並列に巻かれた前記第２の巻き線７の両端に
は前記平滑コイル８の両端に発生する図４（ｂ）と同型
の電圧波形が発生し、前記第２の電源回路１７はこの電
圧を入力端子Ａ２と入力端子Ｂ２との間に入力しこれを
整流および平滑して出力端子Ｃ２と出力端子Ｄ２との間
に出力する。前記第２の制御回路１５は、端子ｅ２と端
子ｄ２との間に前記第２の電源回路１７から出力された
電圧を電源電圧として入力し、端子ａ２と端子ｂ２との
間に前記第３の巻き線６に発生した電圧を制御電圧とし
て入力し、この制御電圧の逆電圧を図２に示す抵抗１４
３を通してダイオード１４４とツェナーダイオード１４
５とによりクランプすることにより前記トランジスタ１
４１のコレクタ・ベース間に（ｃ）に示す電圧波形を発
生させ、この波形と同型の電圧を第２の制御信号として
端子ｃ２から出力する。この第２の制御信号により前記
転流用ＦＥＴ１１が制御され前記トランジスタ２のオン
のときにこのＦＥＴがオフ状態となりこのＦＥＴのソー
ス・ドレイン間に電圧波形（ｄ）が発生し、転流動作を
行う。
【００２４】従って、前記整流用ＦＥＴ１０の整流動作
と前記転流用ＦＥＴ１１の転流動作により発生する前記
整流用ＦＥＴ１０のソース・ドレイン間の電圧（図５
（ｄ））と前記転流用ＦＥＴ１１のソース・ドレイン間
の電圧（図６（ｄ））と前記２次巻き線４の両端に発生
する電圧（図５（ｂ）と同形）とを合成した電圧が前記
平滑用コイル８と前記コンデンサ１８とにより平滑され
て安定した一定の出力電圧Ｖｏｕｔとして前記第１の出
力端子１９ａと前記第２の出力端子１９ｂとから出力さ
れる。
と前記転流用ＦＥＴ１１の転流動作により発生する前記
整流用ＦＥＴ１０のソース・ドレイン間の電圧（図５
（ｄ））と前記転流用ＦＥＴ１１のソース・ドレイン間
の電圧（図６（ｄ））と前記２次巻き線４の両端に発生
する電圧（図５（ｂ）と同形）とを合成した電圧が前記
平滑用コイル８と前記コンデンサ１８とにより平滑され
て安定した一定の出力電圧Ｖｏｕｔとして前記第１の出
力端子１９ａと前記第２の出力端子１９ｂとから出力さ
れる。
【００２５】
【発明の効果】以上説明したように、本発明のＦＥＴ整
流回路によれば、整流用ＦＥＴ１０および転流用ＦＥＴ
１１を制御する制御回路にＦＥＴ１３、１４ではなくコ
ンプリメイタリ接続したトランジスタ１４１、１４２を
使用したので、範囲の広い電圧を入力しても回路の駆動
損失がなく、また、転流用ＦＥＴ１１を制御する制御回
路の制御電圧をトランス１の２次側の巻き線からではな
く平滑コイル８の第３の巻き線６から取ったので、負荷
に流れる電流が変化しても転流用ＦＥＴ１１がオフから
オンになる時間に遅れが生じないため回路の駆動損失が
発生しない。さらに、整流用ＦＥＴ１０および転流用Ｆ
ＥＴ１１に供給する電源電圧として平滑コイル８の第１
の巻線９および第２の巻線７に発生する電圧を整流平滑
したものを用いているためトランス１に入力される入力
電圧が変化しても前記ＦＥＴ１０およびＦＥＴ１１には
一定の電源電圧が印加され、このため前記ＦＥＴ１０お
よびＦＥＴ１１のゲートとソース間の電圧はこれらＦＥ
Ｔのゲートとソース間の耐圧を越えることはない。
流回路によれば、整流用ＦＥＴ１０および転流用ＦＥＴ
１１を制御する制御回路にＦＥＴ１３、１４ではなくコ
ンプリメイタリ接続したトランジスタ１４１、１４２を
使用したので、範囲の広い電圧を入力しても回路の駆動
損失がなく、また、転流用ＦＥＴ１１を制御する制御回
路の制御電圧をトランス１の２次側の巻き線からではな
く平滑コイル８の第３の巻き線６から取ったので、負荷
に流れる電流が変化しても転流用ＦＥＴ１１がオフから
オンになる時間に遅れが生じないため回路の駆動損失が
発生しない。さらに、整流用ＦＥＴ１０および転流用Ｆ
ＥＴ１１に供給する電源電圧として平滑コイル８の第１
の巻線９および第２の巻線７に発生する電圧を整流平滑
したものを用いているためトランス１に入力される入力
電圧が変化しても前記ＦＥＴ１０およびＦＥＴ１１には
一定の電源電圧が印加され、このため前記ＦＥＴ１０お
よびＦＥＴ１１のゲートとソース間の電圧はこれらＦＥ
Ｔのゲートとソース間の耐圧を越えることはない。
【図１】本発明のＦＥＴ整流回路の一つの実施の形態を
示す回路図である。
示す回路図である。
【図２】第ｎの制御回路（ｎは１または２）を示す回路
図である。
図である。
【図３】第ｎの電源回路（ｎは１または２）を示す回路
図である。
図である。
【図４】平滑コイルに発生する電圧波形を示す図であ
る。
る。
【図５】本発明のＦＥＴ整流回路の各部の電圧波形（整
流用ＦＥＴ関係）を示す図である。
流用ＦＥＴ関係）を示す図である。
【図６】本発明のＦＥＴ整流回路の各部の電圧波形（転
流用ＦＥＴ関係）を示す図である。
流用ＦＥＴ関係）を示す図である。
【図７】しきい値以上になる電圧が遅れることを説明す
る図である。
る図である。
【図８】従来のＦＥＴ整流回路の一例を示す回路図であ
る。
る。
【図９】他の従来のＦＥＴ整流回路を示す回路図であ
る。
る。
【図１０】従来のＦＥＴ整流回路の各部の電圧波形を示
す図である。
す図である。
【図１１】他の従来のＦＥＴ整流回路の各部の電圧波形
を示す図である。
を示す図である。
【図１２】従来のＦＥＴ整流回路の状態を示す動作説明
図である。
図である。
１ トランス ２ トランジスタ ３ １次巻線 ４ ２次巻線 ５ 補助巻線 ６ 第３の巻線 ７ 第２の巻線 ８ 平滑コイル ９ 第１の巻線 １０ ＦＥＴ（整流用） １１ ＦＥＴ（転流用） １２、１３ 寄生ダイオード １４ 第１の制御回路 １５ 第２の制御回路 １６ 第１の電源回路 １７ 第２の電源回路 １８ コンデンサ １９ａ 第１の出力端子 １９ｂ 第２の出力端子 ５０ トランジスタ ５１ トランス ５１ａ １次巻線 ５１ｂ ２次巻線 ５１ｃ，５１ｄ 補助巻線 ５２ 抵抗 ５３ ＦＥＴ（整流用） ５４ 抵抗 ５５ ＦＥＴ（転流用） ５６ インダクタンス ５７ 負荷 ５７ａ，５７ｂ 接続端子 ５８，５９ 寄生ダイオード ６０ コンデンサ ６１，６２ ダイオード ６３，６４ ＦＥＴ ６５，６６ 寄生ダイオード ６７，６８，６９，７０ 抵抗 ７１ コンデンサ １４１ ＰＮＰ型トランジスタ １４２ ＰＮ型トランジスタ １４３ 抵抗 １４４ ダイオード １４５ ツェナーダイオード １６１ ダイオード １６２ コンデンサ
Claims (2)
- 【請求項１】 １次側に１次巻線を有し２次側に２次巻
線と補助巻線とを有するトランスと、 前記トランスの１次側に印加した入力電圧をスイッチン
グするスイッチング素子と、 前記トランスの２次側に設置されこのトランスの正起電
力によりオン動作する絶縁ゲート型電界効果トランジス
タを使用した整流用素子と、 前記整流用素子と出力電圧を出力する第１の出力端子と
の間に接続した平滑コイルと、 前記トランスの２次側に設置され前記スイッチング素子
がオフのときに前記平滑コイルに発生する逆起電力によ
りオン動作する絶縁ゲート型電界効果トランジスタを使
用した転流用素子と、 前記平滑コイルに並列に巻いた第１の巻線の両端の電圧
を整流および平滑して出力する第１の電源回路と、 前記第１の電源回路の出力電圧を電源電圧とし前記トラ
ンスの２次側に巻かれた補助巻線の両端の電圧を制御電
圧としそれぞれ入力し前記整流用素子を制御するための
第１の制御信号を出力する第１の制御回路と、 前記平滑コイルに並列に追加して巻いた第２の巻線の両
端の電圧を整流および平滑して出力する第２の電源回路
と、 前記第２の電源回路の出力電圧を電源電圧とし前記平滑
コイルに並列にさらに追加して巻いた第３の巻線の両端
の電圧を制御電圧として前記転流用素子を制御するため
の第２の制御信号を出力する第２の制御回路と、 前記出力電圧を出力する前記第１の出力端子と第２の出
力端子との間に接続され前記出力電圧を平滑する平滑コ
ンデンサと、 を備えたことを特徴とするＦＥＴ整流回路。 - 【請求項２】 前記第１の制御回路および前記第２の制
御回路は、コンプリメンタリ接続したトランジスタとこ
のトランジスタの入力側に接続した逆電圧防止用のダイ
オードとを備えたことを特徴とする請求項１記載のＦＥ
Ｔ整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21160095A JP2740476B2 (ja) | 1995-08-21 | 1995-08-21 | Ｆｅｔ整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21160095A JP2740476B2 (ja) | 1995-08-21 | 1995-08-21 | Ｆｅｔ整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0956155A true JPH0956155A (ja) | 1997-02-25 |
| JP2740476B2 JP2740476B2 (ja) | 1998-04-15 |
Family
ID=16608456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21160095A Expired - Fee Related JP2740476B2 (ja) | 1995-08-21 | 1995-08-21 | Ｆｅｔ整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740476B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141233A (en) * | 1998-08-28 | 2000-10-31 | Nec Corporation | Rectifier circuit device and DC/Dc converter provided with the circuit device |
| US6366478B1 (en) | 1998-09-16 | 2002-04-02 | Siemens Aktiengesellschaft | Circuit and method for automatic rectification in converters |
-
1995
- 1995-08-21 JP JP21160095A patent/JP2740476B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141233A (en) * | 1998-08-28 | 2000-10-31 | Nec Corporation | Rectifier circuit device and DC/Dc converter provided with the circuit device |
| US6366478B1 (en) | 1998-09-16 | 2002-04-02 | Siemens Aktiengesellschaft | Circuit and method for automatic rectification in converters |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740476B2 (ja) | 1998-04-15 |
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