JPH10146052A - 同期整流器 - Google Patents

同期整流器

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JPH10146052A
JPH10146052A JP31129696A JP31129696A JPH10146052A JP H10146052 A JPH10146052 A JP H10146052A JP 31129696 A JP31129696 A JP 31129696A JP 31129696 A JP31129696 A JP 31129696A JP H10146052 A JPH10146052 A JP H10146052A
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JP
Japan
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switch element
mos fet
transformer
winding
gate
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JP31129696A
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English (en)
Inventor
Seiichi Takahashi
清一 高橋
Yasuo Ohashi
靖生 大橋
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Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 低電力損失の同期整流器を提供する。 【解決手段】 ＤＣ−ＤＣ変換回路の同期整流器18を第
１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥＴ８とバイ
アスダイオード20と短絡スイッチ素子21と抵抗体22，23
で構成する。第１のＭＯＳ ＦＥＴ７と短絡スイッチ素
子21はメインスイッチ素子４のオン動作に同期してオン
させる。第２のＭＯＳ ＦＥＴ８はメインスイッチ素子
４がオフのときオンさせる。メインスイッチ素子４のオ
ン時はチョークコイル12の電流は第１のＭＯＳ ＦＥＴ
７を通し、メインスイッチ素子４のオフ時は第２のＭＯ
Ｓ ＦＥＴ８を通して流す。メインスイッチ素子４のオ
フ状態で、トランス２の巻線電圧が零電圧になったとき
にも、短絡スイッチ素子21のオフ動作で、バイアスダイ
オード20により第２のＭＯＳ ＦＥＴ８のゲート・ソー
ス間の入力寄生容量の電荷放電を阻止し、第２のＭＯＳ
ＦＥＴ８を引き続きオン動作させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣ変化回
路等に組み込まれる同期整流器に関するものである。
【０００２】
【従来の技術】図７には同期整流器１を備えたＤＣ−Ｄ
Ｃ変換回路（ＤＣ−ＤＣコンバータ）が示されている。
同図において、トランス２の一次巻線（一次コイル）３
の一端側にはＭＯＳ ＦＥＴ（電界効果トランジスタ）
のメインスイッチ素子４が直列に接続され、この一次巻
線３とメインスイッチ素子４の直列接続体のコイル端側
は直流電源５の陽極に接続され、また、メインスイッチ
素子４のソース側は直流電源５の陰極に接続されてい
る。
【０００３】トランス２の二次巻線（二次コイル）６の
出力側には同期整流器１が接続されている。この同期整
流器１は第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥ
Ｔ８とを組み合わせたもので、第１のＭＯＳ ＦＥＴ７
のゲートは二次巻線６の一端側に接続され、第１のＭＯ
Ｓ ＦＥＴ７のドレインは二次巻線６の他端側に接続さ
れている。そして、第１のＭＯＳ ＦＥＴ７のドレイン
と第２のＭＯＳ ＦＥＴ８のゲートが接続され、第２の
ＭＯＳ ＦＥＴ８のドレインは第１のＭＯＳＦＥＴ７の
ゲートに接続されており、第２のＭＯＳ ＦＥＴ８のソ
ースは第１のＭＯＳ ＦＥＴ７のソースに接続されてい
る。
【０００４】第２のＭＯＳ ＦＥＴ８のソースとドレイ
ン間にはドレイン側をカソード側にして第２のＭＯＳ
ＦＥＴ８のボディダイオードよりも電圧降下のより小さ
い転流ダイオード（例えば、ショットキーバリアダイオ
ード）10が接続されている。そして、前記転流ダイオー
ド10には並列にコンデンサ11が接続され、このコンデン
サ11の一端側と転流ダイオード10のアノード間にはチョ
ークコイル12が接続されている。そして、コンデンサ11
の両端側の出力端間には負荷13が接続される。
【０００５】前記コンデンサ11の出力電圧（回路出力電
圧）は抵抗体14，15の直列回路により検出されており、
この出力の検出電圧はフォトカプラ16を介してメインス
イッチ素子４のスイッチング動作を制御するスイッチン
グ制御回路17に加えられている。
【０００６】このスイッチング制御回路17は、通常、パ
ルス幅制御回路によって構成され、コンデンサ11の出力
電圧が低下したときにはメインスイッチ素子４のゲート
に加えるオンパルス幅を広くし、出力電圧が上昇したと
きにはメインスイッチ素子４のゲートに加えるオンパル
ス幅を狭く制御して、出力電圧の安定化を行うものであ
る。
【０００７】なお、図７における各スイッチ素子のＤは
ドレイン、Ｓはソース、Ｇはゲートをそれぞれ示してい
る。
【０００８】次にこの種のＤＣ−ＤＣ変換回路の動作を
図８に示すタイムチャートを用いて説明する。まず、時
刻ｔ0 でメインスイッチ素子４がオンすると、トランス
２の一次巻線３に直流電源５の電圧Ｅが印加され、一次
巻線３の巻数をｎ1 、二次巻線６の巻数をｎ2 としたと
き、トランス２の二次巻線６に電圧ｖn2（ｖn2＝Ｅ・ｎ
2 ／ｎ1 ）が誘起する。そして、この電圧ｖn2が第１の
ＭＯＳ ＦＥＴ７のゲート・ソース間に印加され、第１
のＭＯＳ ＦＥＴ７がメインスイッチ素子３のオン動作
に同期してオンする。なお、二次巻線６に誘起する電圧
ｖn2は第１のＭＯＳ ＦＥＴ７のゲート側がプラス側と
なる電圧であり、ドレイン側がマイナス側となる電圧で
ある。
【０００９】前記第１のＭＯＳ ＦＥＴ７のオン駆動に
より、この第１のＭＯＳ ＦＥＴ７に電流ｉ1 が流れ
る。なお、図８の（ｂ）は第１のＭＯＳ ＦＥＴ７のゲ
ート・ソース間電圧（ｖGS1 ）を示す。
【００１０】一方、第２のＭＯＳ ＦＥＴ８は、そのゲ
ート・ソース間が前記第１のＭＯＳＦＥＴ７のオン動作
により短絡されるのでオフ状態を維持する。また、転流
ダイオード10も逆バイアスされるので、オフ状態を維持
する。この結果、チョークコイル12とコンデンサ11で構
成される平滑フィルタと負荷13には第１のＭＯＳＦＥＴ
７を介して電力が供給される。このとき、チョークコイ
ル12を流れる電流ｉc はＭＯＳ ＦＥＴ７を流れる電流
ｉ1 に等しくなる。
【００１１】時刻ｔ1 でメインスイッチ素子４がオフす
ると、励磁エネルギによりトランス２の一次巻線３に逆
電圧が発生し、このため、トランス２の二次巻線６の電
圧は極性が反転し、第１のＭＯＳ ＦＥＴ７はオフし、
第２のＭＯＳ ＦＥＴ８はゲート・ソース間に電圧ｖ
GS2 が印加されてオンする。この第２のＭＯＳ ＦＥＴ
８のオン電圧は転流ダイオード10のオン電圧より低いの
で、チョークコイル12の電流ｉc は転流ダイオード10側
には流れずに第２のＭＯＳ ＦＥＴ８側を流れ、チョー
クコイル12の電流ｉc の連続性が保たれる。このとき、
チョークコイル12を流れる電流ｉc は第２のＭＯＳ Ｆ
ＥＴ８を流れる電流ｉ2 に等しい。
【００１２】時刻ｔ2 でトランス２の巻線電圧が零にな
ると、第２のＭＯＳ ＦＥＴ８はオフし、チョークコイ
ル12の電流ｉc は第２のＭＯＳ ＦＥＴ８のボディダイ
オードを流れようとするが、このボディダイオードより
も電圧降下の小さな転流ダイオード10を流れるようにな
り、チョークコイル12の電流ｉc の連続性が保たれる。
このチョークコイル12を流れる電流ｉc は転流ダイオー
ド10を流れる電流ｉdに等しい。
【００１３】次に時刻ｔ3 で再びメインスイッチ素子４
がオンすると、トランス２の一次巻線３に直流電源５の
電圧Ｅが印加され、前記時刻ｔ0 の動作と同一の動作が
行われる。このように、ｔ0 〜ｔ3 の動作が繰り返し行
われ、負荷13に供給されるチョークコイル12の電流ｉc
の連続性が保たれるのである。
【００１４】
【発明が解決しようとする課題】この種の従来の回路で
は、前記時刻ｔ2 〜ｔ3 の区間において、第２のＭＯＳ
ＦＥＴ８がオフ状態を維持し、この状態で、チョークコ
イル12に流れる電流の連続性を維持するために転流ダイ
オード10を設けているが、この転流ダイオードオ10は、
第２のＭＯＳ ＦＥＴ８のオン状態時の電圧降下よりも
大きな電圧降下が生じるため、その転流ダイオード10に
電流が流れる期間の電力損失が大きくなるという問題が
ある。この転流ダイオード10を省略しても、第２のＭＯ
Ｓ ＦＥＴ８のボディダイオードを通して前記ｔ2 〜ｔ
3 の期間においてチョークコイル12の電流ｉc を連続的
に流すことは可能であるが、そうすると、第２のＭＯＳ
ＦＥＴ８のボディダイオードの電圧降下は転流ダイオー
ド10の電圧降下よりも大きいので、さらに電力損失が大
きくなってしまうという問題が生じる。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的は、トランス２の巻線電圧が零
になる区間（前記ｔ2 〜ｔ3 の期間）の消費電力を転流
ダイオード10を省略した上で大幅に低減することが可能
な同期整流器を提供することにある。
【００１６】
【課題を解決するための手段】本発明は上記目的を達成
するために、次のような手段を講じている。すなわち、
第１の発明は、直流電源にトランスの一次巻線とメイン
スイッチ素子の直列回路が接続され、前記メインスイッ
チ素子のオン・オフ駆動により前記トランスの二次巻線
に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
回路に組み込まれる同期整流器において、前記メインス
イッチ素子がオンしたときにマイナスの電圧が発生する
側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
Ｔのドレインが、プラスの電圧が発生する側の前記トラ
ンスの二次巻線の他端側に第１のＭＯＳ ＦＥＴのゲー
トがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのゲ
ートに第２のＭＯＳ ＦＥＴのドレインが、前記第１の
ＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴのソー
スがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのド
レインと第２のＭＯＳ ＦＥＴのゲート間には第２のＭ
ＯＳ ＦＥＴのゲート側をカソード側としてバイアスダ
イオードが接続されており、この第２のＭＯＳ ＦＥＴ
のゲートとソース間には前記トランスの二次巻線の電圧
を駆動源として前記第１のＭＯＳ ＦＥＴのゲートがプ
ラス電位となる期間をオン期間としてオンして前記第２
のＭＯＳ ＦＥＴのゲート・ソース間を短絡する短絡ス
イッチ素子が設けられている構成をもって課題を解決す
る手段としている。
【００１７】また、第２の発明は、直流電源にトランス
の一次巻線とメインスイッチ素子の直列回路が接続さ
れ、前記メインスイッチ素子のオン・オフ駆動により前
記トランスの二次巻線に誘起する電圧を整流平滑して出
力するＤＣ−ＤＣ変換回路に組み込まれる同期整流器に
おいて、前記メインスイッチ素子がオンしたときにマイ
ナスの電圧が発生する側のトランスの二次巻線の一端側
に第１のＭＯＳ ＦＥＴのドレインが、プラスの電圧が
発生する側の前記トランスの二次巻線の他端側に第１の
ＭＯＳ ＦＥＴのゲートがそれぞれ接続され、前記第１
のＭＯＳ ＦＥＴのゲートに第２のＭＯＳ ＦＥＴのド
レインが、前記第１のＭＯＳ ＦＥＴのソースに第２の
ＭＯＳ ＦＥＴのソースがそれぞれ接続され、前記第１
のＭＯＳＦＥＴのドレインと第２のＭＯＳ ＦＥＴのゲ
ート間には第２のＭＯＳ ＦＥＴのゲート側をカソード
側としてバイアスダイオードが接続されており、この第
２のＭＯＳ ＦＥＴのゲートとソース間には短絡スイッ
チ素子が設けられ、前記トランスのコアには前記トラン
スの二次巻線とは独立した別個の別巻線が巻装されてお
り、この別巻線は前記メインスイッチ素子のオン期間に
プラスの電圧が発生する巻線端側が前記短絡スイッチ素
子側に接続されて前記メインスイッチ素子のオン期間に
同期させて短絡スイッチ素子をオンする短絡スイッチ素
子の駆動源と成している構成をもって課題を解決する手
段としている。
【００１８】さらに第３の発明は、直流電源にトランス
の一次巻線とメインスイッチ素子の直列回路が接続さ
れ、前記メインスイッチ素子のオン・オフ駆動により前
記トランスの二次巻線に誘起する電圧を整流平滑して出
力するＤＣ−ＤＣ変換回路に組み込まれる同期整流器に
おいて、前記メインスイッチ素子がオンしたときにマイ
ナスの電圧が発生する側のトランスの二次巻線の一端側
に第１のＭＯＳ ＦＥＴのドレインが、プラスの電圧が
発生する側の前記トランスの二次巻線の他端側に第２の
ＭＯＳ ＦＥＴのドレインがそれぞれ接続され、前記第
１のＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴの
ソースが接続され、前記第１のＭＯＳ ＦＥＴのドレイ
ンと第２のＭＯＳ ＦＥＴのゲート間には第２のＭＯＳ
ＦＥＴのゲート側をカソード側としてバイアスダイオ
ードが接続されており、また、前記第２のＭＯＳ ＦＥ
Ｔのゲートとソース間には短絡スイッチ素子が設けら
れ、前記トランスのコアには前記トランスの二次巻線と
は独立した別個の別巻線が巻装されており、この別巻線
は前記メインスイッチ素子のオン期間にプラスの電圧が
発生する巻線端側が前記第１のＭＯＳ ＦＥＴのゲート
側と短絡スイッチ素子側に接続されて第１のＭＯＳ Ｆ
ＥＴと短絡スイッチ素子を前記メインスイッチ素子のオ
ン期間に同期させてオンする駆動源と成している構成を
もって課題を解決する手段としている。
【００１９】さらに第４の発明は、直流電源にトランス
の一次巻線とメインスイッチ素子の直列回路が接続さ
れ、前記メインスイッチ素子のオン・オフ駆動により前
記トランスの二次巻線に誘起する電圧を整流平滑して出
力するＤＣ−ＤＣ変換回路に組み込まれる同期整流器に
おいて、前記メインスイッチ素子がオンしたときにマイ
ナスの電圧が発生する側のトランスの二次巻線の一端側
に第１のＭＯＳ ＦＥＴのドレインが、プラスの電圧が
発生する側の前記トランスの二次巻線の他端側に第２の
ＭＯＳ ＦＥＴのドレインがそれぞれ接続され、前記第
１のＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴの
ソースが接続され、また、前記第２のＭＯＳ ＦＥＴの
ゲートとソース間には前記トランスの二次巻線の電圧を
駆動源として前記メインスイッチ素子のオン期間にオン
する短絡スイッチ素子が設けられ、前記トランスのコア
には前記トランスの一次巻線および二次巻線とは別個独
立の第１別巻線と第２別巻線とがそれぞれ巻装されてお
り、前記第１別巻線は前記メインスイッチ素子のオン期
間にプラスの電圧が発生する巻線端側が前記第１のＭＯ
Ｓ ＦＥＴのゲート側に接続されて該第１のＭＯＳ Ｆ
ＥＴの駆動源と成し、前記メインスイッチ素子のオン期
間にマイナスの電圧が発生する第２別巻線の巻線端側と
前記第２のＭＯＳ ＦＥＴのゲート間にはカソード側を
ゲート側としたバイアスダイオードが接続されている構
成をもって課題を解決する手段としている。
【００２０】さらに第５の発明は、直流電源にトランス
の一次巻線とメインスイッチ素子の直列回路が接続さ
れ、前記メインスイッチ素子のオン・オフ駆動により前
記トランスの二次巻線に誘起する電圧を整流平滑して出
力するＤＣ−ＤＣ変換回路に組み込まれる同期整流器に
おいて、前記メインスイッチ素子がオンしたときにマイ
ナスの電圧が発生する側のトランスの二次巻線の一端側
に第１のＭＯＳ ＦＥＴのドレインが、プラスの電圧が
発生する側の前記トランスの二次巻線の他端側に第２の
ＭＯＳ ＦＥＴのドレインがそれぞれ接続され、前記第
１のＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴの
ソースが接続され、また、前記第２のＭＯＳ ＦＥＴの
ゲートとソース間には短絡スイッチ素子が設けられ、前
記トランスのコアには前記トランスの一次巻線および二
次巻線とは別個独立の第１別巻線と第２別巻線とがそれ
ぞれ巻装されており、前記第１別巻線は前記メインスイ
ッチ素子のオン期間にプラスの電圧が発生する巻線端側
が前記第１のＭＯＳ ＦＥＴのゲート側と前記短絡スイ
ッチ素子側に接続されて前記第１のＭＯＳ ＦＥＴと短
絡スイッチ素子を前記メインスイッチ素子のオン期間に
同期させてオンする駆動源と成し、前記メインスイッチ
素子のオン期間にマイナスの電圧が発生する第２別巻線
の巻線端側と前記第２のＭＯＳ ＦＥＴのゲート間には
カソード側をゲート側としたバイアスダイオードが接続
されている構成をもって課題を解決する手段としてい
る。
【００２１】上記構成の発明において、メインスイッチ
素子がオンしている期間は第１のＭＯＳ ＦＥＴと短絡
スイッチ素子はオン状態となり、第２のＭＯＳ ＦＥＴ
は短絡スイッチ素子によりゲート・ソース間が短絡され
ることでオフ状態を維持する。これにより、この期間で
は、従来例と同様に負荷には第１のＭＯＳ ＦＥＴを通
る電流が流れる。なお、このとき、短絡スイッチ素子の
短絡により、第２のＭＯＳ ＦＥＴのゲート・ソース間
の入力寄生容量に帯電している電荷は放電される。
【００２２】次に、メインスイッチ素子がオフすると、
トランス巻線の極性が反転し、第１のＭＯＳ ＦＥＴと
短絡スイッチ素子は共に逆バイアス電圧が印加されるの
でオフ状態となり、第２のＭＯＳ ＦＥＴがオンする。
これにより、負荷への電流は第２のＭＯＳ ＦＥＴを通
って流れる。また、第２のＭＯＳ ＦＥＴのゲート・ソ
ース間の入力寄生容量にはバイアスダイオードを介して
エネルギが供給され電荷が蓄えられる。
【００２３】そして、トランスの巻線電圧が零電圧に達
したとき、短絡スイッチ素子はオフ状態を維持している
ので、第２のＭＯＳ ＦＥＴのゲート・ソース間の入力
寄生容量に帯電している電荷はバイアスダイオードによ
って放電が阻止された状態に封じ込められるので、第２
のＭＯＳ ＦＥＴはオン状態を継続する。この結果、負
荷への電流は引き続き第２のＭＯＳ ＦＥＴを通して供
給される。
【００２４】次に、メインスイッチ素子がオンすると、
第１のＭＯＳ ＦＥＴと短絡スイッチ素子が共にオン
し、負荷への電流は第１のＭＯＳ ＦＥＴを通して供給
され、第２のＭＯＳ ＦＥＴのゲート・ソース間の入力
寄生容量に帯電している電荷は短絡スイッチ素子を通し
て放電される。このようにメインスイッチ素子のオン状
態からオフ状態の回路動作が繰り返し行われ負荷へ連続
した電流が供給される。
【００２５】前記の如く、この発明では、トランスの巻
線電圧が零電圧になる期間は短絡スイッチ素子がオフさ
れて、バイアスダイオードによる第２のＭＯＳ ＦＥＴ
のバイアス保持動作（第２のＭＯＳ ＦＥＴのゲート・
ソース間電荷の封じ込め動作）により第２のＭＯＳ Ｆ
ＥＴのオン動作を維持して負荷への電流を供給するの
で、従来例の転流ダイオードを通して電流を供給する場
合に比べその電圧降下は格段に小さくなる。したがっ
て、消費電力（電力損失）は非常に小さなものとなり、
回路動作の効率を格段にアップすることが可能となるも
のである。
【００２６】
【発明の実施の形態】以下、本発明の実施形態例を図面
に基づき説明する。なお、以下に説明する各実施形態例
の説明においては、従来例と同一の回路部分には同一符
号を付し、その重複説明は省略する。
【００２７】図１には本発明の第１実施形態例の同期整
流器がＤＣ−ＤＣ変換回路に組み込み状態で示されてい
る。この実施形態例が前記従来例と異なる特徴的なこと
は、同期整流器18を特有な構成に形成したことであり、
それ以外の構成は前記従来例と同様である。
【００２８】この第１実施形態例において特徴的な同期
整流器18は、第１のＭＯＳ ＦＥＴ７と、第２のＭＯＳ
ＦＥＴ８と、バイアスダイオード20と、短絡スイッチ
素子21と、抵抗体22，23を有して構成されている。
【００２９】この同期整流器18の第１のＭＯＳ ＦＥＴ
７は従来例の図７と同様に接続されており、第２のＭＯ
Ｓ ＦＥＴ８のドレインとソースも従来例の図７の場合
と同様に接続されている。この同期整流器18において特
徴的なことは、第１のＭＯＳＦＥＴ７のドレインと第２
のＭＯＳ ＦＥＴ８のゲート間に第２のＭＯＳ ＦＥＴ
８のゲート側をカソード側の向きにしてバイアスダイオ
ード20を接続したことと、第２のＭＯＳ ＦＥＴ８のゲ
ート・ソース間に短絡スイッチ素子21を設け、この短絡
スイッチ素子21をトランス２の二次巻線６の電圧を駆動
源としてオン・オフ動作させるようにしたことである。
【００３０】前記短絡スイッチ素子21はバイポーラトラ
ンジスタにより構成されており、短絡スイッチ素子21の
コレクタ側が第２のＭＯＳ ＦＥＴ８のゲート側に接続
され、短絡スイッチ素子21のエミッタ側は第２のＭＯＳ
ＦＥＴ８のソース側に接続されている。そして、短絡
スイッチ素子21のベースは抵抗体22と23の直列接続部に
接続されている。そして、抵抗体22，23の直列回路の一
端側は第１のＭＯＳＦＥＴ７のゲート側に、他端側は第
１のＭＯＳ ＦＥＴ７のソース側にそれぞれ接続されて
いる。なお、これら抵抗体22，23は二次巻線６の電源電
圧を短絡スイッチ素子21にバイアスするために設けられ
るものである。
【００３１】次のこの第１実施形態例の動作を図２のタ
イムチャートを参照して説明する。まず、時刻ｔ0 でメ
インスイッチ素子４がオンすると、従来例と同様にトラ
ンス２の二次巻線６に電圧ｖn2が誘起し、この電圧が第
１のＭＯＳ ＦＥＴ７のゲート・ソース間電圧ｖGS1 と
して印加され、第１のＭＯＳ ＦＥＴ７と短絡スイッチ
素子21は共に順方向のバイアス電圧が印加されてオンす
る。第１のＭＯＳ ＦＥＴ７のオン動作により、チョー
クコイル12には第１のＭＯＳ ＦＥＴ７を通して電流が
流れる。このときチョークコイル12に流れる電流ｉc と
第１のＭＯＳＦＥＴ７に流れる電流ｉ1 は等しい。
【００３２】一方、短絡スイッチ素子21のオン動作によ
り、第２のＭＯＳ ＦＥＴ８のゲート・ソース間が短絡
されて該第２のＭＯＳ ＦＥＴ８はオフとなる。このた
め、第２のＭＯＳ ＦＥＴ８のゲート・ソース間の入力
寄生容量に帯電していた電荷は、短絡スイッチ素子21を
介して放電される。
【００３３】時刻ｔ1 でメインスイッチ素子４がオフす
ると、励磁エネルギによりトランス２の一次巻線３に逆
電圧が発生し、トランス２の二次巻線６の電圧は極性が
反転する。その結果、第１のＭＯＳ ＦＥＴ７と短絡ス
イッチ素子21はオフし、第２のＭＯＳ ＦＥＴ８がオン
する。この第２のＭＯＳ ＦＥＴ８のオン動作により、
チョークコイル12の電流は第２のＭＯＳ ＦＥＴ８を通
して流れ、チョークコイル12に流れる電流の連続性が保
たれる。このとき、チョークコイル12に流れる電流ｉc
と第２のＭＯＳ ＦＥＴ８に流れる電流ｉ2 は等しい。
また、二次巻線６の電圧の極性が反転することで、バイ
アスダイオード20は順方向にバイアスされ、二次巻線６
のエネルギがバイアスダイオード20を介して第２のＭＯ
Ｓ ＦＥＴ８のゲート・ソース間の入力寄生容量に加え
られ、第２のＭＯＳ ＦＥＴ８のゲート・ソース間の入
力寄生容量に電荷が蓄えられる。そして、その電荷は、
短絡スイッチ素子21がオフしているので、その放電経路
がバイアスダイオード20により閉ざされた状態となる。
【００３４】次に、時刻ｔ2 でトランス２の巻線電圧
（二次巻線６の電圧）が零になると、短絡スイッチ素子
21はオフ状態を維持しているから、バイアスダイオード
20は逆バイアスの状態となり、第２のＭＯＳ ＦＥＴ８
のゲート・ソース間の帯電電荷の封じ込め状態が引き続
き維持されるので、バイアスダイオード20から第２のＭ
ＯＳ ＦＥＴ８のゲートに順バイアス電圧が印加された
状態を維持する。この結果、第２のＭＯＳ ＦＥＴ８は
引き続きオン状態を維持し、チョークコイル12の電流は
引き続き第２のＭＯＳ ＦＥＴ８を通して流れ、チョー
クコイル12を流れる電流の連続性が保持される。
【００３５】そして、メインスイッチ素子４が時刻ｔ3
でオンすると、最初のｔ0 の動作状態となり、回路動作
が継続する。
【００３６】この実施形態例では、メインスイッチ素子
４がオフする期間、つまり、駆動源として機能する二次
巻線６のバイアス電圧が逆電圧となる期間では、短絡ス
イッチ素子21はオフ状態を維持するので、トランス２の
巻線電圧が零電圧になる期間、すなわちｔ2 〜ｔ3 の期
間では、バイアスダイオード20により第２のＭＯＳＦＥ
Ｔ８のゲート・ソース間の入力寄生容量の帯電電荷の放
電を阻止するので、第２のＭＯＳ ＦＥＴ８のゲート・
ソース間には電圧ｖGS2 のピーク電圧がクランプされた
格好となり、第２のＭＯＳ ＦＥＴ８を引き続きオン動
作状態に継続させることが可能となる。これにより、こ
のｔ2 〜ｔ3 の期間は、第２のＭＯＳＦＥＴ８がオン状
態で該第２のＭＯＳ ＦＥＴ８を通して電流が流れるの
で、第２のＭＯＳ ＦＥＴ８のボディダイオードや、従
来例の転流ダイオード10を通して電流が流れる場合に比
べ、その電圧降下は格段に小さいので、電力損失は非常
に小さなものとなり、回路動作の効率を格段に高めるこ
とが可能となる。
【００３７】ところで、回路動作の周波数（メインスイ
ッチ素子４のスイッチング周波数）が高くなると、回路
導体に浮遊インダクタンスが生じ、従来例の図７に示す
ような回路だと、トランス２の巻線電圧が零電圧になっ
てチョークコイル12に流れる電流が第２のＭＯＳ ＦＥ
Ｔ８から転流ダイオード10に切り換わる際に、その浮遊
インダクタンスが悪影響を及ぼし、電流の切り換え応答
性が悪くなり、回路動作の性能が悪くなるという問題が
生じる。この点、この実施形態例では転流ダイオード10
を省略しているので、転流ダイオード10のスイッチオン
の切り換え動作によらず、第２のＭＯＳ ＦＥＴ８のオ
ン状態を引き続き継続するようにして、第２のＭＯＳ
ＦＥＴ８に引き続き電流が流れるようにしているので、
時刻ｔ2での電流の切り換えが行われることはないの
で、その電流の切り換えによる浮遊インダクタンスの影
響を全く受けることがなくなり、高周波駆動を行う場合
においても、高性能の信頼性の高い回路動作が可能とな
る。
【００３８】図３には本発明の第２実施形態例が示され
ている。この第２実施形態例は短絡スイッチ素子21の駆
動源をトランス２の二次巻線６ではなく別巻線24とした
ことを特徴としており、それ以外の構成は前記第１実施
形態例と同様であり、第１実施形態例と同一の構成部分
には同一符号を付し、その重複説明は省略する。
【００３９】前記別巻線24はトランス２の二次側に二次
巻線６とは別個独立の巻線を巻いてトランス２のコアに
巻装することにより構成されており、別巻線24の一端側
は第１のＭＯＳ ＦＥＴ７および第２のＭＯＳ ＦＥＴ
８のソース側に接続されている。この別巻線24には抵抗
体22，23の直列回路が並列に接続され、抵抗体22と23の
直列接続部に短絡スイッチ素子21のベースが接続されて
いる。なお、この実施形態例では、メインスイッチ素子
４がオン状態のとき、別巻線24の一端側、つまり、抵抗
体22が接続される巻線端側にプラスの電圧が誘起され、
第１のＭＯＳＦＥＴ７と第２のＭＯＳ ＦＥＴ８のソー
ス側が接続される巻線端側にマイナスの電圧が誘起され
るように別巻線24の極性が設定されている。
【００４０】この第２実施形態例も前記第１実施形態例
と同様にメインスイッチ素子４がオンする期間では、第
１のＭＯＳ ＦＥＴ７と短絡スイッチ素子21がオン状態
となり、第２のＭＯＳ ＦＥＴ８はオフ状態となり、チ
ョークコイル12の電流は第１のＭＯＳ ＦＥＴ７を通し
て流れる。
【００４１】そして、メインスイッチ素子４がオフする
と、二次巻線６と別巻線24の極性が反転するので、第１
のＭＯＳ ＦＥＴ７と短絡スイッチ素子21が共にオフ
し、第２のＭＯＳ ＦＥＴ８がオンし、チョークコイル
12の電流が第２のＭＯＳ ＦＥＴ８を通して流れる。そ
して、このとき、第２のＭＯＳ ＦＥＴ８のゲート・ソ
ース間の入力寄生容量にバイアスダイオード20を介して
電荷が蓄えられる。
【００４２】そして、トランス２の巻線電圧が零になっ
たときには、短絡スイッチ素子21はオフ状態を維持して
いるので、バイアスダイオード20により、第２のＭＯＳ
ＦＥＴ８のゲート・ソース間の電荷の放電が阻止され
て、第２のＭＯＳ ＦＥＴ８はオン状態を継続する結
果、チョークコイル12の電流は引き続き第２のＭＯＳＦ
ＥＴ８を通って流れ、チョークコイル12を流れる電流の
連続性が保たれるのである。
【００４３】この第２実施形態例においても、トランス
２の巻線電圧が零電圧になる期間は、第２のＭＯＳ Ｆ
ＥＴ８がオン状態でチョークコイル12の電流が流れるの
で、従来例の転流ダイオード10を通して電流を流す場合
に比べ電圧降下は十分に小さなものとなり、電力損失を
格段に小さくでき、回路動作の大幅な効率化を達成でき
ることになる。
【００４４】また、トランス２の巻線電圧が零になるｔ
2 の時刻で従来例の如く第２のＭＯＳ ＦＥＴ８から転
流ダイオード10への電流の経路切り換えが行われること
はないので、回路動作が高周波駆動される場合において
も、浮遊インダクタンスの影響を受けることがないの
で、第１実施形態例と同様に回路動作の高性能化が図
れ、回路動作の信頼性を高めることが可能となる。
【００４５】さらに、この第２実施形態例では、短絡ス
イッチ素子21の駆動源を別巻線24によって得るので、こ
の別巻線24で発生する電圧を短絡スイッチ素子21の最適
動作電圧にマッチングさせることが可能となり、耐圧の
低い短絡スイッチ素子21を用いた場合においても、耐圧
上支障なく良好な回路動作を行わせることが可能とな
る。
【００４６】図４には本発明の第３実施形態例が示され
ている。この第３実施形態例は別巻線24を短絡スイッチ
素子21の駆動源とすると共に、第１のＭＯＳ ＦＥＴ７
の駆動としても機能させるように構成したことである。
そのため、メインスイッチ素子４がオンする期間でプラ
ス電圧が誘起する別巻線24の巻線端側を第１のＭＯＳＦ
ＥＴ７のゲートに接続しており、それ以外の構成は前記
図３に示す第２実施形態例と同様である。この実施形態
例も前記第１および第２の各実施形態例と同様に動作
し、同様な効果を奏するが、第１のＭＯＳ ＦＥＴ７の
駆動源を二次巻線６の代わりに別巻線24とすることによ
り、第１のＭＯＳ ＦＥＴ７の駆動電圧を第１のＭＯＳ
ＦＥＴ７の耐圧に合わせて調整できるという効果が得
られるものである。
【００４７】図５には本発明の第４実施形態例が示され
ている。この実施形態例はトランス２のコアにトランス
２の一次巻線３や二次巻線６とは別個独立の第１別巻線
24ａと第２別巻線24ｂをそれぞれ巻装し、第１別巻線24
ａを第１のＭＯＳ ＦＥＴ７の駆動源として機能させ、
第２別巻線24ｂをバイアスダイオード20へのエネルギ供
給源および第２のＭＯＳ ＦＥＴ８の駆動源として機能
させたことであり、それ以外の構成は前記第１実施形態
例と同様である。
【００４８】前記第１別巻線24ａの一端側は第１のＭＯ
Ｓ ＦＥＴ７のソースに接続され、他端側は第１のＭＯ
Ｓ ＦＥＴ７のゲートに接続されている。また、第２別
巻線24ｂの一端側は同じく第１のＭＯＳ ＦＥＴ７のソ
ースに接続され、他端側にはバイアスダイオード20のア
ノードが接続され、バイアスダイオード20のカソードは
第２のＭＯＳ ＦＥＴ８のゲートに接続されている。
【００４９】前記第１別巻線24ａは前記メインスイッチ
素子４がオンする期間に第１のＭＯＳ ＦＥＴ７のゲー
トに接続される巻線端側にプラスの電圧が誘起される極
性に設定されており、第２別巻線24ｂは前記第１別巻線
24ａとは極性が逆となるように設定されている。
【００５０】この第４実施形態例ではメインスイッチ素
子４がオンする期間は、第１別巻き線24ａからバイアス
電圧が印加されて第１のＭＯＳ ＦＥＴ７はオンし、ま
た、短絡スイッチ素子21もトランス２の二次巻線６側か
らバイアス電圧が印加されてオンし、第２のＭＯＳ Ｆ
ＥＴ８はオフ状態となり、第２のＭＯＳ ＦＥＴ８のゲ
ート・ソース間の寄生容量の電荷は短絡スイッチ21によ
り放電される。
【００５１】メインスイッチ素子４がオフすると、各巻
線３，６，24ａ，24ｂの極性が反転する結果、第１のＭ
ＯＳ ＦＥＴ７と短絡スイッチ素子21はオフし、第２の
ＭＯＳ ＦＥＴ８はオンする。そして、第２のＭＯＳ
ＦＥＴ８のゲート・ソース間の寄生容量に第２別巻線24
ｂのエネルギがバイアスダイオード20を介して第２のＭ
ＯＳ ＦＥＴ８のゲート・ソース間の寄生容量に加えら
れ、このゲート・ソース間の寄生容量に電荷が蓄積され
る。そして、トランス２の巻線電圧が零電圧となる期間
においても、その第２のＭＯＳ ＦＥＴ８のゲート・ソ
ース間の寄生容量の電荷がバイアスダイオード20により
封じ込められるので、第２のＭＯＳ ＦＥＴ８はオン状
態を維持し、チョークコイル12に流れる電流の連続性を
保持するのである。
【００５２】この第４実施形態例においても、前記第１
実施形態例と同様の効果を奏する他に、第１のＭＯＳ
ＦＥＴ７をトランス２の二次巻線６ではなく第１別巻線
24ａによって駆動するので、第１のＭＯＳ ＦＥＴ７の
駆動電圧を該第１のＭＯＳＦＥＴ７の耐圧に応じて調整
できるという効果が得られるものである。
【００５３】図６には本発明の第５実施形態例が示され
ている。この第５実施形態例は前記第４実施形態例と同
様に第１別巻線24ａを第１のＭＯＳ ＦＥＴ７の駆動源
として機能させ、第２別巻線24ｂをバイアスダイオード
20へのエネルギ供給源および第２のＭＯＳ ＦＥＴ８の
駆動源として機能させる他に、さらに、第１別巻線24ａ
を短絡スイッチ素子21の駆動源として機能させたことを
特徴としており、それ以外の構成は前記第４実施形態例
と同様である。
【００５４】この第５実施形態例では第１別巻線24ａを
短絡スイッチ素子21の駆動源として機能させるために、
第１のＭＯＳ ＦＥＴ７のゲートに接続される第１別巻
線24ａの巻線端側を抵抗体22を介して短絡スイッチ素子
21のベースに接続している。
【００５５】この第５実施形態例は前記第５実施形態例
と同様な作用効果を奏するが、短絡スイッチ素子21を第
１別巻線24ａにより駆動する構成としているので、短絡
スイッチ素子21の耐圧に対応させて短絡スイッチ素子21
の駆動電圧を調整できるという効果を奏するものであ
る。
【００５６】なお、本発明は上記各実施形態例に限定さ
れることはなく、様々な実施の形態を採り得る。例え
ば、上記各実施形態例では、短絡スイッチ素子21をバイ
ポーラトランジスタにより構成したが、この短絡スイッ
チ素子21はＭＯＳ ＦＥＴ等の他のスイッチ素子を用い
て構成することができる。
【００５７】
【発明の効果】本発明はＤＣ−ＤＣ変換回路のメインス
イッチ素子がオフしたときには第１のＭＯＳ ＦＥＴが
オフし、第２のＭＯＳ ＦＥＴがオンして負荷への電流
は第２のＭＯＳ ＦＥＴを通して流れるが、ＤＣ−ＤＣ
変換回路のトランスの巻線電圧が零電圧になったときに
も、従来例の如く第２のＭＯＳ ＦＥＴから転流ダイオ
ードに電流の流れを切り換えることなく、短絡スイッチ
素子のオフ動作に伴うバイアスダイオードによる第２の
ＭＯＳ ＦＥＴのゲート・ソース間の入力寄生容量の帯
電電荷の放電阻止効果により、第２のＭＯＳ ＦＥＴを
引き続きオン動作させて負荷への電流を流すことができ
るので、前記トランスの巻線電圧が零電圧になったとき
に、転流ダイオードを通して負荷への電流を流す場合に
比べ、第２のＭＯＳ ＦＥＴでの電圧降下を格段に小さ
くすることができ、これにより、電力損失を十分に小さ
なものとすることができ、回路動作の効率を格段に高め
ることが可能となる。
【００５８】また、前記の如く、ＤＣ−ＤＣ変換回路の
トランスの巻線電圧が零になったとき、負荷への供給電
流の経路が切り換わることはなく、引き続き第２のＭＯ
ＳＦＥＴを通して流すことができるので、回路を高周波
駆動した場合においても、電流の経路の切り換えを行う
従来例のような浮遊インダクタンスの影響による電流切
り換えの応答性遅れの問題は生じることはなく、これに
より、高性能の信頼性の高い回路動作が可能となる。
【００５９】さらに、短絡スイッチ素子や第１のＭＯＳ
ＦＥＴの駆動源を別巻線（別巻線、第１別巻線、第２
別巻線）とした構成のものにあっては、短絡スイッチ素
子や第１のＭＯＳ ＦＥＴの駆動電圧を該短絡スイッチ
素子や第１のＭＯＳ ＦＥＴの最適電圧にマッチングさ
せることができるので、低耐圧の短絡スイッチ素子や第
１のＭＯＳ ＦＥＴを使用することが可能となり、これ
に伴い、消費電力の低減化と回路コストの低減を共に図
ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
【図２】同実施形態例の各回路部分の動作を示すタイム
チャートである。
【図３】本発明の第２実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
【図４】本発明の第３実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
【図５】本発明の第４実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
【図６】本発明の第５実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
【図７】従来例の同期整流器をＤＣ−ＤＣ変換回路に組
み込み状態で示す回路図である。
【図８】従来の図７に示す回路の各部の動作を示すタイ
ムチャートである。
【符号の説明】
６ 二次巻線 ７ 第１のＭＯＳ ＦＥＴ ８ 第２のＭＯＳ ＦＥＴ 18 同期整流器 20 バイアスダイオード 21 短絡スイッチ素子 24 別巻線 24ａ 第１別巻線 24ｂ 第２別巻線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 直流電源にトランスの一次巻線とメイン
    スイッチ素子の直列回路が接続され、前記メインスイッ
    チ素子のオン・オフ駆動により前記トランスの二次巻線
    に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
    回路に組み込まれる同期整流器において、前記メインス
    イッチ素子がオンしたときにマイナスの電圧が発生する
    側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
    Ｔのドレインが、プラスの電圧が発生する側の前記トラ
    ンスの二次巻線の他端側に第１のＭＯＳ ＦＥＴのゲー
    トがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのゲ
    ートに第２のＭＯＳ ＦＥＴのドレインが、前記第１の
    ＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴのソー
    スがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのド
    レインと第２のＭＯＳ ＦＥＴのゲート間には第２のＭ
    ＯＳ ＦＥＴのゲート側をカソード側としてバイアスダ
    イオードが接続されており、この第２のＭＯＳ ＦＥＴ
    のゲートとソース間には前記トランスの二次巻線の電圧
    を駆動源として前記第１のＭＯＳ ＦＥＴのゲートがプ
    ラス電位となる期間をオン期間としてオンして前記第２
    のＭＯＳ ＦＥＴのゲート・ソース間を短絡する短絡ス
    イッチ素子が設けられている同期整流器。
  2. 【請求項２】 直流電源にトランスの一次巻線とメイン
    スイッチ素子の直列回路が接続され、前記メインスイッ
    チ素子のオン・オフ駆動により前記トランスの二次巻線
    に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
    回路に組み込まれる同期整流器において、前記メインス
    イッチ素子がオンしたときにマイナスの電圧が発生する
    側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
    Ｔのドレインが、プラスの電圧が発生する側の前記トラ
    ンスの二次巻線の他端側に第１のＭＯＳ ＦＥＴのゲー
    トがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのゲ
    ートに第２のＭＯＳ ＦＥＴのドレインが、前記第１の
    ＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴのソー
    スがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのド
    レインと第２のＭＯＳ ＦＥＴのゲート間には第２のＭ
    ＯＳ ＦＥＴのゲート側をカソード側としてバイアスダ
    イオードが接続されており、この第２のＭＯＳ ＦＥＴ
    のゲートとソース間には短絡スイッチ素子が設けられ、
    前記トランスのコアには前記トランスの二次巻線とは独
    立した別個の別巻線が巻装されており、この別巻線は前
    記メインスイッチ素子のオン期間にプラスの電圧が発生
    する巻線端側が前記短絡スイッチ素子側に接続されて前
    記メインスイッチ素子のオン期間に同期させて短絡スイ
    ッチ素子をオンする短絡スイッチ素子の駆動源と成して
    いる同期整流器。
  3. 【請求項３】 直流電源にトランスの一次巻線とメイン
    スイッチ素子の直列回路が接続され、前記メインスイッ
    チ素子のオン・オフ駆動により前記トランスの二次巻線
    に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
    回路に組み込まれる同期整流器において、前記メインス
    イッチ素子がオンしたときにマイナスの電圧が発生する
    側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
    Ｔのドレインが、プラスの電圧が発生する側の前記トラ
    ンスの二次巻線の他端側に第２のＭＯＳ ＦＥＴのドレ
    インがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴの
    ソースに第２のＭＯＳ ＦＥＴのソースが接続され、前
    記第１のＭＯＳ ＦＥＴのドレインと第２のＭＯＳ Ｆ
    ＥＴのゲート間には第２のＭＯＳ ＦＥＴのゲート側を
    カソード側としてバイアスダイオードが接続されてお
    り、また、前記第２のＭＯＳ ＦＥＴのゲートとソース
    間には短絡スイッチ素子が設けられ、前記トランスのコ
    アには前記トランスの二次巻線とは独立した別個の別巻
    線が巻装されており、この別巻線は前記メインスイッチ
    素子のオン期間にプラスの電圧が発生する巻線端側が前
    記第１のＭＯＳ ＦＥＴのゲート側と短絡スイッチ素子
    側に接続されて第１のＭＯＳ ＦＥＴと短絡スイッチ素
    子を前記メインスイッチ素子のオン期間に同期させてオ
    ンする駆動源と成している同期整流器。
  4. 【請求項４】 直流電源にトランスの一次巻線とメイン
    スイッチ素子の直列回路が接続され、前記メインスイッ
    チ素子のオン・オフ駆動により前記トランスの二次巻線
    に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
    回路に組み込まれる同期整流器において、前記メインス
    イッチ素子がオンしたときにマイナスの電圧が発生する
    側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
    Ｔのドレインが、プラスの電圧が発生する側の前記トラ
    ンスの二次巻線の他端側に第２のＭＯＳ ＦＥＴのドレ
    インがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴの
    ソースに第２のＭＯＳ ＦＥＴのソースが接続され、ま
    た、前記第２のＭＯＳＦＥＴのゲートとソース間には前
    記トランスの二次巻線の電圧を駆動源として前記メイン
    スイッチ素子のオン期間にオンする短絡スイッチ素子が
    設けられ、前記トランスのコアには前記トランスの一次
    巻線および二次巻線とは別個独立の第１別巻線と第２別
    巻線とがそれぞれ巻装されており、前記第１別巻線は前
    記メインスイッチ素子のオン期間にプラスの電圧が発生
    する巻線端側が前記第１のＭＯＳＦＥＴのゲート側に接
    続されて該第１のＭＯＳ ＦＥＴの駆動源と成し、前記
    メインスイッチ素子のオン期間にマイナスの電圧が発生
    する第２別巻線の巻線端側と前記第２のＭＯＳ ＦＥＴ
    のゲート間にはカソード側をゲート側としたバイアスダ
    イオードが接続されている同期整流器。
  5. 【請求項５】 直流電源にトランスの一次巻線とメイン
    スイッチ素子の直列回路が接続され、前記メインスイッ
    チ素子のオン・オフ駆動により前記トランスの二次巻線
    に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
    回路に組み込まれる同期整流器において、前記メインス
    イッチ素子がオンしたときにマイナスの電圧が発生する
    側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
    Ｔのドレインが、プラスの電圧が発生する側の前記トラ
    ンスの二次巻線の他端側に第２のＭＯＳ ＦＥＴのドレ
    インがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴの
    ソースに第２のＭＯＳ ＦＥＴのソースが接続され、ま
    た、前記第２のＭＯＳＦＥＴのゲートとソース間には短
    絡スイッチ素子が設けられ、前記トランスのコアには前
    記トランスの一次巻線および二次巻線とは別個独立の第
    １別巻線と第２別巻線とがそれぞれ巻装されており、前
    記第１別巻線は前記メインスイッチ素子のオン期間にプ
    ラスの電圧が発生する巻線端側が前記第１のＭＯＳ Ｆ
    ＥＴのゲート側と前記短絡スイッチ素子側に接続されて
    前記第１のＭＯＳ ＦＥＴと短絡スイッチ素子を前記メ
    インスイッチ素子のオン期間に同期させてオンする駆動
    源と成し、前記メインスイッチ素子のオン期間にマイナ
    スの電圧が発生する第２別巻線の巻線端側と前記第２の
    ＭＯＳ ＦＥＴのゲート間にはカソード側をゲート側と
    したバイアスダイオードが接続されている同期整流器。
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* Cited by examiner, † Cited by third party
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EP1439303B1 (en) * 2001-10-22 2011-12-14 Yamaha Hatsudoki Kabushiki Kaisha Autochoke controller

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EP1439303B1 (en) * 2001-10-22 2011-12-14 Yamaha Hatsudoki Kabushiki Kaisha Autochoke controller

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