JPH095707A - 液晶表示パネル駆動回路 - Google Patents
液晶表示パネル駆動回路Info
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- JPH095707A JPH095707A JP14922595A JP14922595A JPH095707A JP H095707 A JPH095707 A JP H095707A JP 14922595 A JP14922595 A JP 14922595A JP 14922595 A JP14922595 A JP 14922595A JP H095707 A JPH095707 A JP H095707A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【目的】小規模な回路構成でオフセット補正を行う液晶
表示パネル駆動回路を提供する。 【構成】 通常表示動作時とオフセット補正動作時の各
々に対応する制御信号ａ，ｂ，ｃを出力する信号発生回
路２４と、制御信号ａの非活性化に応答して信号ＶＢａ
の供給を受けこの信号ＶＢａ対応の表示信号ＢＯをそれ
ぞれラインＬ１〜Ｌｍに出力し、信号ａの活性化に応答
して基準電位Ｖｓｔの供給を受けこの基準電位Ｖｓｔに
対応して自己の出力信号ＢＯを補正するオフセット補正
機能付のバッファアンプＢＣ１〜ＢＣｍとを備える。
表示パネル駆動回路を提供する。 【構成】 通常表示動作時とオフセット補正動作時の各
々に対応する制御信号ａ，ｂ，ｃを出力する信号発生回
路２４と、制御信号ａの非活性化に応答して信号ＶＢａ
の供給を受けこの信号ＶＢａ対応の表示信号ＢＯをそれ
ぞれラインＬ１〜Ｌｍに出力し、信号ａの活性化に応答
して基準電位Ｖｓｔの供給を受けこの基準電位Ｖｓｔに
対応して自己の出力信号ＢＯを補正するオフセット補正
機能付のバッファアンプＢＣ１〜ＢＣｍとを備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は液晶表示パネル駆動回路
に関し、特に液晶表示素子をＸ−Ｙマトリクス状に配列
して画像を表示する液晶表示パネルの駆動用の液晶表示
パネル駆動回路に関する。
に関し、特に液晶表示素子をＸ−Ｙマトリクス状に配列
して画像を表示する液晶表示パネルの駆動用の液晶表示
パネル駆動回路に関する。
【０００２】
【従来の技術】この種の液晶表示パネル（ＬＣＤ）は、
大画面で高精細かつ高階調の映像ディスプレイを実現で
きることともに、フラットパネルによるコンパクト性、
低電圧駆動性および低消費電力性によりその需要はます
ます拡大しつつある。
大画面で高精細かつ高階調の映像ディスプレイを実現で
きることともに、フラットパネルによるコンパクト性、
低電圧駆動性および低消費電力性によりその需要はます
ます拡大しつつある。
【０００３】このＬＣＤを駆動して高品質の表示画像を
得るためには、各画素の液晶表示素子（以下画素素子）
に印加する駆動信号のばらつき特に駆動信号の一時保持
用のバッファアンプによるオフセット電圧を抑圧するこ
とにより、輝度むらを抑制する必要がある。
得るためには、各画素の液晶表示素子（以下画素素子）
に印加する駆動信号のばらつき特に駆動信号の一時保持
用のバッファアンプによるオフセット電圧を抑圧するこ
とにより、輝度むらを抑制する必要がある。
【０００４】従来この種のオフセット電圧の抑圧方法
は、オフセット電圧検出時に各信号線に発生したオフセ
ット電圧を検出し、この検出したオフセット電圧のデー
タを記憶し通常動作時にこれを再生して入力信号に負方
向に重畳することにより行なっていた。
は、オフセット電圧検出時に各信号線に発生したオフセ
ット電圧を検出し、この検出したオフセット電圧のデー
タを記憶し通常動作時にこれを再生して入力信号に負方
向に重畳することにより行なっていた。
【０００５】上記の方法で駆動信号のばらつきを抑制す
る駆動回路を備える特開平２−２６４５８１号公報記載
の従来のＬＣＤ駆動回路の構成を部分的にブロックで示
す回路図である図５を参照すると、この従来の液晶表示
パネル駆動回路は、液晶表示パネル１００と、入力映像
信号を増幅して駆動用の映像信号ＶＤを出力する利得制
御アンプ１１と、電圧源１３とアンプ１１の出力とを切
替るスイッチ１２と、電圧源１３と、差動型のアンプ１
４と、電圧源１５と、Ａ／Ｄ変換器１６と、メモリ１７
と、Ｄ／Ａ変換器１８と、アンプ１９と、各部のタイミ
ング信号を生成するタイミング制御回路２０とを備え
る。
る駆動回路を備える特開平２−２６４５８１号公報記載
の従来のＬＣＤ駆動回路の構成を部分的にブロックで示
す回路図である図５を参照すると、この従来の液晶表示
パネル駆動回路は、液晶表示パネル１００と、入力映像
信号を増幅して駆動用の映像信号ＶＤを出力する利得制
御アンプ１１と、電圧源１３とアンプ１１の出力とを切
替るスイッチ１２と、電圧源１３と、差動型のアンプ１
４と、電圧源１５と、Ａ／Ｄ変換器１６と、メモリ１７
と、Ｄ／Ａ変換器１８と、アンプ１９と、各部のタイミ
ング信号を生成するタイミング制御回路２０とを備え
る。
【０００６】液晶表示パネル１００は、液晶表示素子か
ら成る表示部１と、駆動信号に応答して表示部を駆動す
る駆動部２とから成る。
ら成る表示部１と、駆動信号に応答して表示部を駆動す
る駆動部２とから成る。
【０００７】表示部１は、水平（Ｘ軸）方向，垂直（Ｙ
軸）方向の各々の信号線であるｎ本のゲート線Ｇ１〜Ｇ
ｎと、ｍ本のラインＬ１〜Ｌｍと、ゲート線Ｇ１〜Ｇｎ
に各々の制御端子（以下ゲート）をラインＬ１〜Ｌｍに
それぞれ一端を接続したＮチャネルＦＥＴから成るスイ
ッチ素子Ｍ１１，Ｍ２１，…，Ｍｎ１，Ｍ１２，Ｍ２
２，…，Ｍｎ２，…，Ｍ１ｍ，…，Ｍｎｍと、これらス
イッチ素子Ｍ１１〜Ｍｎｍの他端にそれぞれ一端を接続
しし他端をターゲット端子ＴＴに接続した液晶セルＣ１
１，Ｃ２１，…，Ｃｎｍとを備える。
軸）方向の各々の信号線であるｎ本のゲート線Ｇ１〜Ｇ
ｎと、ｍ本のラインＬ１〜Ｌｍと、ゲート線Ｇ１〜Ｇｎ
に各々の制御端子（以下ゲート）をラインＬ１〜Ｌｍに
それぞれ一端を接続したＮチャネルＦＥＴから成るスイ
ッチ素子Ｍ１１，Ｍ２１，…，Ｍｎ１，Ｍ１２，Ｍ２
２，…，Ｍｎ２，…，Ｍ１ｍ，…，Ｍｎｍと、これらス
イッチ素子Ｍ１１〜Ｍｎｍの他端にそれぞれ一端を接続
しし他端をターゲット端子ＴＴに接続した液晶セルＣ１
１，Ｃ２１，…，Ｃｎｍとを備える。
【０００８】駆動部２は、垂直クロック信号φ１Ｎ，φ
２Ｎの供給に応答してシフト動作しそれぞれ正負各極性
の垂直駆動信号φＨ１〜φＨｍ，ＢφＨ１〜ＢφＨｍを
出力する各々ｍ段のシフトレジスタ２１，２３と、水平
クロック信号φ１Ｖ，φ２Ｖの供給に応答してシフト動
作し順次駆動パルス信号φＶ１，φＶ２，…，φＶｎを
ゲート線Ｇ１〜Ｇｎの各々に出力するシフトレジスタ２
２と、各々のゲートに垂直駆動信号φＨ１〜φＨｍの供
給を受け共通接続した入力端に端子Ｔ１を経由して映像
信号ＶＤの供給を受けるスイッチ素子Ｍａ１、Ｍａ２，
…，Ｍａｍと、出力を反転入力に帰還しスイッチ素子Ｍ
ａ１、Ｍａ２，…，Ｍａｍの各々の出力を非反転入力に
接続したバッファアンプＢａ１〜Ｂａｍと、ゲートに端
子Ｔ２からのデータ取込信号の供給を受け各々の入力端
にバッファアンプＢａ１〜Ｂａｍの各々の出力の供給を
受けるスイッチ素子Ｍｂ１〜Ｍｂｍと、出力を反転入力
に帰還し非反転入力へのスイッチ素子Ｍｂ１〜Ｍｂｍの
各々の出力の供給に応答してラインＬ１〜Ｌｍを駆動す
るバッファアンプＢｂ１，Ｂｂ２，…，Ｂｂｍと、各々
のゲートに信号ＢφＨ１〜ＢφＨｍの供給を受け各々の
入力端がそれぞれラインＬ１〜Ｌｍに接続され出力端が
共通に端子Ｔ３を経由してアンプ１４の反転入力端に接
続されたスイッチ素子Ｍｃ１，Ｍｃ２，…，Ｍｃｍとを
備える。
２Ｎの供給に応答してシフト動作しそれぞれ正負各極性
の垂直駆動信号φＨ１〜φＨｍ，ＢφＨ１〜ＢφＨｍを
出力する各々ｍ段のシフトレジスタ２１，２３と、水平
クロック信号φ１Ｖ，φ２Ｖの供給に応答してシフト動
作し順次駆動パルス信号φＶ１，φＶ２，…，φＶｎを
ゲート線Ｇ１〜Ｇｎの各々に出力するシフトレジスタ２
２と、各々のゲートに垂直駆動信号φＨ１〜φＨｍの供
給を受け共通接続した入力端に端子Ｔ１を経由して映像
信号ＶＤの供給を受けるスイッチ素子Ｍａ１、Ｍａ２，
…，Ｍａｍと、出力を反転入力に帰還しスイッチ素子Ｍ
ａ１、Ｍａ２，…，Ｍａｍの各々の出力を非反転入力に
接続したバッファアンプＢａ１〜Ｂａｍと、ゲートに端
子Ｔ２からのデータ取込信号の供給を受け各々の入力端
にバッファアンプＢａ１〜Ｂａｍの各々の出力の供給を
受けるスイッチ素子Ｍｂ１〜Ｍｂｍと、出力を反転入力
に帰還し非反転入力へのスイッチ素子Ｍｂ１〜Ｍｂｍの
各々の出力の供給に応答してラインＬ１〜Ｌｍを駆動す
るバッファアンプＢｂ１，Ｂｂ２，…，Ｂｂｍと、各々
のゲートに信号ＢφＨ１〜ＢφＨｍの供給を受け各々の
入力端がそれぞれラインＬ１〜Ｌｍに接続され出力端が
共通に端子Ｔ３を経由してアンプ１４の反転入力端に接
続されたスイッチ素子Ｍｃ１，Ｍｃ２，…，Ｍｃｍとを
備える。
【０００９】次に、図５を参照して、従来の液晶表示パ
ネル駆動回路の動作について説明すると、まず、シフト
レジスタ２２は水平クロック信号φ１Ｖ，φ２Ｖの供給
を受けると、このシフトレジスタ２２は各出力端子から
順次駆動パルス信号φＶ１，φＶ２，…，φＶｎを、ゲ
ート線Ｇ１，Ｇ２，…，Ｇｎ経由でスイッチ素子Ｍ１１
〜Ｍｎｍの水平方向の各列毎、すなわちＭ１１〜Ｍ１
ｍ，Ｍ２１〜Ｍ２ｍ，…，Ｍｎ１〜Ｍｎｍ毎のゲートに
それぞれ供給する。一方、シフトレジスタ２１はクロッ
ク信号φ１Ｎ，φ２Ｎの供給を受け、駆動信号φＨ１〜
φＨｍをスイッチ素子Ｍａ１，Ｍａ２，…，Ｍａｍの各
々のゲートに供給する。これらスイッチ素子Ｍａ１、Ｍ
ａ２，…，Ｍａｍの各々の入力端に端子Ｔ１を経由して
映像信号ＶＤが入力している。スイッチ素子Ｍａ１、Ｍ
ａ２，…，Ｍａｍの各々は、これら信号φＨ１〜φＨｍ
および信号ＶＤの供給に応答した出力をバッファアンプ
Ｂａ１〜Ｂａｍの各々に供給する。これらバッファアン
プＢａ１〜Ｂａｍはそれぞれ駆動信号のホールド回路と
して機能する。次に、バッファアンプＢａ１〜Ｂａｍの
各々は出力信号をそれぞれスイッチ素子Ｍｂ１〜Ｍｂｍ
に供給し、これらスイッチ素子Ｍｂ１〜Ｍｂｍの各々は
ゲートへのデータ取込信号ＨＢＬＫの供給に応答して出
力信号をそれぞれバッファアンプＢｂ１，Ｂｂ２，…，
Ｂｂｍに供給する。これらバッファアンプＢｂ１〜Ｂｂ
ｍの各々は駆動信号をそれぞれ信号ラインＬ１〜Ｌｍに
供給する。
ネル駆動回路の動作について説明すると、まず、シフト
レジスタ２２は水平クロック信号φ１Ｖ，φ２Ｖの供給
を受けると、このシフトレジスタ２２は各出力端子から
順次駆動パルス信号φＶ１，φＶ２，…，φＶｎを、ゲ
ート線Ｇ１，Ｇ２，…，Ｇｎ経由でスイッチ素子Ｍ１１
〜Ｍｎｍの水平方向の各列毎、すなわちＭ１１〜Ｍ１
ｍ，Ｍ２１〜Ｍ２ｍ，…，Ｍｎ１〜Ｍｎｍ毎のゲートに
それぞれ供給する。一方、シフトレジスタ２１はクロッ
ク信号φ１Ｎ，φ２Ｎの供給を受け、駆動信号φＨ１〜
φＨｍをスイッチ素子Ｍａ１，Ｍａ２，…，Ｍａｍの各
々のゲートに供給する。これらスイッチ素子Ｍａ１、Ｍ
ａ２，…，Ｍａｍの各々の入力端に端子Ｔ１を経由して
映像信号ＶＤが入力している。スイッチ素子Ｍａ１、Ｍ
ａ２，…，Ｍａｍの各々は、これら信号φＨ１〜φＨｍ
および信号ＶＤの供給に応答した出力をバッファアンプ
Ｂａ１〜Ｂａｍの各々に供給する。これらバッファアン
プＢａ１〜Ｂａｍはそれぞれ駆動信号のホールド回路と
して機能する。次に、バッファアンプＢａ１〜Ｂａｍの
各々は出力信号をそれぞれスイッチ素子Ｍｂ１〜Ｍｂｍ
に供給し、これらスイッチ素子Ｍｂ１〜Ｍｂｍの各々は
ゲートへのデータ取込信号ＨＢＬＫの供給に応答して出
力信号をそれぞれバッファアンプＢｂ１，Ｂｂ２，…，
Ｂｂｍに供給する。これらバッファアンプＢｂ１〜Ｂｂ
ｍの各々は駆動信号をそれぞれ信号ラインＬ１〜Ｌｍに
供給する。
【００１０】一方、上記各駆動信号のばらつきを抑制す
るために、各信号ラインＬ１〜Ｌｍはそれぞれゲートに
信号ＢφＨ１〜ＢφＨｍの供給を受けるスイッチ素子Ｍ
ｃ１，Ｍｃ２，…，Ｍｃｍを経由して相互に接続され、
この共通接続点の信号ＯＬが端子Ｔ３を経由して差動ア
ンプ１４の反転入力に供給される。一方、このアンプ１
４の非反転入力には電圧源１５から所定の基準電圧Ｖｒ
ｅｆが供給される。これら信号ＯＬと電圧Ｖｒｅｆとの
差電圧に応答したアンプ１４の出力信号ＯＳはＡ／Ｄ変
換器１６に供給され、これをＡ／Ｄ変換したディジタル
化データがメモリ１７に書込まれる。次に、このメモリ
１７からの読出データはＤ／Ａ変換器１８でアナログデ
ータに再変換され、アンプ１９を経由して利得制御信号
ＧＣとしてアンプ１１の利得制御端子に供給される。
るために、各信号ラインＬ１〜Ｌｍはそれぞれゲートに
信号ＢφＨ１〜ＢφＨｍの供給を受けるスイッチ素子Ｍ
ｃ１，Ｍｃ２，…，Ｍｃｍを経由して相互に接続され、
この共通接続点の信号ＯＬが端子Ｔ３を経由して差動ア
ンプ１４の反転入力に供給される。一方、このアンプ１
４の非反転入力には電圧源１５から所定の基準電圧Ｖｒ
ｅｆが供給される。これら信号ＯＬと電圧Ｖｒｅｆとの
差電圧に応答したアンプ１４の出力信号ＯＳはＡ／Ｄ変
換器１６に供給され、これをＡ／Ｄ変換したディジタル
化データがメモリ１７に書込まれる。次に、このメモリ
１７からの読出データはＤ／Ａ変換器１８でアナログデ
ータに再変換され、アンプ１９を経由して利得制御信号
ＧＣとしてアンプ１１の利得制御端子に供給される。
【００１１】アンプ１１は、利得制御信号ＧＣに応答し
た利得で入力端子ＴＩからの入力映像信号を増幅し、出
力信号ＶＤをスイッチ１２に供給する。スイッチ１２は
映像信号ＶＤと電圧源１５と同様の電圧源１３からの基
準電位Ｖｒｅｆとを選択的に出力して液晶表示パネル１
００の端子Ｔ１に供給する。
た利得で入力端子ＴＩからの入力映像信号を増幅し、出
力信号ＶＤをスイッチ１２に供給する。スイッチ１２は
映像信号ＶＤと電圧源１５と同様の電圧源１３からの基
準電位Ｖｒｅｆとを選択的に出力して液晶表示パネル１
００の端子Ｔ１に供給する。
【００１２】また、カウンタおよび関連論理回路で構成
されるタイミング制御回路２０は、信号ＨＢＬＫ，φ１
Ｖ，φ２Ｖ，φ１Ｎ，φ２Ｎ等を液晶表示パネル１００
の各スイッチ素子Ｍｂ１〜Ｍｂｍ，シフトレジスタ２１
〜２３等に供給するとともに、スイッチ１２，Ａ／Ｄ変
換器１６，メモリ１７，Ｄ／Ａ変換器１８等を制御す
る。
されるタイミング制御回路２０は、信号ＨＢＬＫ，φ１
Ｖ，φ２Ｖ，φ１Ｎ，φ２Ｎ等を液晶表示パネル１００
の各スイッチ素子Ｍｂ１〜Ｍｂｍ，シフトレジスタ２１
〜２３等に供給するとともに、スイッチ１２，Ａ／Ｄ変
換器１６，メモリ１７，Ｄ／Ａ変換器１８等を制御す
る。
【００１３】これら各信号の相互関係をタイムチャート
で示す図６を併せて参照して従来のＬＣＤ駆動回路の通
常の動作についてさらに説明すると、クロック信号φ１
Ｎ，φ２Ｎの供給に応答してシフトレジスタ２１は駆動
信号φＨ１，φＨ２，…，φＨｍを順次アクティブにし
ていく。これよりスイッチ素子Ｍａ１〜Ｍａｍは順次オ
ン状態となり、端子Ｔ１を経由して供給されるアンプ１
１からの映像信号ＶＤをバッファアンプＢａ１〜Ｂａｍ
に順次取込みこれを信号ＶＢａとして保持する。その
後、これらスイッチ素子Ｍａ１〜Ｍａｍは順次閉じてい
くことでバッファアンプＢａ１〜Ｂａｍに保持された信
号ＶＢａを次段に出力する。次に、タイミング制御回路
２０が発生する信号ＨＢＬＫの供給に応答してスイッチ
素子Ｍｂ１〜Ｍｂｍを開き信号ＶＢａをバッファアンプ
Ｂｂ１〜Ｂｂｍに供給する。その後、スイッチ素子Ｍｂ
１〜Ｍｂｍを閉じることによりバッファアンプＢｂ１〜
Ｂｂｍは供給を受けた信号ＶＢａを信号ＶＢｂとして保
持し、バッファアンプＢｂ１〜Ｂｂｍの出力として垂直
信号線Ｌ１〜Ｌｍを経由して液晶セルのスイッチ素子Ｍ
１１〜Ｍｎｍに供給する。
で示す図６を併せて参照して従来のＬＣＤ駆動回路の通
常の動作についてさらに説明すると、クロック信号φ１
Ｎ，φ２Ｎの供給に応答してシフトレジスタ２１は駆動
信号φＨ１，φＨ２，…，φＨｍを順次アクティブにし
ていく。これよりスイッチ素子Ｍａ１〜Ｍａｍは順次オ
ン状態となり、端子Ｔ１を経由して供給されるアンプ１
１からの映像信号ＶＤをバッファアンプＢａ１〜Ｂａｍ
に順次取込みこれを信号ＶＢａとして保持する。その
後、これらスイッチ素子Ｍａ１〜Ｍａｍは順次閉じてい
くことでバッファアンプＢａ１〜Ｂａｍに保持された信
号ＶＢａを次段に出力する。次に、タイミング制御回路
２０が発生する信号ＨＢＬＫの供給に応答してスイッチ
素子Ｍｂ１〜Ｍｂｍを開き信号ＶＢａをバッファアンプ
Ｂｂ１〜Ｂｂｍに供給する。その後、スイッチ素子Ｍｂ
１〜Ｍｂｍを閉じることによりバッファアンプＢｂ１〜
Ｂｂｍは供給を受けた信号ＶＢａを信号ＶＢｂとして保
持し、バッファアンプＢｂ１〜Ｂｂｍの出力として垂直
信号線Ｌ１〜Ｌｍを経由して液晶セルのスイッチ素子Ｍ
１１〜Ｍｎｍに供給する。
【００１４】また、クロック信号φ１Ｖ，φ２Ｖの供給
に応答してシフトレジスタ２２は駆動信号φｖ１〜φｖ
ｎを発生し順次アクティブにしていく。これら信号φｖ
１〜φｖｎの供給に応答して表示部１のスイッチ素子Ｍ
１１〜Ｍ１ｍ，Ｍ２１〜Ｍ２ｍ，，…，，Ｍｎ１〜Ｍｎ
ｍを順次選択し、所要の表示が行われる。
に応答してシフトレジスタ２２は駆動信号φｖ１〜φｖ
ｎを発生し順次アクティブにしていく。これら信号φｖ
１〜φｖｎの供給に応答して表示部１のスイッチ素子Ｍ
１１〜Ｍ１ｍ，Ｍ２１〜Ｍ２ｍ，，…，，Ｍｎ１〜Ｍｎ
ｍを順次選択し、所要の表示が行われる。
【００１５】次にオフセット電圧の補正動作について説
明すると、まず、オフセット電圧の検出時には、タイミ
ング制御回路２０からの信号ＣＯの供給に応答してスイ
ッチ１２を電圧源１３側に切換え、入力信号として基準
電圧Ｖｒｅｆを端子Ｔ１に供給するとともに、シフトレ
ジスタ２１の出力信号φＨ１〜φＨｍを全て高電位とす
るように制御する。なおこの制御はシフトレジスタ２１
がＤ型フリップフロップで構成されている場合には初段
の入力を高電位に固定することにより容易に実施でき
る。これにより、全信号ラインＬ１〜Ｌｍには基準電位
Ｖｒｅｆが供給されるが、このとき各信号ラインＬ１〜
Ｌｍの信号には、それぞれバッファアンプＢａ１〜Ｂａ
ｍ，Ｂｂ１〜Ｂｂｍ等によるオフセット電圧ΔＶｅｆｆ
が重畳されている。この信号ラインＬ１〜Ｌｍの信号
は、シフトレジスタ２３からの駆動パルス信号ＢφＨ１
〜ＢφＨｍにしたがって順次スイッチ素子Ｍｃ１〜Ｍｃ
ｍを開くことにより端子Ｔ３に信号ＬＯとして出力され
る。
明すると、まず、オフセット電圧の検出時には、タイミ
ング制御回路２０からの信号ＣＯの供給に応答してスイ
ッチ１２を電圧源１３側に切換え、入力信号として基準
電圧Ｖｒｅｆを端子Ｔ１に供給するとともに、シフトレ
ジスタ２１の出力信号φＨ１〜φＨｍを全て高電位とす
るように制御する。なおこの制御はシフトレジスタ２１
がＤ型フリップフロップで構成されている場合には初段
の入力を高電位に固定することにより容易に実施でき
る。これにより、全信号ラインＬ１〜Ｌｍには基準電位
Ｖｒｅｆが供給されるが、このとき各信号ラインＬ１〜
Ｌｍの信号には、それぞれバッファアンプＢａ１〜Ｂａ
ｍ，Ｂｂ１〜Ｂｂｍ等によるオフセット電圧ΔＶｅｆｆ
が重畳されている。この信号ラインＬ１〜Ｌｍの信号
は、シフトレジスタ２３からの駆動パルス信号ＢφＨ１
〜ＢφＨｍにしたがって順次スイッチ素子Ｍｃ１〜Ｍｃ
ｍを開くことにより端子Ｔ３に信号ＬＯとして出力され
る。
【００１６】次に、アンプ１４は反転入力に供給された
信号ＬＯと非反転入力に供給されている基準電位Ｖｒｅ
ｆとの差電位に応答して上述のオフセット電圧ΔＶｅｆ
ｆに対応する電位のオフセット信号ＯＳを抽出する。こ
の信号ＯＳをＡ／Ｄ変換器１６にて上述の駆動パルス信
号ＢφＨ１〜ＢφＨｍに同期してディジタル化し、この
ディジタル化信号をメモリ１７の対応アドレスに書込
む。
信号ＬＯと非反転入力に供給されている基準電位Ｖｒｅ
ｆとの差電位に応答して上述のオフセット電圧ΔＶｅｆ
ｆに対応する電位のオフセット信号ＯＳを抽出する。こ
の信号ＯＳをＡ／Ｄ変換器１６にて上述の駆動パルス信
号ＢφＨ１〜ＢφＨｍに同期してディジタル化し、この
ディジタル化信号をメモリ１７の対応アドレスに書込
む。
【００１７】通常の動作時には、シフトレジスタ２１か
ら駆動パルス信号φＨ１〜φＨｍに同期してメモリ１７
の対応アドレスを読出し、読出されたディジタル信号を
Ｄ／Ａ変換器１８でアナログ信号に再生してアンプ１９
に供給する。アンプ１９はこの再生アナログ信号を増幅
し制御信号Ｇとしてアンプ１１の利得を制御する。これ
により各信号ラインＬ１〜Ｌｍのオフセット電圧ΔＶｅ
ｆｆを負方向で重畳することで相殺して補正するもので
ある。
ら駆動パルス信号φＨ１〜φＨｍに同期してメモリ１７
の対応アドレスを読出し、読出されたディジタル信号を
Ｄ／Ａ変換器１８でアナログ信号に再生してアンプ１９
に供給する。アンプ１９はこの再生アナログ信号を増幅
し制御信号Ｇとしてアンプ１１の利得を制御する。これ
により各信号ラインＬ１〜Ｌｍのオフセット電圧ΔＶｅ
ｆｆを負方向で重畳することで相殺して補正するもので
ある。
【００１８】近年、液晶表示パネルも薄形化が進み、液
晶表示パネル内の周辺部品もできるだけ少なくすること
が要請されるようになってきた。しかし、この従来のＬ
ＣＤ駆動回路はオペアンプやＡ／Ｄ変換器，Ｄ／Ａ変換
器、およびメモリなどの専用の周辺回路を使用するため
その容積分が増加し液晶表示パネル内の周辺部品の占め
る割合が大きくなり薄形化に逆行している。また、これ
ら、専用周辺回路の使用はコストが割り高になる。特に
オペアンプは調整の必要があるため工数がかかり人件費
も必要となる。
晶表示パネル内の周辺部品もできるだけ少なくすること
が要請されるようになってきた。しかし、この従来のＬ
ＣＤ駆動回路はオペアンプやＡ／Ｄ変換器，Ｄ／Ａ変換
器、およびメモリなどの専用の周辺回路を使用するため
その容積分が増加し液晶表示パネル内の周辺部品の占め
る割合が大きくなり薄形化に逆行している。また、これ
ら、専用周辺回路の使用はコストが割り高になる。特に
オペアンプは調整の必要があるため工数がかかり人件費
も必要となる。
【００１９】
【発明が解決しようとする課題】上述した従来の液晶表
示パネル駆動回路は、オフセット電圧の補正用にオペア
ンプやＡ／Ｄ変換器やＤ／Ａ変換器、メモリなどの専用
周辺回路を必要とするため、これら周辺回路の占有容積
が増大し近年要望が強くなってきている液晶表示パネル
の薄型化の阻害要因となるという欠点があった。
示パネル駆動回路は、オフセット電圧の補正用にオペア
ンプやＡ／Ｄ変換器やＤ／Ａ変換器、メモリなどの専用
周辺回路を必要とするため、これら周辺回路の占有容積
が増大し近年要望が強くなってきている液晶表示パネル
の薄型化の阻害要因となるという欠点があった。
【００２０】また、これら周辺回路の使用は部品および
回路の調整に必要な人件費を含むコストの増大要因とな
るという欠点があった。
回路の調整に必要な人件費を含むコストの増大要因とな
るという欠点があった。
【００２１】
【課題を解決するための手段】本発明の液晶表示パネル
駆動回路は、垂直方向に平行に配設された第１の数の第
１の信号線と、水平方向に平行に配設された第２の数の
第２の信号線とを有し、これら第１および第２の信号線
の各々の交点にそれぞれ選択素子を介して設けた液晶セ
ルとを含む表示部と、クロック信号の供給に応答して前
記第１の信号線の各々を駆動する駆動パルスを順次出力
する第１のシフトレジスタと、前記駆動パルスの供給に
応答して表示入力信号を順次保持し保持信号を出力する
前記第１の数の保持回路とを含む駆動部とを備える液晶
表示パネルの駆動回路において、前記駆動部が、通常表
示動作時とオフセット補正動作時の各々に対応する第１
および第２の制御信号を出力する制御信号発生回路と、
前記第１の制御信号の供給に応答して前記保持信号の供
給を受けこの保持信号対応の表示信号をそれぞれ前記第
１の信号線に出力し、前記第２の制御信号の供給に応答
して予め定めた基準電位の供給を受けこの基準電位に対
応して自己の出力電位を補正する前記第１の数のオフセ
ット補正機能付のバッファアンプとを備えて構成されて
いる。
駆動回路は、垂直方向に平行に配設された第１の数の第
１の信号線と、水平方向に平行に配設された第２の数の
第２の信号線とを有し、これら第１および第２の信号線
の各々の交点にそれぞれ選択素子を介して設けた液晶セ
ルとを含む表示部と、クロック信号の供給に応答して前
記第１の信号線の各々を駆動する駆動パルスを順次出力
する第１のシフトレジスタと、前記駆動パルスの供給に
応答して表示入力信号を順次保持し保持信号を出力する
前記第１の数の保持回路とを含む駆動部とを備える液晶
表示パネルの駆動回路において、前記駆動部が、通常表
示動作時とオフセット補正動作時の各々に対応する第１
および第２の制御信号を出力する制御信号発生回路と、
前記第１の制御信号の供給に応答して前記保持信号の供
給を受けこの保持信号対応の表示信号をそれぞれ前記第
１の信号線に出力し、前記第２の制御信号の供給に応答
して予め定めた基準電位の供給を受けこの基準電位に対
応して自己の出力電位を補正する前記第１の数のオフセ
ット補正機能付のバッファアンプとを備えて構成されて
いる。
【００２２】
【実施例】次に、本発明の実施例を図３と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の液晶表
示パネル駆動回路は、従来と共通の表示部１と、電圧源
１３と、各ラインのオフセット電圧補正機能を有するバ
ッフアアンプを備える駆動部２Ａとを備える液晶表示パ
ネル１００Ａと、従来と共通のデータ取込信号ＨＢＬ
Ｋ，クロック信号φ１Ｖ，φ２Ｖ，φ１Ｎ，φ２Ｎに加
えてオフセット補正制御信号ＲＥＳを発生するタイミン
グ回路２０Ａとを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の液晶表
示パネル駆動回路は、従来と共通の表示部１と、電圧源
１３と、各ラインのオフセット電圧補正機能を有するバ
ッフアアンプを備える駆動部２Ａとを備える液晶表示パ
ネル１００Ａと、従来と共通のデータ取込信号ＨＢＬ
Ｋ，クロック信号φ１Ｖ，φ２Ｖ，φ１Ｎ，φ２Ｎに加
えてオフセット補正制御信号ＲＥＳを発生するタイミン
グ回路２０Ａとを備える。
【００２３】駆動部２Ａは従来と共通のシフトレジタ２
１，２２と、スイッチ素子Ｍａ１、Ｍａ２，…，Ｍａｍ
と、バッファアンプＢａ１〜Ｂａｍと、スイッチ素子Ｍ
ｂ１〜Ｍｂｍとに加えて、バッファアンプＢｂ１〜Ｂｂ
ｍの代りに上記オフセット電圧補正機能付のバッファア
ンプＢＣ１〜ＢＣｍと、信号ＲＥＳの供給に応答してバ
ッファアンプＢＣ１〜ＢＣｍの制御用の制御信号ａ，
ｂ，ｃを発生する信号発生回路２４とを備える。
１，２２と、スイッチ素子Ｍａ１、Ｍａ２，…，Ｍａｍ
と、バッファアンプＢａ１〜Ｂａｍと、スイッチ素子Ｍ
ｂ１〜Ｍｂｍとに加えて、バッファアンプＢｂ１〜Ｂｂ
ｍの代りに上記オフセット電圧補正機能付のバッファア
ンプＢＣ１〜ＢＣｍと、信号ＲＥＳの供給に応答してバ
ッファアンプＢＣ１〜ＢＣｍの制御用の制御信号ａ，
ｂ，ｃを発生する信号発生回路２４とを備える。
【００２４】バッファアンプＢＣ１〜ＢＣｍはスイッチ
素子Ｍｂ１〜Ｍｂｍの各々の出力をそれぞれ入力Ｖｉｎ
として電圧源の電圧を基準電圧Ｖｓｔとしてそれぞれ供
給を受け、出力信号ＢＯを垂直ラインＬ１〜Ｌｍの各々
に供給する。
素子Ｍｂ１〜Ｍｂｍの各々の出力をそれぞれ入力Ｖｉｎ
として電圧源の電圧を基準電圧Ｖｓｔとしてそれぞれ供
給を受け、出力信号ＢＯを垂直ラインＬ１〜Ｌｍの各々
に供給する。
【００２５】本発明を特徴ずけるバッファアンプＢＣｉ
（ｉは１〜ｍ）の構成を回路図で示す図２を参照する
と、このバッファアンプＢＣｉは入力信号ａの活性化に
応答して出力増幅回路ＢＵＦの出力ＢＯを基準電位Ｖｓ
ｔに切換えるスイッチＳ１と、信号ａの活性化に応答し
て入力信号Ｖｉｎを基準電位Ｖｓｔに切換えるスイッチ
Ｓ２と、それぞれ相互に同一形状のトランジスタＭ１，
Ｍ２およびＭ３，Ｍ４で構成された差動増幅回路ＤＡ
と、差動増幅回路ＤＡの出力を増幅する出力増幅回路Ｂ
ＵＦと、出力増幅回路ＢＵＦの出力ＢＯの供給に応答し
て入力信号ｃを通過させる論理積回路ＡＮＤと、入力信
号ｂの供給に応答して一定状態に設定され論理積回路Ａ
ＮＤの出力をクロックとして入力し順次信号Ｑ１〜Ｑ５
をそれぞれ出力するフリップフロップＦ１〜Ｆ５から成
るシフトレジスタ回路ＳＲと、信号Ｑ１〜Ｑ５の各々の
供給に応答して入力を選択するスイッチＳ３〜Ｓ７と、
ゲートにスイッチＳ３〜Ｓ７の各々の出力をソースに接
地をドレインを差動増幅回路ＤＡのトランジスタＭ３〜
Ｍ４の各々のソース間に直列接続した同一値の抵抗Ｒ１
〜Ｒ６の各々の中間接続点にそれぞれ接続したトランジ
スタＭ５〜Ｍ９とを備える。
（ｉは１〜ｍ）の構成を回路図で示す図２を参照する
と、このバッファアンプＢＣｉは入力信号ａの活性化に
応答して出力増幅回路ＢＵＦの出力ＢＯを基準電位Ｖｓ
ｔに切換えるスイッチＳ１と、信号ａの活性化に応答し
て入力信号Ｖｉｎを基準電位Ｖｓｔに切換えるスイッチ
Ｓ２と、それぞれ相互に同一形状のトランジスタＭ１，
Ｍ２およびＭ３，Ｍ４で構成された差動増幅回路ＤＡ
と、差動増幅回路ＤＡの出力を増幅する出力増幅回路Ｂ
ＵＦと、出力増幅回路ＢＵＦの出力ＢＯの供給に応答し
て入力信号ｃを通過させる論理積回路ＡＮＤと、入力信
号ｂの供給に応答して一定状態に設定され論理積回路Ａ
ＮＤの出力をクロックとして入力し順次信号Ｑ１〜Ｑ５
をそれぞれ出力するフリップフロップＦ１〜Ｆ５から成
るシフトレジスタ回路ＳＲと、信号Ｑ１〜Ｑ５の各々の
供給に応答して入力を選択するスイッチＳ３〜Ｓ７と、
ゲートにスイッチＳ３〜Ｓ７の各々の出力をソースに接
地をドレインを差動増幅回路ＤＡのトランジスタＭ３〜
Ｍ４の各々のソース間に直列接続した同一値の抵抗Ｒ１
〜Ｒ６の各々の中間接続点にそれぞれ接続したトランジ
スタＭ５〜Ｍ９とを備える。
【００２６】次に、図２および各部の動作をタイムチャ
ートで示す図３を参照してこのバッファアンプＢＣｉの
動作について説明すると、まず、通常使用時は信号ａは
非活性化されており、この信号ａの非活性化に応答して
出力増幅回路ＢＵＦの出力ＢＯをスイッチＳ１を経由し
て差動増幅回路ＤＡのトランジスタＭ３に供給し、入力
信号ＶｉｎをスイッチＳ２を経由して差動増幅回路ＤＡ
のトランジスタＭ４に供給する。出力増幅回路ＢＵＦは
差動増幅回路ＤＡの出力を増幅して信号ＢＯとして出力
する。すなわち、従来のバッファアンプＢｂｉと同一の
動作を行う。
ートで示す図３を参照してこのバッファアンプＢＣｉの
動作について説明すると、まず、通常使用時は信号ａは
非活性化されており、この信号ａの非活性化に応答して
出力増幅回路ＢＵＦの出力ＢＯをスイッチＳ１を経由し
て差動増幅回路ＤＡのトランジスタＭ３に供給し、入力
信号ＶｉｎをスイッチＳ２を経由して差動増幅回路ＤＡ
のトランジスタＭ４に供給する。出力増幅回路ＢＵＦは
差動増幅回路ＤＡの出力を増幅して信号ＢＯとして出力
する。すなわち、従来のバッファアンプＢｂｉと同一の
動作を行う。
【００２７】次に、オフセット電圧補正時には、外部よ
り信号ａが活性化され、この信号ａの活性化に応答して
スイッチＳ１，Ｓ２は基準電位ＶｓｔをトランジスタＭ
３，Ｍ４に入力するように切替る。同時に入力信号ｂの
供給に応答してシフトレジスタＳＲは出力Ｑ１をハイレ
ベルに出力Ｑ２〜Ｑ５をロウレベルに設定する。この結
果、スイッチＳ３は電源ＶＤＤに、スイッチＳ４〜Ｓ７
は接地ＧＮＤに切替わりトランジスタＭ５がオン状態、
トランジスタＭ６〜Ｍ９がオフ状態となる。上述のよう
にトランジスタＭ１とＭ２およびＭ３とＭ４の各々同志
が全く同一形状で抵抗Ｒ１〜Ｒ６が同一値であるので、
差動増幅回路ＤＡは大きく均衡を崩し出力増幅回路ＢＵ
Ｆは出力ＢＯをハイレベルとする。論理積回路ＡＮＤは
このハイレべルの出力ＢＯの供給に応答して入力信号ｃ
の通過の可能状態となる。ここで入力信号ｃを１クロッ
ク入力するとシフトレジスタＳＲはこのデータを取込み
出力Ｑ２をハイレベルとし、スイッチＳ４が電源ＶＤＤ
になることによりトランジスタＭ６がオン状態となる。
このように順次入力信号ｃを入力していくと、この例で
は３クロック分入力した時点でＱ４を出力し、スイッチ
Ｓ６を介してトランジスタＭ８がオン状態となる。この
状態で差動増幅回路ＤＡは均衡点をわずかでも過ぎたと
すると差動増幅回路ＤＡの出力は反転し出力ＢＯをロウ
レベルとする。このロウレべルの出力ＢＯの供給に応答
して論理積回路ＡＮＤは入力信号ｃのこれ以上の通過を
拒否し、シフトレジスタＳＲの出力Ｑ１〜Ｑ５のデータ
を固定する。
り信号ａが活性化され、この信号ａの活性化に応答して
スイッチＳ１，Ｓ２は基準電位ＶｓｔをトランジスタＭ
３，Ｍ４に入力するように切替る。同時に入力信号ｂの
供給に応答してシフトレジスタＳＲは出力Ｑ１をハイレ
ベルに出力Ｑ２〜Ｑ５をロウレベルに設定する。この結
果、スイッチＳ３は電源ＶＤＤに、スイッチＳ４〜Ｓ７
は接地ＧＮＤに切替わりトランジスタＭ５がオン状態、
トランジスタＭ６〜Ｍ９がオフ状態となる。上述のよう
にトランジスタＭ１とＭ２およびＭ３とＭ４の各々同志
が全く同一形状で抵抗Ｒ１〜Ｒ６が同一値であるので、
差動増幅回路ＤＡは大きく均衡を崩し出力増幅回路ＢＵ
Ｆは出力ＢＯをハイレベルとする。論理積回路ＡＮＤは
このハイレべルの出力ＢＯの供給に応答して入力信号ｃ
の通過の可能状態となる。ここで入力信号ｃを１クロッ
ク入力するとシフトレジスタＳＲはこのデータを取込み
出力Ｑ２をハイレベルとし、スイッチＳ４が電源ＶＤＤ
になることによりトランジスタＭ６がオン状態となる。
このように順次入力信号ｃを入力していくと、この例で
は３クロック分入力した時点でＱ４を出力し、スイッチ
Ｓ６を介してトランジスタＭ８がオン状態となる。この
状態で差動増幅回路ＤＡは均衡点をわずかでも過ぎたと
すると差動増幅回路ＤＡの出力は反転し出力ＢＯをロウ
レベルとする。このロウレべルの出力ＢＯの供給に応答
して論理積回路ＡＮＤは入力信号ｃのこれ以上の通過を
拒否し、シフトレジスタＳＲの出力Ｑ１〜Ｑ５のデータ
を固定する。
【００２８】表示画像の階調を２５６階調とし１階調分
の電圧差を７．８ｍＶと仮定すると、抵抗のタップ位置
の１つ分の移動に対応する電圧変化を７．８ｍＶ以内に
設定することでオフセットが解消できる。
の電圧差を７．８ｍＶと仮定すると、抵抗のタップ位置
の１つ分の移動に対応する電圧変化を７．８ｍＶ以内に
設定することでオフセットが解消できる。
【００２９】次に、図１，図２，図３を参照して本実施
例の液晶表示パネル駆動回路の動作について説明する
と、まず、通常の表示動作ではタイミング制御回路２０
Ａは制御信号ＲＥＳを非活性化し、したがって、信号発
生回路２４および制御信号ａも非活性状態であるので、
バッファアンプＢＣ１〜ＢＣｍは上述のように従来のバ
ッファアンプＢｂ１〜Ｂｂｍと同一の動作を行い、した
がって、全体の動作も駆動部２Ａの入力信号として利得
制御後の映像信号ＶＤの代りに入力映像信号ＶＩが直接
入力されるほかは従来と全く同一であるので、重複を避
けるため説明を省略する。
例の液晶表示パネル駆動回路の動作について説明する
と、まず、通常の表示動作ではタイミング制御回路２０
Ａは制御信号ＲＥＳを非活性化し、したがって、信号発
生回路２４および制御信号ａも非活性状態であるので、
バッファアンプＢＣ１〜ＢＣｍは上述のように従来のバ
ッファアンプＢｂ１〜Ｂｂｍと同一の動作を行い、した
がって、全体の動作も駆動部２Ａの入力信号として利得
制御後の映像信号ＶＤの代りに入力映像信号ＶＩが直接
入力されるほかは従来と全く同一であるので、重複を避
けるため説明を省略する。
【００３０】次に、オフセット電圧の補正動作について
説明すると、まず、タイミング制御回路２０Ａは制御信
号ＲＥＳを活性化し、信号発生回路２４はこの信号ＲＥ
Ｓの活性化に応答して制御信号ａ，ｂ，ｃの各々を図３
に示すタイミングで発生する。バッファアンプＢＣ１〜
ＢＣｍの各々はこれら制御信号ａ，ｂ，ｃの供給に応答
して上述したオフセット電圧補正動作を行う。制御信号
ＲＥＳの出力タイミングは液晶セルに表示出力時以外は
任意であり、システム起動時あるいは一定期間毎のいず
れで実施することも可能である。例えば一定期間毎で実
施する場合、本実施例の回路を用いている半導体集積回
路の温度変化によりアンプ自体のオフセット電圧が変化
しても均一な表示出力が得られる。
説明すると、まず、タイミング制御回路２０Ａは制御信
号ＲＥＳを活性化し、信号発生回路２４はこの信号ＲＥ
Ｓの活性化に応答して制御信号ａ，ｂ，ｃの各々を図３
に示すタイミングで発生する。バッファアンプＢＣ１〜
ＢＣｍの各々はこれら制御信号ａ，ｂ，ｃの供給に応答
して上述したオフセット電圧補正動作を行う。制御信号
ＲＥＳの出力タイミングは液晶セルに表示出力時以外は
任意であり、システム起動時あるいは一定期間毎のいず
れで実施することも可能である。例えば一定期間毎で実
施する場合、本実施例の回路を用いている半導体集積回
路の温度変化によりアンプ自体のオフセット電圧が変化
しても均一な表示出力が得られる。
【００３１】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図４を参照すると、この図に示す本実施例
のＬＣＤ駆動回路と上述の第１の実施例との相違点は、
液晶表示パネル１００Ｂの駆動部２Ａの代りに入力信号
としてｋビットのディジタル信号ＤＤの供給を受け、信
号φＨ１〜φＨｍの供給に応答してこの信号ＤＤをそれ
ぞれ保持するラッチＬＡ１〜ＬＡｍと、信号ＨＢＬＫの
供給に応答してラッチＬＡ１〜ＬＡｍの各々の出力をそ
れぞれ保持するラッチＬＢ１〜ＬＢｍと、これらラッチ
ＬＢ１〜ＬＢｍの出力をそれぞれＤ／Ａ変換してバッフ
ァアンプＢＣ１〜ＢＣｍに入力信号Ｖｉｎとして供給す
るＤ／Ａ変換器ＤＡ１〜ＤＡｍとを備える駆動部２Ｂを
備えることである。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図４を参照すると、この図に示す本実施例
のＬＣＤ駆動回路と上述の第１の実施例との相違点は、
液晶表示パネル１００Ｂの駆動部２Ａの代りに入力信号
としてｋビットのディジタル信号ＤＤの供給を受け、信
号φＨ１〜φＨｍの供給に応答してこの信号ＤＤをそれ
ぞれ保持するラッチＬＡ１〜ＬＡｍと、信号ＨＢＬＫの
供給に応答してラッチＬＡ１〜ＬＡｍの各々の出力をそ
れぞれ保持するラッチＬＢ１〜ＬＢｍと、これらラッチ
ＬＢ１〜ＬＢｍの出力をそれぞれＤ／Ａ変換してバッフ
ァアンプＢＣ１〜ＢＣｍに入力信号Ｖｉｎとして供給す
るＤ／Ａ変換器ＤＡ１〜ＤＡｍとを備える駆動部２Ｂを
備えることである。
【００３２】本実施例の動作について説明すると、入力
端子ＴＩから入力したディジタル信号ＤＤは駆動部２Ｂ
の端子Ｔ１を経由してラッチＬＡ１〜ＬＡｍのデータ入
力に共通に供給され、シフトレジスタ２１からの信号φ
Ｈ１〜φＨｍのタイミングにより順次ラッチＬＡ１〜Ｌ
Ａｍに取込まれる。ラッチＬＢ１〜ＬＢｍは信号ＨＢＬ
Ｋの供給に応答してラッチＬＡ１〜ＬＡｍの出力を一度
に取込みＤ／Ａ変換器ＤＡ１〜ＤＡｍに出力する。Ｄ／
Ａ変換器ＤＡ１〜ＤＡｍはディジタル信号をアナログ信
号に変換しバッファアンプＢＣ１〜ＢＣｍに入力する。
以下の動作は第１の実施例と同様である。
端子ＴＩから入力したディジタル信号ＤＤは駆動部２Ｂ
の端子Ｔ１を経由してラッチＬＡ１〜ＬＡｍのデータ入
力に共通に供給され、シフトレジスタ２１からの信号φ
Ｈ１〜φＨｍのタイミングにより順次ラッチＬＡ１〜Ｌ
Ａｍに取込まれる。ラッチＬＢ１〜ＬＢｍは信号ＨＢＬ
Ｋの供給に応答してラッチＬＡ１〜ＬＡｍの出力を一度
に取込みＤ／Ａ変換器ＤＡ１〜ＤＡｍに出力する。Ｄ／
Ａ変換器ＤＡ１〜ＤＡｍはディジタル信号をアナログ信
号に変換しバッファアンプＢＣ１〜ＢＣｍに入力する。
以下の動作は第１の実施例と同様である。
【００３３】ディジタル入力の場合、本補正回路を用い
るこによりＤ／Ａ変換器で表現される１階調分以下の補
正が可能であるため非常に有効である。
るこによりＤ／Ａ変換器で表現される１階調分以下の補
正が可能であるため非常に有効である。
【００３４】
【発明の効果】以上説明したように、本発明の液晶表示
パネル駆動回路は、基準電位に対して自己補正するオフ
セット補正機能付のバッファアンプを備えるので、周辺
回路である外付けのオフセット補正回路は不要となり、
薄型化を可能とするとともに、これら周辺回路に関わる
部品費や調整工数を削減できるという効果がある。
パネル駆動回路は、基準電位に対して自己補正するオフ
セット補正機能付のバッファアンプを備えるので、周辺
回路である外付けのオフセット補正回路は不要となり、
薄型化を可能とするとともに、これら周辺回路に関わる
部品費や調整工数を削減できるという効果がある。
【図１】本発明の液晶表示パネル駆動回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図２】本実施例のオフセット機能付バッフアアンプの
構成を示す回路図である。
構成を示す回路図である。
【図３】図２の例のバッフアアンプの動作を示すタイム
チャートである。
チャートである。
【図４】本発明の液晶表示パネル駆動回路の第２の実施
例を示す回路図である。
例を示す回路図である。
【図５】従来の液晶表示パネル駆動回路の一例を示す回
路図であるである。
路図であるである。
【図６】従来の液晶表示パネル駆動回路における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
１ 表示部 ２，２Ａ，２Ｂ 駆動部 １１，１４，１９，Ａ１ アンプ １２，Ｓ１〜Ｓ７ スイッチ １３，１５ 電圧源 １６ Ａ／Ｄ変換器 １７ メモリ １８，ＤＡ１〜ＤＡｍ Ｄ／Ａ変換器 ２０，２０Ａ タイミング制御回路 ２１〜２３，ＳＲ シフトレジスタ ２４ 信号発生回路 １００，１００Ａ，１００Ｂ 液晶表示パネル ＬＡ１〜ＬＡｍ，ＬＡ１〜ＬＡｍ ラッチ回路 Ｍａ１〜Ｍａｍ，Ｍｂ１〜Ｍｂｍ，Ｍｃ１〜Ｍｃｍ，Ｍ
１１〜Ｍ１ｍ，Ｍ２１〜Ｍ２ｍ，…，Ｍｎ１〜Ｍｎｍ
スイッチ素子 Ｂａ１〜Ｂａｍ，Ｂｂ１〜Ｂｂｍ，ＢＣ１〜ＢＣｍ
バッファアンプ ＤＡ 差動アンプ Ｆ１〜Ｆ５ フリップフロップ Ｍ１〜Ｍ９ トランジスタ ＡＮＤ ＡＮＤゲート
１１〜Ｍ１ｍ，Ｍ２１〜Ｍ２ｍ，…，Ｍｎ１〜Ｍｎｍ
スイッチ素子 Ｂａ１〜Ｂａｍ，Ｂｂ１〜Ｂｂｍ，ＢＣ１〜ＢＣｍ
バッファアンプ ＤＡ 差動アンプ Ｆ１〜Ｆ５ フリップフロップ Ｍ１〜Ｍ９ トランジスタ ＡＮＤ ＡＮＤゲート
Claims (3)
- 【請求項１】 垂直方向に平行に配設された第１の数の
第１の信号線と、水平方向に平行に配設された第２の数
の第２の信号線とを有し、これら第１および第２の信号
線の各々の交点にそれぞれ選択素子を介して設けた液晶
セルとを含む表示部と、クロック信号の供給に応答して
前記第１の信号線の各々を駆動する駆動パルスを順次出
力する第１のシフトレジスタと、前記駆動パルスの供給
に応答して表示入力信号を順次保持し保持信号を出力す
る前記第１の数の保持回路とを含む駆動部とを備える液
晶表示パネルの駆動回路において、 前記駆動部が、通常表示動作時とオフセット補正動作時
の各々に対応する第１および第２の制御信号を出力する
制御信号発生回路と、 前記第１の制御信号の供給に応答して前記保持信号の供
給を受けこの保持信号対応の表示信号をそれぞれ前記第
１の信号線に出力し、前記第２の制御信号の供給に応答
して予め定めた基準電位の供給を受けこの基準電位に対
応して自己の出力電位を補正する前記第１の数のオフセ
ット補正機能付のバッファアンプとを備えることを特徴
とする液晶表示パネル駆動回路。 - 【請求項２】 前記バッファアンプが、前記第１および
第２の制御信号の各々の供給に応答して前記保持信号と
前記基準電位とを選択的に入力信号として供給する第１
のスイッチ回路と、 各々のゲートが第１，第２の入力端である第１および第
２のトランジスタから成る差動回路を含み前記入力信号
を増幅し前記第１の信号線に対応の出力信号を出力する
演算増幅器と、 前記出力信号の供給に応答して第３の制御信号の取込可
否を制御する論理回路と、 前記第３の制御信号の供給に応答してシフト出力信号を
順次シフトさせる予め定めた段数の第２のシフトレジス
タと、 前記シフト出力信号の供給に応答して第１および第２の
電位のいずれか一方を選択し選択信号として出力する前
記段数の第２のスイッチ回路と、 前記選択信号の供給に応答して導通する前記段数の第３
のスイッチ回路と、 前記第１，第２のトランジスタの各々のソース間に直列
接続され各々の接続点を前記第３のスイッチ回路の各々
に接続した前記段数に加えて１個の抵抗とを備えること
を特徴とする請求項１記載の液晶表示パネル駆動回路。 - 【請求項３】 前記表示入力信号がディジタル信号であ
り、このディジタル入力信号を保持してディジタル保持
信号を出力するラッチ回路と、 前記ディジタル保持信号をアナログ信号に変換して前記
保持信号を生成するＤ／Ａ変換器を備えることを特徴と
する請求項１の液晶表示パネル駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149225A JP2772258B2 (ja) | 1995-06-15 | 1995-06-15 | 液晶表示パネル駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149225A JP2772258B2 (ja) | 1995-06-15 | 1995-06-15 | 液晶表示パネル駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH095707A true JPH095707A (ja) | 1997-01-10 |
| JP2772258B2 JP2772258B2 (ja) | 1998-07-02 |
Family
ID=15470604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149225A Expired - Fee Related JP2772258B2 (ja) | 1995-06-15 | 1995-06-15 | 液晶表示パネル駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772258B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121415A (ja) * | 1989-06-30 | 1991-05-23 | Toshiba Corp | ディスプレイ装置 |
| JPH03167977A (ja) * | 1989-11-28 | 1991-07-19 | Sony Corp | 液晶ディスプレイ装置 |
| JPH07162788A (ja) * | 1993-12-09 | 1995-06-23 | Sharp Corp | 信号増幅回路及びこれを用いた画像表示装置 |
-
1995
- 1995-06-15 JP JP7149225A patent/JP2772258B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121415A (ja) * | 1989-06-30 | 1991-05-23 | Toshiba Corp | ディスプレイ装置 |
| JPH03167977A (ja) * | 1989-11-28 | 1991-07-19 | Sony Corp | 液晶ディスプレイ装置 |
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| Publication number | Publication date |
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| JP2772258B2 (ja) | 1998-07-02 |
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