JPH0962505A - アドレス可変レジスタ - Google Patents
アドレス可変レジスタInfo
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- JPH0962505A JPH0962505A JP7212034A JP21203495A JPH0962505A JP H0962505 A JPH0962505 A JP H0962505A JP 7212034 A JP7212034 A JP 7212034A JP 21203495 A JP21203495 A JP 21203495A JP H0962505 A JPH0962505 A JP H0962505A
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Abstract
(57)【要約】
【課題】 各種システムに共通のハードウエアとして利
用でき、且つ、新たにＩ／Ｏを追加する場合でも、新し
いアドレスを設定して構築することのできるアドレス可
変レジスタを提供することを目的としている。 【解決手段】 ＣＰＵ１よりのアドレスデータからアド
レス設定レジスタ部３のアドレスをデコードするアドレ
スデコード部２と、シーケンシャルに選択される複数の
レジスタ選択端子３２を有し、ＣＰＵよりのレジスタア
ドレスデータを一時記憶して出力する前記アドレス設定
レジスタ部３と、前記レジスタ選択端子３２により選択
され、初期設定時にアドレス設定レジスタ部よりのレジ
スタアドレスデータを記憶し、通常動作時はＣＰＵから
のアドレスデータと比較して比較信号を出力する複数の
レジスタアドレスデータラッチ部４と、該比較信号によ
り選択され、ＣＰＵよりアクセスされる前記複数のレジ
スタ５とで構成した。
用でき、且つ、新たにＩ／Ｏを追加する場合でも、新し
いアドレスを設定して構築することのできるアドレス可
変レジスタを提供することを目的としている。 【解決手段】 ＣＰＵ１よりのアドレスデータからアド
レス設定レジスタ部３のアドレスをデコードするアドレ
スデコード部２と、シーケンシャルに選択される複数の
レジスタ選択端子３２を有し、ＣＰＵよりのレジスタア
ドレスデータを一時記憶して出力する前記アドレス設定
レジスタ部３と、前記レジスタ選択端子３２により選択
され、初期設定時にアドレス設定レジスタ部よりのレジ
スタアドレスデータを記憶し、通常動作時はＣＰＵから
のアドレスデータと比較して比較信号を出力する複数の
レジスタアドレスデータラッチ部４と、該比較信号によ
り選択され、ＣＰＵよりアクセスされる前記複数のレジ
スタ５とで構成した。
Description
【０００１】
【産業上の利用分野】本発明は、パソコン等ＣＰＵを搭
載する装置に使用するレジスタに係わり、とくに、ＣＰ
Ｕからの制御により、アドレスを可変できるものに関す
る。
載する装置に使用するレジスタに係わり、とくに、ＣＰ
Ｕからの制御により、アドレスを可変できるものに関す
る。
【０００２】
【従来の技術】従来、パソコン等ＣＰＵを搭載する装置
に使用するレジスタは、Ｉ／Ｏとしてそのアドレスが固
定化されており、それぞれの役目をもって動作・利用さ
れている。しかし、各種システム共通のハードウエアと
して利用するには、アドレスの設定・構築方法が同じで
なければならず、ほんの一部のアドレスが異なっていれ
ば、共通化できないという問題があった。また、既存の
システムの中に、新たにＩ／Ｏを追加する場合は、固定
化されたアドレスではアドレスが追加できず、対応出来
ないという問題があった。
に使用するレジスタは、Ｉ／Ｏとしてそのアドレスが固
定化されており、それぞれの役目をもって動作・利用さ
れている。しかし、各種システム共通のハードウエアと
して利用するには、アドレスの設定・構築方法が同じで
なければならず、ほんの一部のアドレスが異なっていれ
ば、共通化できないという問題があった。また、既存の
システムの中に、新たにＩ／Ｏを追加する場合は、固定
化されたアドレスではアドレスが追加できず、対応出来
ないという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、各種システムに共通のハードウエアとし
て利用でき、且つ、新たにＩ／Ｏを追加する場合でも、
新しいアドレスを設定して構築することのできるアドレ
ス可変レジスタを提供することを目的としている。
題点を解決し、各種システムに共通のハードウエアとし
て利用でき、且つ、新たにＩ／Ｏを追加する場合でも、
新しいアドレスを設定して構築することのできるアドレ
ス可変レジスタを提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、第１の発明は、ＣＰＵよりのアドレスデー
タから、アドレス設定レジスタ部のアドレスをデコード
するアドレスデコード部と、該アドレスデコード部より
のデコード信号により順次切り換えられ、複数のアドレ
スデータラッチ部を選択する複数のレジスタ選択端子を
有し、ＣＰＵよりのレジスタアドレスデータを一時記憶
して出力する前記アドレス設定レジスタ部と、該アドレ
ス設定レジスタ部の複数のレジスタ選択端子により選択
され、初期設定時にアドレス設定レジスタ部よりのレジ
スタアドレスデータを記憶し、通常動作時は該記憶した
アドレスデータとＣＰＵからのアドレスデータとを比較
して比較信号を出力する複数の前記アドレスデータラッ
チ部と、該アドレスデータラッチ部よりの比較信号によ
り選択され、ＣＰＵよりアクセスされる複数のレジスタ
とで構成した。また、第２の発明は、ＣＰＵよりのアド
レスデータから、アドレス設定レジスタ部のアドレスを
デコードするアドレスデコード部と、該アドレスデコー
ド部よりのデコード信号によりＣＰＵよりのデータを一
時記憶し、該記憶したデータから、レジスタアドレスデ
ータと、書き込み位置データとを出力し、また、レジス
タ番号データをデコードして複数のアドレスデータラッ
チ部を選択するレジスタ選択端子を有するアドレス設定
レジスタ部と、該アドレス設定レジスタ部のレジスタ選
択端子により選択され、初期設定時にアドレス設定レジ
スタ部よりの前記レジスタアドレスデータを前記書き込
み位置データに基づいて記憶し、通常動作時は該記憶し
たアドレスデータとＣＰＵからのアドレスデータとを比
較して比較信号を出力する複数のレジスタアドレスデー
タラッチ部と、前記レジスタアドレスデータラッチ部よ
りの比較信号により選択され、ＣＰＵよりアクセスされ
る複数のレジスタとで構成した。
決するため、第１の発明は、ＣＰＵよりのアドレスデー
タから、アドレス設定レジスタ部のアドレスをデコード
するアドレスデコード部と、該アドレスデコード部より
のデコード信号により順次切り換えられ、複数のアドレ
スデータラッチ部を選択する複数のレジスタ選択端子を
有し、ＣＰＵよりのレジスタアドレスデータを一時記憶
して出力する前記アドレス設定レジスタ部と、該アドレ
ス設定レジスタ部の複数のレジスタ選択端子により選択
され、初期設定時にアドレス設定レジスタ部よりのレジ
スタアドレスデータを記憶し、通常動作時は該記憶した
アドレスデータとＣＰＵからのアドレスデータとを比較
して比較信号を出力する複数の前記アドレスデータラッ
チ部と、該アドレスデータラッチ部よりの比較信号によ
り選択され、ＣＰＵよりアクセスされる複数のレジスタ
とで構成した。また、第２の発明は、ＣＰＵよりのアド
レスデータから、アドレス設定レジスタ部のアドレスを
デコードするアドレスデコード部と、該アドレスデコー
ド部よりのデコード信号によりＣＰＵよりのデータを一
時記憶し、該記憶したデータから、レジスタアドレスデ
ータと、書き込み位置データとを出力し、また、レジス
タ番号データをデコードして複数のアドレスデータラッ
チ部を選択するレジスタ選択端子を有するアドレス設定
レジスタ部と、該アドレス設定レジスタ部のレジスタ選
択端子により選択され、初期設定時にアドレス設定レジ
スタ部よりの前記レジスタアドレスデータを前記書き込
み位置データに基づいて記憶し、通常動作時は該記憶し
たアドレスデータとＣＰＵからのアドレスデータとを比
較して比較信号を出力する複数のレジスタアドレスデー
タラッチ部と、前記レジスタアドレスデータラッチ部よ
りの比較信号により選択され、ＣＰＵよりアクセスされ
る複数のレジスタとで構成した。
【０００５】
【作用】以上のように構成したので、第１の発明のアド
レス可変レジスタによれば、システム起動時に、アドレ
ス設定レジスタで順次選択される複数のレジスタのアド
レスデータをＣＰＵよりアドレス設定レジスタに入力
し、該アドレス設定レジスタより順次選択されるアドレ
スデータラッチ部にレジスタアドレスデータを順次記憶
することにより、複数のレジスタのアドレスを設定し、
第２の発明のアドレス可変レジスタによれば、システム
起動時に、ＣＰＵからアドレス設定レジスタを介して任
意にレジスタ番号を指定し、そのアドレスデータをアド
レスデータラッチ部に記憶することにより、複数のレジ
スタのアドレスを設定し、起動後は、ＣＰＵからのアド
レスデータと前記アドレスデータラッチ部に記憶したレ
ジスタアドレスデータを比較し、同じアドレスデータを
記憶するアドレスデータラッチ部が対応するレジスタを
選択し、ＣＰＵがアクセスできるようにしている。
レス可変レジスタによれば、システム起動時に、アドレ
ス設定レジスタで順次選択される複数のレジスタのアド
レスデータをＣＰＵよりアドレス設定レジスタに入力
し、該アドレス設定レジスタより順次選択されるアドレ
スデータラッチ部にレジスタアドレスデータを順次記憶
することにより、複数のレジスタのアドレスを設定し、
第２の発明のアドレス可変レジスタによれば、システム
起動時に、ＣＰＵからアドレス設定レジスタを介して任
意にレジスタ番号を指定し、そのアドレスデータをアド
レスデータラッチ部に記憶することにより、複数のレジ
スタのアドレスを設定し、起動後は、ＣＰＵからのアド
レスデータと前記アドレスデータラッチ部に記憶したレ
ジスタアドレスデータを比較し、同じアドレスデータを
記憶するアドレスデータラッチ部が対応するレジスタを
選択し、ＣＰＵがアクセスできるようにしている。
【０００６】
【実施例】以下、図面に基づいて本発明によるアドレス
可変レジスタを詳細に説明する。図１は本発明によるア
ドレス可変レジスタの一実施例を示す要部ブロック図で
ある。図において、１はＣＰＵで、プログラムに従って
各種信号を出力し、データの書き込み、読み出し等の制
御をしている。２はアドレスデコード部で、後述のアド
レス設定レジスタ部３のアドレスをデコードしてデコー
ド信号を出力している。３は前記アドレス設定レジスタ
部で、前記アドレスデコード部２が該アドレス設定レジ
スタ部３のアドレスをデコードした回数をカウントして
２回毎にカウントアップしてカウントデータを出力する
カウンタ３１と、該カウンタ３１よりのカウントデータ
により選択信号を出力する複数のレジスタ選択端子３２
を選択するシーケンシャルセレクタ３３と、前記アドレ
スデコード信号によりＣＰＵ１よりのレジスタアドレス
データを入力する第１のアンド回路３４と、該入力デー
タを一時記憶する８ビット構成の設定用レジスタ３５
と、該設定用レジスタ３５よりのレジスタアドレスデー
タを出力するレジスタアドレスデータ出力端子３６とで
構成している。４はアドレスデータラッチ部で、前記レ
ジスタ選択端子３２よりの選択信号により前記レジスタ
アドレスデータ出力端子３６よりのレジスタアドレスデ
ータを入力する第２のアンド回路４１と、前記レジスタ
アドレスデータを記憶するデータラッチ部４２と、該ラ
ッチしたデータと、ＣＰＵ１よりのアドレスデータを比
較して同じならレジスタ選択信号を出力する比較部４３
とで構成している。５はレジスターで、前記比較部４３
よりのレジスタ選択信号によりＣＰＵよりのデータライ
ンと接続される。
可変レジスタを詳細に説明する。図１は本発明によるア
ドレス可変レジスタの一実施例を示す要部ブロック図で
ある。図において、１はＣＰＵで、プログラムに従って
各種信号を出力し、データの書き込み、読み出し等の制
御をしている。２はアドレスデコード部で、後述のアド
レス設定レジスタ部３のアドレスをデコードしてデコー
ド信号を出力している。３は前記アドレス設定レジスタ
部で、前記アドレスデコード部２が該アドレス設定レジ
スタ部３のアドレスをデコードした回数をカウントして
２回毎にカウントアップしてカウントデータを出力する
カウンタ３１と、該カウンタ３１よりのカウントデータ
により選択信号を出力する複数のレジスタ選択端子３２
を選択するシーケンシャルセレクタ３３と、前記アドレ
スデコード信号によりＣＰＵ１よりのレジスタアドレス
データを入力する第１のアンド回路３４と、該入力デー
タを一時記憶する８ビット構成の設定用レジスタ３５
と、該設定用レジスタ３５よりのレジスタアドレスデー
タを出力するレジスタアドレスデータ出力端子３６とで
構成している。４はアドレスデータラッチ部で、前記レ
ジスタ選択端子３２よりの選択信号により前記レジスタ
アドレスデータ出力端子３６よりのレジスタアドレスデ
ータを入力する第２のアンド回路４１と、前記レジスタ
アドレスデータを記憶するデータラッチ部４２と、該ラ
ッチしたデータと、ＣＰＵ１よりのアドレスデータを比
較して同じならレジスタ選択信号を出力する比較部４３
とで構成している。５はレジスターで、前記比較部４３
よりのレジスタ選択信号によりＣＰＵよりのデータライ
ンと接続される。
【０００７】図２は本発明によるアドレス可変レジスタ
の別の実施例を示す要部ブロック図である。図において
図１と同一機能のものは同一記号を使用しており、本実
施例の場合、前記アドレス設定レジスタ部３は、８ビッ
ト構成の設定用レジスタ３５の上位４ビットをレジスタ
アドレスデータ部３５ａ、下位４ビット中の上位２ビッ
トを書き込み位置データ部３５ｂ、下位２ビットをレジ
スタ番号データ部３５ｃに分割し、前記レジスタアドレ
スデータ部３５ａよりのレジスタアドレスデータを出力
するレジスタアドレスデータ出力端子３６と、書き込み
位置データ部３５ｂよりの書き込み位置データを出力す
る書き込み位置データ出力端子３７と、レジスタ番号デ
ータ部３５ｃよりのレジスタ番号データをデコードする
番号デコード部３８と、該番号デコード部３８よりの複
数のデコード信号を各々出力するレジスタ選択端子３２
と、前記第１のアンド回路３４とで構成している。
の別の実施例を示す要部ブロック図である。図において
図１と同一機能のものは同一記号を使用しており、本実
施例の場合、前記アドレス設定レジスタ部３は、８ビッ
ト構成の設定用レジスタ３５の上位４ビットをレジスタ
アドレスデータ部３５ａ、下位４ビット中の上位２ビッ
トを書き込み位置データ部３５ｂ、下位２ビットをレジ
スタ番号データ部３５ｃに分割し、前記レジスタアドレ
スデータ部３５ａよりのレジスタアドレスデータを出力
するレジスタアドレスデータ出力端子３６と、書き込み
位置データ部３５ｂよりの書き込み位置データを出力す
る書き込み位置データ出力端子３７と、レジスタ番号デ
ータ部３５ｃよりのレジスタ番号データをデコードする
番号デコード部３８と、該番号デコード部３８よりの複
数のデコード信号を各々出力するレジスタ選択端子３２
と、前記第１のアンド回路３４とで構成している。
【０００８】また、アドレスデータラッチ部４は、前記
レジスタ選択端子３２よりの選択信号により前記レジス
タアドレスデータ出力端子３６よりのレジスタアドレス
データを入力する第２のアンド回路４１と、前記書き込
み位置データ出力端子３７よりの書き込み位置データを
デコードする書き込み位置デコーダ４４と、該書き込み
位置デコーダ４４よりのデコード信号により前記第２の
アンド回路よりのレジスタアドレスデータをゲートする
４個の第３のアンド回路４５（４５ａ，４５ｂ，４５
ｃ，４５ｄ）と、前記４個の第３のアンド回路よりのレ
ジスタアドレスデータを各々記憶する４個の４ビットデ
ータラッチ４２（４２ａ，４２ｂ．４２ｃ，４２ｄ）
と、前記４個のデータラッチ４２のデータとＣＰＵ１よ
りのアドレスデータを比較する前記比較部４３とで構成
している。
レジスタ選択端子３２よりの選択信号により前記レジス
タアドレスデータ出力端子３６よりのレジスタアドレス
データを入力する第２のアンド回路４１と、前記書き込
み位置データ出力端子３７よりの書き込み位置データを
デコードする書き込み位置デコーダ４４と、該書き込み
位置デコーダ４４よりのデコード信号により前記第２の
アンド回路よりのレジスタアドレスデータをゲートする
４個の第３のアンド回路４５（４５ａ，４５ｂ，４５
ｃ，４５ｄ）と、前記４個の第３のアンド回路よりのレ
ジスタアドレスデータを各々記憶する４個の４ビットデ
ータラッチ４２（４２ａ，４２ｂ．４２ｃ，４２ｄ）
と、前記４個のデータラッチ４２のデータとＣＰＵ１よ
りのアドレスデータを比較する前記比較部４３とで構成
している。
【０００９】図３は本発明によるアドレス可変レジスタ
の別の実施例を示す要部ブロック図である。図において
図１及び図２と同一機能のものは同一記号を使用してお
り、本実施例の場合、前記アドレス設定レジスタ部３の
設定用レジスタ３５は８ビット構成レジスタを２個使用
し、レジスタアドレスデータ部３５ａは一方の設定用レ
ジスタ３５の８ビットを使用し、書き込み位置データ部
３５ｂは他方のレジスタ３５の上位１ビットを使用し、
レジスタ番号データ部３５ｃは下位７ビットを使用する
ようにしている。また、アドレスデータラッチ部４の第
３のアンド回路４５は２個としている。
の別の実施例を示す要部ブロック図である。図において
図１及び図２と同一機能のものは同一記号を使用してお
り、本実施例の場合、前記アドレス設定レジスタ部３の
設定用レジスタ３５は８ビット構成レジスタを２個使用
し、レジスタアドレスデータ部３５ａは一方の設定用レ
ジスタ３５の８ビットを使用し、書き込み位置データ部
３５ｂは他方のレジスタ３５の上位１ビットを使用し、
レジスタ番号データ部３５ｃは下位７ビットを使用する
ようにしている。また、アドレスデータラッチ部４の第
３のアンド回路４５は２個としている。
【００１０】以上の構成において、つぎにその動作を、
まず、図１の実施例について説明する。電源を投入して
システムを立ち上げると、まず、ＣＰＵ１は、初期設定
プログラムに従って、各レジスタ５のアドレスを順次設
定するため、アドレス設定レジスタ部３のアドレス、例
えば、０００Ｆ（ＨＥＸ表示）をアドレスデータライン
に出力することにより、アドレスデコーダ部２がこのア
ドレスをデコードし、第１のアンド回路のゲートを開
き、また、このアドレスデコード信号が３回入力される
とカウンタ３１がカウントアップして、カウントアップ
信号を出力し、カウントアップする毎に、シーケンシャ
ルセレクタ３３の選択出力を順次切り換えるようにして
おり、初期状態では第１番目のレジスタ選択端子３２ａ
を選択するようにしている。つぎに、ＣＰＵは各レジス
タ５の所定のアドレスデータをデータラインに出力する
ことにより、ゲートを開いた前記第１のアンド回路を介
してこのアドレスデータを設定レジスタ３５に順次記憶
して出力するように制御している。
まず、図１の実施例について説明する。電源を投入して
システムを立ち上げると、まず、ＣＰＵ１は、初期設定
プログラムに従って、各レジスタ５のアドレスを順次設
定するため、アドレス設定レジスタ部３のアドレス、例
えば、０００Ｆ（ＨＥＸ表示）をアドレスデータライン
に出力することにより、アドレスデコーダ部２がこのア
ドレスをデコードし、第１のアンド回路のゲートを開
き、また、このアドレスデコード信号が３回入力される
とカウンタ３１がカウントアップして、カウントアップ
信号を出力し、カウントアップする毎に、シーケンシャ
ルセレクタ３３の選択出力を順次切り換えるようにして
おり、初期状態では第１番目のレジスタ選択端子３２ａ
を選択するようにしている。つぎに、ＣＰＵは各レジス
タ５の所定のアドレスデータをデータラインに出力する
ことにより、ゲートを開いた前記第１のアンド回路を介
してこのアドレスデータを設定レジスタ３５に順次記憶
して出力するように制御している。
【００１１】図３は図１の実施例に於いて、ＣＰＵが第
１番目のレジスタ５ａのアドレスをＨＥＸ表示で１２３
４Ｈ番地（以下アドレスはＨＥＸ表示とする）に、第２
番目のレジスタ５ｂのアドレスを５６７８Ｈ番地に設定
する場合の、設定用レジスタ３５に順次送出するデータ
を示しており、最初の８ビットデータのうち上位４ビッ
トがアドレス１２３４Ｈ番地の１の（０００１）、下位
４ビットが２の（００１０）、つぎの８ビットデータの
うち上位４ビットがアドレス１２３４Ｈ番地の３の（０
０１１）、下位４ビットが４の（０１００）を示してい
る。最初の８ビットデータが設定レジスタ３５に設定さ
れると、この８ビットデータはアドレスデータラッチ部
４に送出される。第１番目のアドレスデータラッチ部４
ａには、前記シーケンシャルセレクタより選択された第
１番目のレジスタ選択端子３２ａが接続されており、第
２のアンド回路４１ａのゲートが開放されて、前記設定
レジスタ３５よりの８ビットデータをデータラッチ部４
２ａに入力して記憶するようにしている。このようにし
て、アドレス設定レジスタ３の設定用レジスタに８ビッ
トづつのデータを順番に送出することにより、第１番目
のレジスタのアドレス１２３４Ｈ番地が、第１番目のア
ドレスデータラッチ部４ａに記憶される。
１番目のレジスタ５ａのアドレスをＨＥＸ表示で１２３
４Ｈ番地（以下アドレスはＨＥＸ表示とする）に、第２
番目のレジスタ５ｂのアドレスを５６７８Ｈ番地に設定
する場合の、設定用レジスタ３５に順次送出するデータ
を示しており、最初の８ビットデータのうち上位４ビッ
トがアドレス１２３４Ｈ番地の１の（０００１）、下位
４ビットが２の（００１０）、つぎの８ビットデータの
うち上位４ビットがアドレス１２３４Ｈ番地の３の（０
０１１）、下位４ビットが４の（０１００）を示してい
る。最初の８ビットデータが設定レジスタ３５に設定さ
れると、この８ビットデータはアドレスデータラッチ部
４に送出される。第１番目のアドレスデータラッチ部４
ａには、前記シーケンシャルセレクタより選択された第
１番目のレジスタ選択端子３２ａが接続されており、第
２のアンド回路４１ａのゲートが開放されて、前記設定
レジスタ３５よりの８ビットデータをデータラッチ部４
２ａに入力して記憶するようにしている。このようにし
て、アドレス設定レジスタ３の設定用レジスタに８ビッ
トづつのデータを順番に送出することにより、第１番目
のレジスタのアドレス１２３４Ｈ番地が、第１番目のア
ドレスデータラッチ部４ａに記憶される。
【００１２】さらに、第２番目のレジスタ５ｂのアドレ
スを５６７８Ｈ番地に設定するため、ＣＰＵ１がアドレ
ス設定レジスタ部３のアドレス、０００Ｆ（ＨＥＸ表
示）をアドレスデータラインに出力してアドレスデコー
ダがデコードするとこのアドレスデコード信号がカウン
タ３１をカウントアップして、シーケンシャルセレクタ
３３の選択出力を第２番目のレジスタ選択端子３２ｂを
選択するため、レジスタ選択端子３２ｂの接続される第
２番目のアドレスデータラッチ部４ｂの第２のアンド回
路４１ｂのゲートが開放されて、前記設定レジスタ３５
よりの８ビットデータをデータラッチ部４２ｂに入力し
て記憶するようにしている。このようにして、アドレス
設定レジスタ３の設定用レジスタに８ビットづつのデー
タを順番に送出することにより、第２番目のレジスタの
アドレス５６７８Ｈ番地が、第２番目のアドレスデータ
ラッチ部４ｂに記憶される。同様にして各レジスタ５の
アドレスを各アドレスデータラッチ部４に記憶してい
る。
スを５６７８Ｈ番地に設定するため、ＣＰＵ１がアドレ
ス設定レジスタ部３のアドレス、０００Ｆ（ＨＥＸ表
示）をアドレスデータラインに出力してアドレスデコー
ダがデコードするとこのアドレスデコード信号がカウン
タ３１をカウントアップして、シーケンシャルセレクタ
３３の選択出力を第２番目のレジスタ選択端子３２ｂを
選択するため、レジスタ選択端子３２ｂの接続される第
２番目のアドレスデータラッチ部４ｂの第２のアンド回
路４１ｂのゲートが開放されて、前記設定レジスタ３５
よりの８ビットデータをデータラッチ部４２ｂに入力し
て記憶するようにしている。このようにして、アドレス
設定レジスタ３の設定用レジスタに８ビットづつのデー
タを順番に送出することにより、第２番目のレジスタの
アドレス５６７８Ｈ番地が、第２番目のアドレスデータ
ラッチ部４ｂに記憶される。同様にして各レジスタ５の
アドレスを各アドレスデータラッチ部４に記憶してい
る。
【００１３】初期設定が終わるとＣＰＵ１は通常プログ
ラムに従って通常の動作を行うが、例えば、第１番目の
レジスタをアクセスするため、ＣＰＵが第１番目のレジ
スタに設定したアドレス１２３４Ｈ番地をアドレスライ
ンに出力すると、比較部４３がデータラッチ部４２に記
憶するアドレスデータと比較して、同じアドレス１２３
４Ｈ番地が記憶されている第１番目のアドレスデータラ
ッチ部４ａの比較器４３ａの出力がＨとなり、これに対
応するレジスタ５ａがアクセス可能となるようにしてい
る。
ラムに従って通常の動作を行うが、例えば、第１番目の
レジスタをアクセスするため、ＣＰＵが第１番目のレジ
スタに設定したアドレス１２３４Ｈ番地をアドレスライ
ンに出力すると、比較部４３がデータラッチ部４２に記
憶するアドレスデータと比較して、同じアドレス１２３
４Ｈ番地が記憶されている第１番目のアドレスデータラ
ッチ部４ａの比較器４３ａの出力がＨとなり、これに対
応するレジスタ５ａがアクセス可能となるようにしてい
る。
【００１４】つぎに、図２の実施例について、その動作
を説明する。図２の場合、ＣＰＵは初期設定動作とし
て、図１の場合と同様にアドレス設定レジスタ３のアド
レスを出力すると第１のアンド回路のゲートが開き、Ｃ
ＰＵからのデータが設定用レジスタに記憶されるが、本
実施例の場合、ＣＰＵからのデータは図４に示すように
８ビットデータの、上位４ビットはレジスタアドレスデ
ータの上位１番目のデータを、下位４ビットは書き込み
位置を指定しており、下位４ビットの内、上位２ビット
は設定レジスタ４２の記憶位置を示す記憶位置データ、
下位２ビットはレジスタ番号を示している。従って、Ｃ
ＰＵは８ビットデータを４回送出することにより、１個
のレジスタのアドレスを設定することができ、例えば、
第１番目のレジスタ５ａのアドレスを１２３４Ｈに設定
する場合、４回送出する８ビットデータは図４に示すよ
うに、（０００１１１０１）、（００１０１００１）、
（００１１０１０１）、（０００１０００１）となる。
を説明する。図２の場合、ＣＰＵは初期設定動作とし
て、図１の場合と同様にアドレス設定レジスタ３のアド
レスを出力すると第１のアンド回路のゲートが開き、Ｃ
ＰＵからのデータが設定用レジスタに記憶されるが、本
実施例の場合、ＣＰＵからのデータは図４に示すように
８ビットデータの、上位４ビットはレジスタアドレスデ
ータの上位１番目のデータを、下位４ビットは書き込み
位置を指定しており、下位４ビットの内、上位２ビット
は設定レジスタ４２の記憶位置を示す記憶位置データ、
下位２ビットはレジスタ番号を示している。従って、Ｃ
ＰＵは８ビットデータを４回送出することにより、１個
のレジスタのアドレスを設定することができ、例えば、
第１番目のレジスタ５ａのアドレスを１２３４Ｈに設定
する場合、４回送出する８ビットデータは図４に示すよ
うに、（０００１１１０１）、（００１０１００１）、
（００１１０１０１）、（０００１０００１）となる。
【００１５】アドレス設定レジスタ部３のレジスタアド
レスデータ部３５ａからは上位４ビットで構成するレジ
スタアドレスデータを出力し、書き込み位置データ部３
５ｂからは回４ビット中の上位２ビット構成の書き込み
位置データを出力している。また、回４ビットの内回２
ビットを記憶するレジスタ番号データ部３５ｃからのレ
ジスタ番号データは、番号デコード部３８にてデコード
され、第１番目から順番に選択出力端子３２ａ，３２
ｂ，３２ｃ，３２ｄより各々出力される。図４の場合
は、選択出力端子３２ａの接続される第１番目のアドレ
スデータラッチ部４ａのの第２のアンド回路のゲートが
開放され、前記レジスタアドレスデータが入力され、ま
た、書き込み位置デコード部４４にて前記書き込み位置
データがデコードされ、アドレスデータラッチ部４２の
書き込み位置が第３のアンド回路４５により選択され、
所定の位置に入力されるレジスタアドレスデータを記憶
するようにしている。以下の通常動作は、図１の実施例
と同様であるので説明を省略する。
レスデータ部３５ａからは上位４ビットで構成するレジ
スタアドレスデータを出力し、書き込み位置データ部３
５ｂからは回４ビット中の上位２ビット構成の書き込み
位置データを出力している。また、回４ビットの内回２
ビットを記憶するレジスタ番号データ部３５ｃからのレ
ジスタ番号データは、番号デコード部３８にてデコード
され、第１番目から順番に選択出力端子３２ａ，３２
ｂ，３２ｃ，３２ｄより各々出力される。図４の場合
は、選択出力端子３２ａの接続される第１番目のアドレ
スデータラッチ部４ａのの第２のアンド回路のゲートが
開放され、前記レジスタアドレスデータが入力され、ま
た、書き込み位置デコード部４４にて前記書き込み位置
データがデコードされ、アドレスデータラッチ部４２の
書き込み位置が第３のアンド回路４５により選択され、
所定の位置に入力されるレジスタアドレスデータを記憶
するようにしている。以下の通常動作は、図１の実施例
と同様であるので説明を省略する。
【００１６】つぎに、図３の実施例について、その動作
を説明する。図３の場合、ＣＰＵは初期設定動作とし
て、図２の場合と同様にアドレス設定レジスタ３のアド
レスを出力すると第１のアンド回路のゲートが開き、Ｃ
ＰＵからのデータが設定用レジスタに記憶されるが、本
実施例の場合、ＣＰＵからのデータは図６に示すように
最初の８ビットデータはレジスタアドレスデータ、つぎ
の８ビットデータの上位１ビットを書き込み位置デー
タ、下位７ビットをレジスタ番号データとしており、図
２の実施例の場合はレジスタ番号の設定は４個までであ
ったが、本例の場合は、１２８個設定できる。以下の動
作は、図２の実施例に準ずるので説明を省略する。
を説明する。図３の場合、ＣＰＵは初期設定動作とし
て、図２の場合と同様にアドレス設定レジスタ３のアド
レスを出力すると第１のアンド回路のゲートが開き、Ｃ
ＰＵからのデータが設定用レジスタに記憶されるが、本
実施例の場合、ＣＰＵからのデータは図６に示すように
最初の８ビットデータはレジスタアドレスデータ、つぎ
の８ビットデータの上位１ビットを書き込み位置デー
タ、下位７ビットをレジスタ番号データとしており、図
２の実施例の場合はレジスタ番号の設定は４個までであ
ったが、本例の場合は、１２８個設定できる。以下の動
作は、図２の実施例に準ずるので説明を省略する。
【００１７】尚、以上の本実施例ではアドレスを可変す
る対象をレジスタとしたが、レジスタの代わりに各種Ｉ
／Ｏに置き換えることができることはいうまでもない。
る対象をレジスタとしたが、レジスタの代わりに各種Ｉ
／Ｏに置き換えることができることはいうまでもない。
【００１８】
【発明の効果】以上説明したように、第１の発明のアド
レス可変レジスタによれば、システム起動時に、アドレ
ス設定レジスタで順次選択される複数のレジスタのアド
レスデータをＣＰＵよりアドレス設定レジスタに入力
し、該アドレス設定レジスタより順次選択されるアドレ
スデータラッチ部にレジスタアドレスデータを順次記憶
することにより、複数のレジスタのアドレスを設定し、
第２の発明のアドレス可変レジスタによれば、システム
起動時に、ＣＰＵからアドレス設定レジスタを介して任
意にレジスタ番号を指定し、そのアドレスデータをアド
レスデータラッチ部に記憶することにより、複数のレジ
スタのアドレスを設定し、起動後は、ＣＰＵからのアド
レスデータと前記アドレスデータラッチ部に記憶したレ
ジスタアドレスデータを比較し、同じアドレスデータを
記憶するアドレスデータラッチ部が対応するレジスタを
選択し、ＣＰＵの制御に従って、書き込み、読みだしが
なされるようにしているので、各種システムに共通のハ
ードウエアとして利用でき、且つ、新たにＩ／Ｏを追加
する場合でも、新しいアドレスを設定して構築すること
のできるアドレス可変レジスタを提供することができ
る。
レス可変レジスタによれば、システム起動時に、アドレ
ス設定レジスタで順次選択される複数のレジスタのアド
レスデータをＣＰＵよりアドレス設定レジスタに入力
し、該アドレス設定レジスタより順次選択されるアドレ
スデータラッチ部にレジスタアドレスデータを順次記憶
することにより、複数のレジスタのアドレスを設定し、
第２の発明のアドレス可変レジスタによれば、システム
起動時に、ＣＰＵからアドレス設定レジスタを介して任
意にレジスタ番号を指定し、そのアドレスデータをアド
レスデータラッチ部に記憶することにより、複数のレジ
スタのアドレスを設定し、起動後は、ＣＰＵからのアド
レスデータと前記アドレスデータラッチ部に記憶したレ
ジスタアドレスデータを比較し、同じアドレスデータを
記憶するアドレスデータラッチ部が対応するレジスタを
選択し、ＣＰＵの制御に従って、書き込み、読みだしが
なされるようにしているので、各種システムに共通のハ
ードウエアとして利用でき、且つ、新たにＩ／Ｏを追加
する場合でも、新しいアドレスを設定して構築すること
のできるアドレス可変レジスタを提供することができ
る。
【図１】本発明によるアドレス可変レジスタの一実施例
を示すブロック図である。
を示すブロック図である。
【図２】本発明によるアドレス可変レジスタの別の実施
例を示すブロック図である。
例を示すブロック図である。
【図３】本発明によるアドレス可変レジスタの別の実施
例を示すブロック図である。
例を示すブロック図である。
【図４】図１に示す実施例のアドレス設定レジスタに設
定するデータのビット構成を示す図である。
定するデータのビット構成を示す図である。
【図５】図２に示す実施例のアドレス設定レジスタに設
定するデータのビット構成を示す図である。
定するデータのビット構成を示す図である。
【図６】図３に示す実施例のアドレス設定レジスタに設
定するデータのビット構成を示す図である。
定するデータのビット構成を示す図である。
１ ＣＰＵ ２ アドレスデコーダ ３ アドレス設定レジスタ部 ４ レジスタアドレスデータラッチ部 ５ レジスタ ３１ カウンタ ３２ レジスタ選択端子 ３３ シーケンシャルセレクタ ３４ 第１のアンド回路 ３５ 設定レジスタ ３６ レジスタアドレスデータ出力端子 ３７ 書き込み位置データ出力端子 ４１ 第２のアンド回路 ４２ データラッチ部 ４３ 比較部
Claims (8)
- 【請求項１】 ＣＰＵよりのアドレスデータから、アド
レス設定レジスタ部のアドレスをデコードするアドレス
デコード部と、該アドレスデコード部よりのデコード信
号により順次切り換えられ、複数のアドレスデータラッ
チ部を選択する複数のレジスタ選択端子を有し、ＣＰＵ
よりのレジスタアドレスデータを一時記憶して出力する
前記アドレス設定レジスタ部と、該アドレス設定レジス
タ部の複数のレジスタ選択端子により選択され、初期設
定時にアドレス設定レジスタ部よりのレジスタアドレス
データを記憶し、通常動作時は該記憶したアドレスデー
タとＣＰＵからのアドレスデータとを比較して比較信号
を出力する複数の前記アドレスデータラッチ部と、該ア
ドレスデータラッチ部よりの比較信号により選択され、
ＣＰＵよりアクセスされる複数のレジスタとでなること
を特徴とするアドレス可変レジスタ。 - 【請求項２】 ＣＰＵよりのアドレスデータから、アド
レス設定レジスタ部のアドレスをデコードするアドレス
デコード部と、該アドレスデコード部よりのデコード信
号によりＣＰＵよりのデータを一時記憶し、該記憶した
データから、レジスタアドレスデータと、書き込み位置
データとを出力し、また、レジスタ番号データをデコー
ドして複数のアドレスデータラッチ部を選択するレジス
タ選択端子を有するアドレス設定レジスタ部と、該アド
レス設定レジスタ部のレジスタ選択端子により選択さ
れ、初期設定時にアドレス設定レジスタ部よりの前記レ
ジスタアドレスデータを前記書き込み位置データに基づ
いて記憶し、通常動作時は該記憶したアドレスデータと
ＣＰＵからのアドレスデータとを比較して比較信号を出
力する複数のレジスタアドレスデータラッチ部と、前記
レジスタアドレスデータラッチ部よりの比較信号により
選択され、ＣＰＵよりアクセスされる複数のレジスタと
でなることを特徴とするアドレス可変レジスタ。 - 【請求項３】 前記アドレス設定レジスタ部は、前記ア
ドレスデコード部がアドレス設定レジスタ部のアドレス
をデコードした回数をカウントして所定回数毎にカウン
トアップしてカウントデータを出力するカウンタと、該
カウンタよりのカウントデータにより選択信号を出力す
る複数のレジスタ選択端子を選択するシーケンシャルセ
レクタと、前記アドレスデコード信号によりＣＰＵより
のデータを入力する第１のアンド回路と、該入力データ
を一時記憶する設定用レジスタとでなることを特徴とす
る請求項１記載のアドレス可変レジスタ。 - 【請求項４】 前記アドレスデータラッチ部は、前記ア
ドレス設定レジスタ部の所定のレジスタ選択端子より出
力する選択信号により、前記レジスタアドレスデータを
入力する第２のアンド回路と、該レジスタアドレスデー
タを記憶するデータラッチ部と、該データラッチ部に記
憶するレジスタアドレスデータとＣＰＵよりのアドレス
データとを比較して比較信号を出力する比較部とでなる
ことを特徴とする請求項１記載のアドレス可変レジス
タ。 - 【請求項５】 前記アドレス設定レジスタ部は、前記ア
ドレスデコード部よりのデコード信号によりＣＰＵより
のデータを入力する第１のアンド回路と、該入力データ
を一時記憶する設定用レジスタと、該記憶するデータか
らレジスタアドレスデータのビットを出力するレジスタ
アドレスデータ出力部と、書き込み位置を指定するビッ
トを出力する書き込み位置データ出力部と、前記レジス
タ番号データをデコードして複数のレジスタを選択する
選択信号を出力するレジスタ選択端子を有する、番号デ
コード部とでなることを特徴とする請求項２記載のアド
レス可変レジスタ。 - 【請求項６】 前記アドレスデータラッチ部は、前記ア
ドレス設定レジスタ部の所定のレジスタ選択端子より出
力する選択信号により、前記レジスタアドレスデータを
入力する第２のアンド回路と、前記書き込み位置データ
をデコードして書き込み位置信号を出力する書き込み位
置デコード部と、前記第２のアンド回路より入力するレ
ジスタアドレスデータを前記書き込み位置信号に基づい
て記憶するデータラッチ部と、該データラッチ部に記憶
するレジスタアドレスデータとＣＰＵよりのアドレスデ
ータとを比較して比較信号を出力する比較部とでなるこ
とを特徴とする請求項２記載のアドレス可変レジスタ。 - 【請求項７】 前記設定用レジスタは、ｎビット構成と
し、上位ｎ／２ビットをレジスタアドレスデータ、下位
ｎ／２ビット中の上位ｍビットを書き込み位置データ、
下位ｎ／２−ｍビットをレジスタ番号データとして利用
していることを特徴とする請求項２記載のアドレス可変
レジスタ。 - 【請求項８】 前記設定用レジスタは、ｎビット＋ｎビ
ット構成とし、一方のｎビットをレジスタアドレスデー
タ、他方のｎビットの内、最上位ｍビットを書き込み位
置データ、下位ｎ−ｍビットをレジスタ番号データとし
て利用していることを特徴とする請求項２記載のアドレ
ス可変レジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212034A JPH0962505A (ja) | 1995-08-21 | 1995-08-21 | アドレス可変レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212034A JPH0962505A (ja) | 1995-08-21 | 1995-08-21 | アドレス可変レジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962505A true JPH0962505A (ja) | 1997-03-07 |
Family
ID=16615779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7212034A Pending JPH0962505A (ja) | 1995-08-21 | 1995-08-21 | アドレス可変レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962505A (ja) |
-
1995
- 1995-08-21 JP JP7212034A patent/JPH0962505A/ja active Pending
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