JPH05151102A - マイクロコンピユータテスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＯＭの内容を読み出すことでテストを行う
マイクロコンピュータテスト回路において、読み出しデ
ータの圧縮による不良の発生を防止する。 【構成】 ＲＯＭ３の出力をビット長に応じて複数のＤ
型フリップフロップ７および９に分散して記憶し、セレ
クタ６および８により、この分散記憶されたＲＯＭ３の
出力を順次Ｄ型フリップフロップ５に移動し記憶し、バ
スバッファ４を介して内部バス１００に出力する。 【効果】 ＲＯＭの出力を圧縮しないか、または圧縮度
を小さくでき、データ圧縮による不良の発生を防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リードオンリーメモリ
（以下、ＲＯＭという。）を内蔵したマイクロコンピュ
ータ（以下、マイコンという。）において、特に、その
内蔵するＲＯＭに記憶されるコードデータを読み出しテ
ストするマイクロコンピュータテスト回路に利用する。

【０００２】

【従来の技術】従来のＲＯＭに記憶されるコードデータ
を読み出しテストする従来例について、図３を用いて説
明する。

【０００３】図３において、５１は８ビットのデータを
記憶するラッチ回路、５２は各８ビットよりなる２系統
の信号を切り替えるセレクタ、５３はテストにおいて内
容の読み出しを行うＲＯＭで、特に、説明の都合上アド
レス８ビットで１ワードのビット長は２４ビットとす
る。５４は２４ビットのデータにおいて３ビット単位で
１ビットのパリティを生成し２４ビットのデータより８
ビットのパリティを生成するパリティ発生回路、５５は
８ビットのデータを記憶するＤ型フリップフロップ、５
６はＤ型フリップフロップ５５をバス幅８ビットの内部
バス１００に出力するためのバスバッファ、５７は８ビ
ットのデータを記憶するレジスタ、５８、５９、６０お
よび６１はアンドゲート、６２はディレイ回路、ならび
に６３はインバータである。

【０００４】内部バス１００に接続されるラッチ回路５
１は、アンドゲート５８が「ハイ」レベルの期間、内部
バス１００上のデータを取り込む。セレクタ５２は、テ
スト信号１０５により図外のプログラムカウンタの出力
するアドレス信号１０１とラッチ回路５１の出力を切り
替え、テスト信号１０５が「ハイ」レベルのときにはラ
ッチ回路５１の出力を選択出力し、「ロー」レベルのと
きにはプログラムカウンタの出力するアドレス信号１０
１を選択出力する。ＲＯＭ５３よりの読み出しデータは
２４ビットで、本マイコンの図外の命令デコーダに行く
と同時に、パリティ発生回路５４に出力される。パリテ
ィ発生回路５４はＲＯＭ５３の２４ビットの出力より８
ビットのパリティを生成し、Ｄ型フリップフロップ５５
に出力する。バスバッファ５６は、Ｄ型フリップフロッ
プ５５の出力を内部バス１００に出力するためのもの
で、アンドゲート５９が「ハイ」レベルのときだけ内部
バス１００を駆動し、「ロー」レベルのときにはハイイ
ンピーダンス状態となる。Ｄ型フリップフロップ５５
は、ディレイ回路６２の出力信号の「ロー」レベルより
「ハイ」レベルへの変化においてパリティ発生回路５４
の出力を取り込み出力する。

【０００５】ディレイ回路６２は、レジスタライト信号
１０４とマイコンを制御するクロック信号１０２が入力
され、クロック信号１０２の１周期分だけレジスタライ
ト信号１０４を遅らせる。レジスタ５７は、アンドゲー
ト６０が「ハイ」レベルのとき内部バス１００上の８ビ
ットのデータを取り込み記憶し、アンドゲート６１の出
力が「ハイ」レベルのときレジスタ５７の内容を内部バ
ス１００に出力する。アンドゲート５８は、テスト信号
１０５が「ハイ」レベルのときにレジスタライト信号１
０４を有効にする。アンドゲート５９は、テスト信号１
０５が「ハイ」レベルのときにレジスタリード信号１０
５を有効にする。アンドゲート６０は、テスト信号１０
５が「ロー」レベルのときレジスタライト信号１０４を
有効にする。アンドゲート６１は、テスト信号１０５が
「ロー」レベルのときレジスタリード信号１０３を有効
にする。インバータ６３は、テスト信号１０５を反転し
アンドゲート６０および６１の一方の入力に入力する。

【０００６】前記構成において、内蔵するＲＯＭのコー
ドデータを読み出す場合について説明する。

【０００７】レジスタ５７、ラッチ回路５１およびバス
バッファ５６は命令コードにおいて同一のアドレスが割
り当てられており、レジスタ５７はテスト動作以外で使
用され、ラッチ回路５１およびバスバッファ５６はテス
ト動作において使用される。マイコンの命令コードから
見えるレジスタはレジスタ５７であり、レジスタ５７へ
のリード動作により、レジスタリード信号１０３は「ロ
ー」レベルより「ハイ」レベルに変化して「ロー」レベ
ルとなるパルスが発生し、レジスタ５７へのライト動作
により、レジスタライト信号１０４は「ロー」レベルよ
り「ハイ」レベルに変化して「ロー」レベルになるパル
スが発生する。このレジスタリード信号１０３とレジス
タライト信号１０４とはアンドゲート５８および５９を
介してラッチ回路５１およびバスバッファ５６に入力さ
れ、またレジスタ５７にはアンドゲート６０および６１
を介して入力される。従って、テスト動作においてテス
ト信号１０５は「ハイ」レベルとなるため、レジスタ５
７へのリードおよびライトの信号であるアンドゲート６
０およびアンドゲート６１の出力は常に「ロー」レベル
となり、レジスタ５７へのアクセスができなくなる。そ
のかわりアンドゲート５８およびアンドゲート５９はテ
スト信号１０５が「ハイ」レベルとなるため、レジスタ
５７へのアクセスは全てラッチ回路５１およびバスバッ
ファ５６へのアクセスへと変更される。

【０００８】ＲＯＭ５３のデータ読み出しにおいて、ま
ず読み出したいアドレスをマイコン外部から命令コード
を入力し、実行することによりラッチ回路５１に設定す
る。この命令実行によりレジスタライト信号１０４が
「ハイ」レベルとなりラッチ回路５１に内部バス１００
上に出力されているデータを取り込むことで設定され
る。セレクタ５２はテスト信号１０５が「ハイ」レベル
であるため、ラッチ回路５１の出力をＲＯＭ５３のアド
レスとして出力し、ＲＯＭ５３はこのアドレス番地のデ
ータを出力し、パリティ発生回路５４はその出力に対応
する８ビットのパリティを生成し出力する。ディレイ回
路６２はレジスタライト信号１０４によりＲＯＭ５３の
アドレスがラッチ回路５１に設定されて後、１クロック
周期だけ遅れて出力する。ディレイ回路６２の出力はＤ
型フリップフロップ５５に入力される。従ってレジスタ
ライト信号１０４によりラッチ回路５１にＲＯＭ５３の
読み出したいアドレスを設定して後、読み出しデータが
確定する時間である１クロック周期遅れて、「ロー」レ
ベルより「ハイ」レベルに変化して「ロー」レベルとな
るパルスを発生し、Ｄ型フリップフロップ５５はＲＯＭ
５３の読み出しデータをディレイ回路６２の「ロー」レ
ベルより「ハイ」レベルへの変化においてパリティ発生
回路５４の出力を取り込み出力する。

【０００９】Ｄ型フリップフロップ５５に取り込まれた
ＲＯＭ５３の読み出しデータに対応した８ビットのパリ
ティデータは、レジスタ５７の読み出し命令によりアク
セスできる。従って、レジスタ５７へのリード動作によ
りレジスタリード信号１０３が「ロー」レベルより「ハ
イ」レベルに変化して「ロー」レベルになるパルスが発
生し、バスバッファ５６はＤ型フリップフロップ５５の
データであるＲＯＭ５３の読み出しデータに対応する８
ビットのパリティデータを内部バス１００に出力でき
る。このデータによりＲＯＭ５３のデータが正しいかど
うかをテストできる。

【００１０】

【発明が解決しようとする課題】前述した従来のマイク
ロコンピュータテスト回路においては、ＲＯＭ５３の２
４ビットのデータより３ビット単位でパリティを１ビッ
ト生成するが、これは例えば３ビットのデータ１１１、
００１、０１０、１００より生成されるパリティが同じ
であるから、２４ビットより生成される８ビットのデー
タを読み出してチェックするだけでは不良を検出できな
い欠点がある。そして、読み出しデータのビット長がさ
らに大きくなると検出できない不良はさらに増加する。

【００１１】本発明の目的は、前記の欠点を除去するこ
とにより、データの圧縮読み出しに基づく検出できない
不良の発生を小さくしたマイクロコンピュータテスト回
路を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、リードオンリ
ーメモリと、このリードオンリーメモリの内容を読み出
しマイクロコンピュータのテストを行うテスト手段とを
備えたマイクロコンピュータテスト回路において、前記
テスト手段は、前記リードオンリーメモリの読み出しア
ドレス番地を設定するための第一のレジスタ回路と、前
記リードオンリーメモリの出力の一部を入力する少なく
とも一つの第二のレジスタ回路と、前記第二のレジスタ
回路に入力されない前記リードオンリーメモリの出力と
前記第二のレジスタ回路の出力との切り替えを行う少な
くとも一つのセレクタと、前記セレクタの出力を入力す
る第三のレジスタ回路と、前記第一のレジスタ回路へア
ドレスをセットとすることにより、前記セレクタは前記
リードオンリーメモリよりの出力を選択し、前記第二お
よび第三のレジスタ回路に記憶し、前記第三のレジスタ
回路の内容を読み出すことにより前記第二のレジスタ回
路の出力を選択出力し前記第三のレジスタ回路に移動し
記憶する制御を行う制御回路とを含むことを特徴とす
る。

【００１３】また、本発明は、前記第二のレジスタ回路
および前記セレクタに入力する前記リードオンリーメモ
リの出力として前記リードオンリーメモリの出力を所定
の割合で圧縮した出力とするための複数の圧縮回路を含
むことができる。

【００１４】

【作用】ＲＯＭから読み出したデータは、データのビッ
ト長に応じて、例えば、複数の第二のレジスタ回路に分
散して記憶させ、セレクタにより順次第三のレジスタに
移動させて記憶させ、バスバッファを介して内部バスに
出力させる。

【００１５】従って、ＲＯＭからの出力信号を圧縮する
ことなく全データについてテストを行うので、データ圧
縮に基づく不良の発生を無くすことが可能となる。

【００１６】なお、データの圧縮を全部無くすのではな
く圧縮の度合を小さくすることも可能で、この場合でも
不良の発生を圧縮度の大きい場合に比べて小さくするこ
とができる。

【００１７】また、リードオンリーメモリの出力のビッ
ト長が大きい場合には、一度圧縮回路により圧縮した後
で、第二のレジスタ回路に分散して記憶させることがで
きる。

【００１８】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１９】図１は本発明の第一実施例を示すブロック
構成図である。

【００２０】図１において、１は８ビットのデータを記
憶するラッチ回路、２は各８ビットよりなる２系統の信
号を切り替えるセレクタ、３はテストにおいて内容の読
み出しを行うＲＯＭ、４はバスバッファ、５、７および
９は８ビットのデータを記憶するＤ型フリップフロッ
プ、６および８は各８ビットよりなる２系統の信号を切
り替えるセレクタ、１０は８ビットのデータを記憶する
レジスタ、１１および１２はノアゲート、１３、１４、
１５および１６はアンドゲート、１７はインバータ、１
８はノアゲート、１９はディレイ回路、１００は内部バ
ス、１０１はアドレス信号、１０２はクロック信号、１
０３はレジスタリード信号、１０４はレジスタライト信
号、ならびに１０５はテスト信号である。

【００２１】また、本第一実施例において内部バス１０
０のビット幅は８ビットとし、読み出し対象となるＲＯ
Ｍ３は説明の都合上１ワードのビット長は２４ビットで
アドレス８ビットとする。

【００２２】内部バス１００に接続されるラッチ回路１
は、アンドゲート１３が「ハイ」レベルの期間、内部バ
ス１００上のデータを取り込む。セレクタ２は、テスト
信号１０５により図外のプログラムカウンタよりのアド
レス信号１０１とラッチ回路１の出力とを切り替え、テ
スト信号１０５が「ハイ」レベルのときにはラッチ回路
１の出力を選択出力し、「ロー」レベルのときにはプロ
グラムカウンタよりのアドレス信号１０１を選択出力す
る。

【００２３】ＲＯＭ３よりの読み出しデータは２４ビッ
トで、本マイコンの図外の命令デコーダに行くと同時
に、上位８ビットがセレクタ６に、中位８ビットがセレ
クタ８に、下位８ビットがＤ型フリップフロップ９に接
続される。バスバッファ４は、Ｄ型フリップフロップ５
の出力を内部バス１００に出力するためのもので、アン
ドゲート１４が「ハイ」レベルのときだけ内部バス１０
０を駆動し、「ロー」レベルのときにはハイインピーダ
ンス状態となる。

【００２４】Ｄ型フリップフロップ５は、ノアゲート１
８の出力信号の「ロー」レベルより「ハイ」レベルへの
変化においてセレクタ６の出力を取り込み出力する。セ
レクタ６はノアゲート１１の出力が「ハイ」レベルのと
きＲＯＭ３の読み出しデータの上位８ビットのデータを
選択出力し、ノアゲート１１の出力が「ロー」レベルの
ときにＤ型フリップフロップ７の出力を選択出力する。
Ｄ型フリップフロップ７は、ノアゲート１８の出力信号
の「ロー」レベルより「ハイ」レベルへの変化において
セレクタ８の出力を取り込み出力する。セレクタ８は、
ノアゲート１１の出力が「ハイ」レベルのときにＲＯＭ
３の読み出しデータの中位８ビットのデータを選択出力
し、ノアゲート１１が「ロー」レベルのときにはＤ型フ
リップフロップ９の出力を選択出力する。Ｄ型フリップ
フロップ９は、ノアゲート１８の出力信号の「ロー」レ
ベルより「ハイ」レベルへの変化においてＲＯＭ３の読
み出しデータの下位８ビットを取り込み出力する。

【００２５】ノアゲート１８にはレジスタリード信号１
０３とディレイ回路１９の出力が入力される。ディレイ
回路１９はレジスタライト信号１０４とマイコンを制御
するクロック信号１０２が入力され、クロック周期分だ
けレジスタライト信号１０４を遅らせる。レジスタ１０
は、アンドゲート１５が「ハイ」レベルのとき内部バス
１００上の８ビットのデータを取り込み記憶し、アンド
ゲート１６の出力が「ハイ」レベルのときレジスタ１０
の内容を内部バス１００に出力する。ノアゲート１１と
ノアゲート１２とにより構成されるフリップフロップ
は、レジスタリード信号１０３によりノアゲート１１の
出力を「ロー」レベルの状態で安定し、レジスタライト
信号１０４によりノアゲート１１の出力を「ハイ」レベ
ルにして安定する。アンドゲート１３はテスト信号１０
５が「ハイ」レベルのときにレジスタライト信号１０４
を有効にする。アンドゲート１４はテスト信号１０５が
「ハイ」レベルのときにレジスタリード信号１０３を有
効にする。アンドゲート１５はテスト信号１０５が「ロ
ー」レベルのときレジスタライト信号１０５を有効にす
る。インバータ１７はテスト信号１０５を反転しアンド
ゲート１５および１６の一方の入力に入力する。

【００２６】本発明の特徴は、図１において、テスト手
段として、ＲＯＭ３の読み出しアドレス番地を設定する
ための第一のレジスタ回路としてのラッチ回路１と、Ｒ
ＯＭ３の出力の一部を入力する第二のレジスタ回路とし
てのＤ型フリップフロップ７および９と、Ｄ型フリップ
フロップ７および９に入力されないＲＯＭ３の出力とＤ
型フリップフロップ７および９の出力との切り替えを行
うセレクタ６および８と、セレクタ６の出力信号を入力
する第三のレジスタ回路としてのＤ型フリップフロップ
５と、ラッチ回路１へアドレスをセットとすることによ
り、セレクタ６および８はそれぞれＲＯＭ３よりの出力
を選択し、Ｄ型フリップフロップ５、７および９に記憶
し、Ｄ型フリップフロップ５の内容を読み出すことによ
りＤ型フリップフロップ５および７の出力を選択出力し
Ｄ型フリップフロップ５に順次移動し記憶する制御を行
う制御回路としての、アンドゲート１３および１４、ノ
アゲート１１、１２および１８、ならびにディレイ回路
１９とを含むことにある。

【００２７】次に、本第一実施例において、内蔵するＲ
ＯＭのコードデータを読み出す場合について説明する。

【００２８】テスト信号１０５を「ハイ」レベルにし
て、マイコンの命令コードを外部から入力してその命令
を実行するテスト動作状態におく。レジスタ１０、ラッ
チ回路１およびバスバッファ４は命令コードにおいて同
一のアドレスが割り当てられており、レジスタ１０はテ
スト動作以外に使用され、ラッチ回路１およびバスバッ
ファ４はテスト動作において使用される。マイコンの命
令コードから見えるレジスタはレジスタ１０であり、レ
ジスタ１０へのリード動作により、レジスタリード信号
１０３は「ロー」レベルより「ハイ」レベルに変化して
「ロー」レベルとなるパルスが発生し、レジスタ１０へ
のライト動作により、レジスタライト信号１０４に「ロ
ー」レベルより「ハイ」レベルに変化して「ロー」レベ
ルになるパルスが発生する。このレジスタリード信号１
０３およびレジスタライト信号１０４はそれぞれアンド
ゲート１３および１４を介してラッチ回路１およびバス
バッファ４に入力され、また、レジスタ１０にはアンド
ゲート１５および１６を介して入力される。従って、テ
スト動作においてテスト信号１０５は「ハイ」レベルと
なるため、レジスタ１０へのリード信号およびライト信
号であるアンドゲート１５およびアンドゲート１６の出
力は常に「ロー」レベルとなり、レジスタ１０へのアク
セスができなくなる。代わってアンドゲート１３および
アンドゲート１４はテスト信号１０５が「ハイ」レベル
となるため、レジスタ１０へのアクセスは全てラッチ回
路１およびバスバッファ４へのアクセスへと変更され
る。

【００２９】ＲＯＭ３のデータ読み出しにおいて、まず
読み出したいアドレスをマイコン外部から命令コードを
入力し、実行することによりラッチ回路１に設定する。
この命令実行によりレジスタライト信号１０４が「ハ
イ」レベルとなりラッチ回路１に内部バス１００上に出
力されているデータを取り込むことが設定される。セレ
クタ２はテスト信号１０５が「ハイ」レベルであるた
め、ラッチ回路１の出力をＲＯＭ３のアドレスとして出
力し、ＲＯＭ３はこのアドレス番地のデータを出力す
る。ノアゲート１１および１２により構成されるフリッ
プフロップはレジスタライト信号１０４によりノアゲー
ト１１の出力を「ハイ」レベルにして安定する。従っ
て、セレクタ６および８はＲＯＭ３の出力を選択し出力
する。

【００３０】ディレイ回路１９はレジスタライト信号１
０４によりＲＯＭ３のアドレスがラッチ回路１に設定さ
れて後、１クロック周期だけ遅れて出力する。ディレイ
回路１９の出力はノアゲート１８を介してＤ型フリップ
フロップ５、７および９に入力される。従って、レジス
タライト信号１０４によりラッチ回路１にＲＯＭ３の読
み出したいアドレスを設定して後、読み出しデータが確
定する時間である１クロック遅れて、ノアゲート１８の
出力は「ハイ」レベル、「ロー」レベル、「ハイ」レベ
ルのパルスを発生し、ノアゲート１８の「ロー」レベル
より「ハイ」レベルへの変化において、Ｄ型フリップフ
ロップ５、７および９はＲＯＭ３の読み出しデータを取
り込む。

【００３１】Ｄ型フリップフロップ５、７および９に取
り込まれたＲＯＭ３の読み出しデータは、レジスタ１０
の読み出し命令によりアクセスできる。従って、レジス
タ１０へのリード動作によりレジスタリード信号１０３
が「ロー」レベルより「ハイ」レベルに変化して「ロ
ー」レベルになるパルスが発生し、この信号はアンドゲ
ート１４を介してバスバッファ４に入力するため、Ｄ型
フリップフロップ５のデータであるＲＯＭ３の読み出し
データの上位８ビット分のデータを内部バス１００に出
力できる。

【００３２】また、レジスタリード信号１０３によりノ
アゲート１１および１２により構成されるフリップフロ
ップは、ノアゲート１１の出力を「ロー」レベルにして
安定する。これによりセレクタ６および８はＲＯＭ３よ
りの信号を切り換えて、セレクタ６はＤ型フリップフロ
ップ７の出力を、セレクタ８はＤ型フリップフロップ９
の出力を選択する。ノアゲート１８によりレジスタリー
ド信号１０３は反転するため、レジスタリード信号１０
３に発生する「ロー」レベルから「ハイ」レベルに変化
し再び「ロー」レベルに戻るパルスにおいて、「ロー」
レベルから「ハイ」レベルへの変化においてセレクタ６
および８の出力を切り換え、「ハイ」レベルから「ロ
ー」レベルへの変化において、セレクタ６および８の出
力をＤ型フリップフロップ５および７は取り込むため、
Ｄ型フリップフロップ５にはＤ型フリップフロップ７の
データが、Ｄ型フリップフロップ７にはＤ型フリップフ
ロップ９のデータが記憶される。従って、もう一度レジ
スタ１０へのアクセスする命令を実行することで、Ｄ型
フリップフロップ５の内容を読み出せば、ＲＯＭ３の読
み出しデータの中位８ビットのデータを確認できる。ま
た、この操作によりＤ型フリップフロップ５の内容はＤ
型フリップフロップ７の内容に書き換えられるため、再
度読み出すことで、ＲＯＭ３のラッチ回路１に設定した
アドレスの内容を全て読み出すことができる。すなわ
ち、ラッチ回路１にアドレスを設定して読み出すという
操作を繰り返すことでＲＯＭ３の全てのデータをテスト
できる。

【００３３】図２は本発明の第二実施例を示すブロック
構成図である。

【００３４】図２において、２０は８ビットのデータを
記憶するラッチ回路、２１は各８ビットによりなる２系
統の信号を切り替えるセレクタ、２２はテストにおいて
内容の読み出しを行うＲＯＭで１ワードを構成するビッ
ト長は４８ビットでアドレスは８ビットである。２３、
２４および２５は各１６ビットのデータを２ビット単位
でパリティを生成し８ビットのパリティに変換するパリ
ティ発生回路、２６はバスバッファ、２７、２９および
３１は８ビットのデータを記憶するＤ型フリップフロッ
プ、２８および３０は各８ビットよりなる２系統の信号
を切り替えるセレクタ、３２は８ビットのデータを記憶
するレジスタ、３３、３４、３５および３６はアンドゲ
ート、３７はディレイ回路、３８および３９はノアゲー
ト、４０はインバータ、ならびに４１はノアゲートであ
る。

【００３５】本第二実施例においては、図１の第一実施
例に対して、ＲＯＭ２２の１ワードのビット長が２４ビ
ットより４８ビットになっており、そのため、本発明の
特徴とするところの、圧縮回路として１６ビット単位の
パリティ生成により８ビットに変換するパリティ発生回
路２３、２４および２５を付加したものである。

【００３６】ＲＯＭ２２の読み出しデータの４８ビット
を２４ビットに圧縮しているため検出できない不良が発
生する可能性があるが、圧縮の度合いが低いためテスト
において検出できない不良の発生率は４８ビットを８ビ
ットに圧縮して読み出す場合と比較して低くできる。

【００３７】

【発明の効果】以上説明したように、本発明は、ＲＯＭ
の読み出しをマイコンのレジスタ操作の命令を使用して
行うことにより、ＲＯＭの全てのデータを読み出すこと
ができるため、ＲＯＭのワード数がどれだけ増加しても
正確なテストができる効果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例を示すブロック構成図。

【図２】本発明の第二実施例を示すブロック構成図。

【図３】従来例を示すブロック構成図。

【符号の説明】

１、２０、５１ ラッチ回路 ２、６、８、２１、２８、３０、５２ セレクタ ３、２２、５３ ＲＯＭ ４、２６、５６ バスバッファ ５、７、９、２７、２９、３１、５５ Ｄ型フリップ
フロップ １０、３２、５７ レジスタ １１、１２、１８、３８、３９、４１ ノアゲート １３〜１６、３３〜３６、５８〜６１ アンドゲート １７、４０、６３ インバータ １９、３７、６２ ディレイ回路 ２３、２４、２５、５４ パリティ発生回路 １００ 内部バス １０１ アドレス信号 １０２ クロック信号 １０３ レジスタリード信号 １０４ レジスタライト信号 １０５ テスト信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３５０ Ｂ 9290−5Ｂ 15/78 ５１０ Ｋ 7530−5Ｌ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 リードオンリーメモリと、このリードオ
   ンリーメモリの内容を読み出しマイクロコンピュータの
   テストを行うテスト手段とを備えたマイクロコンピュー
   タテスト回路において、 前記テスト手段は、 前記リードオンリーメモリの読み出しアドレス番地を設
   定するための第一のレジスタ回路と、 前記リードオンリーメモリの出力の一部を入力する少な
   くとも一つの第二のレジスタ回路と、 前記第二のレジスタ回路に入力されない前記リードオン
   リーメモリの出力と前記第二のレジスタ回路の出力との
   切り替えを行う少なくとも一つのセレクタと、 前記セレクタの出力を入力する第三のレジスタ回路と、 前記第一のレジスタ回路へアドレスをセットすることに
   より、前記セレクタは前記リードオンリーメモリよりの
   出力を選択し、前記第二および第三のレジスタ回路に記
   憶し、前記第三のレジスタ回路の内容を読み出すことに
   より前記第二のレジスタ回路の出力を選択出力し前記第
   三のレジスタ回路に移動し記憶する制御を行う制御回路
   とを含むことを特徴とするマイクロコンピュータテスト
   回路。
2. 【請求項２】 請求項１に記載のマイクロコンピュータ
   テスト回路において、 前記第二のレジスタ回路および前記セレクタに入力する
   前記リードオンリーメモリの出力として前記リードオン
   リーメモリの出力を所定の割合で圧縮した出力とするた
   めの複数の圧縮回路を含むことを特徴とするマイクロコ
   ンピュータテスト回路。