JPH0963271A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0963271A JPH0963271A JP7233392A JP23339295A JPH0963271A JP H0963271 A JPH0963271 A JP H0963271A JP 7233392 A JP7233392 A JP 7233392A JP 23339295 A JP23339295 A JP 23339295A JP H0963271 A JPH0963271 A JP H0963271A
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Abstract
(57)【要約】
【目的】 オーバドライブ形式で駆動されるセンスアン
プに一つの動作電源を供給する降圧回路の降圧電圧が不
所望にレベル上昇する虞を防止する。 【構成】 センスアンプ（３）の活性化タイミングにお
いて最初外部電源電圧（ＶＤＤ）を動作電源としてセン
スアンプに供給し、次に降圧回路（１）で形成された降
圧電圧（ＶＤＬ）を動作電源として供給する、オーバド
ライブ技術を採用するとき、降圧回路を、電流源（Ｑ５
０）と高抵抗（Ｒ１）との直列接続点（Ｎｏｕｔ）に前
記降圧電圧を形成する降圧ユニット（１０）に加えて、
直列接続点の電圧が前記降圧電圧以上とされる所定電圧
において当該直列結合点を接地電位（ＶＳＳ）に導通さ
せるディスチャージユニット（１１）を設けて構成す
る。
プに一つの動作電源を供給する降圧回路の降圧電圧が不
所望にレベル上昇する虞を防止する。 【構成】 センスアンプ（３）の活性化タイミングにお
いて最初外部電源電圧（ＶＤＤ）を動作電源としてセン
スアンプに供給し、次に降圧回路（１）で形成された降
圧電圧（ＶＤＬ）を動作電源として供給する、オーバド
ライブ技術を採用するとき、降圧回路を、電流源（Ｑ５
０）と高抵抗（Ｒ１）との直列接続点（Ｎｏｕｔ）に前
記降圧電圧を形成する降圧ユニット（１０）に加えて、
直列接続点の電圧が前記降圧電圧以上とされる所定電圧
において当該直列結合点を接地電位（ＶＳＳ）に導通さ
せるディスチャージユニット（１１）を設けて構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、オーバドライブ形式で
駆動されるセンスアンプを備えた半導体記憶装置に関
し、例えば高集積化のために動作電圧が低電圧化された
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に適用して有効な技術に関する。
駆動されるセンスアンプを備えた半導体記憶装置に関
し、例えば高集積化のために動作電圧が低電圧化された
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭの記憶容量を増大させるために
メモリセルトランジスタ等のＭＯＳトランジスタは小型
化され、それによってＭＯＳトランジスタのゲート長の
縮小化に伴ってゲート酸化膜が薄膜化されるので、動作
電圧の低電圧化が進められている。特にＤＲＡＭは、ハ
イレベルの読み出し動作効率を落とさない（若しくはハ
イレベルの読み出し動作マージンを比較的大きくする）
ようにしてハイレベルの書込み（メモリセルの蓄積容量
に対する充電動作）を行おうとする場合には、ワード線
の選択レベルを上げるか、メモリセルのデータ入出力端
子が結合されたデータ線の電圧（センスアンプの増幅動
作によるデータ線の到達レベル）を下げることが効果的
である。但し、上述のようにトランジスタの高集積化に
伴ってＭＯＳトランジスタのゲート酸化膜が薄膜化され
ている場合にはワード線の電圧レベルをむやみに上げる
とゲート酸化膜が破壊し易くなってＤＲＡＭの信頼性の
点において好ましくない。このような事情により、デー
タ線の電圧を下げることが余儀なくされる。このように
データ線の電圧を低電圧化すると、センスアンプの高速
動作の妨げになる。即ち、センスアンプの動作電源の電
圧が低くされると、センスアンプに流れる電流が少なく
なり、メモリセルの電荷情報がデータ線に読出されたと
き相補関係にあるデータ線に形成される微少電位差を増
幅する速度が低下される。
メモリセルトランジスタ等のＭＯＳトランジスタは小型
化され、それによってＭＯＳトランジスタのゲート長の
縮小化に伴ってゲート酸化膜が薄膜化されるので、動作
電圧の低電圧化が進められている。特にＤＲＡＭは、ハ
イレベルの読み出し動作効率を落とさない（若しくはハ
イレベルの読み出し動作マージンを比較的大きくする）
ようにしてハイレベルの書込み（メモリセルの蓄積容量
に対する充電動作）を行おうとする場合には、ワード線
の選択レベルを上げるか、メモリセルのデータ入出力端
子が結合されたデータ線の電圧（センスアンプの増幅動
作によるデータ線の到達レベル）を下げることが効果的
である。但し、上述のようにトランジスタの高集積化に
伴ってＭＯＳトランジスタのゲート酸化膜が薄膜化され
ている場合にはワード線の電圧レベルをむやみに上げる
とゲート酸化膜が破壊し易くなってＤＲＡＭの信頼性の
点において好ましくない。このような事情により、デー
タ線の電圧を下げることが余儀なくされる。このように
データ線の電圧を低電圧化すると、センスアンプの高速
動作の妨げになる。即ち、センスアンプの動作電源の電
圧が低くされると、センスアンプに流れる電流が少なく
なり、メモリセルの電荷情報がデータ線に読出されたと
き相補関係にあるデータ線に形成される微少電位差を増
幅する速度が低下される。
【０００３】そこで、センスアンプを低電圧下で高速動
作させる技術として、センスアンプのオーバドライブ技
術がある。例えばセンスアンプがＣＭＯＳスタティック
ラッチ形態で構成されるとき、Ｐチャンネル型ＭＯＳト
ランジスタのソースには、センスアンプ活性化タイミン
グの最初に外部電源電圧ＶＤＤを与え、次いで外部電源
電圧ＶＤＤを降圧した電圧ＶＤＬを与えて、センスアン
プを動作させる。センスアンプのオーバドライブ技術の
一つとしては、ＩＳＳＣＣ９５ A 29ns 64MbDRAM with
Hierachical Arry Architecture / FA14.2で報告されて
いる。
作させる技術として、センスアンプのオーバドライブ技
術がある。例えばセンスアンプがＣＭＯＳスタティック
ラッチ形態で構成されるとき、Ｐチャンネル型ＭＯＳト
ランジスタのソースには、センスアンプ活性化タイミン
グの最初に外部電源電圧ＶＤＤを与え、次いで外部電源
電圧ＶＤＤを降圧した電圧ＶＤＬを与えて、センスアン
プを動作させる。センスアンプのオーバドライブ技術の
一つとしては、ＩＳＳＣＣ９５ A 29ns 64MbDRAM with
Hierachical Arry Architecture / FA14.2で報告されて
いる。
【０００４】
【発明が解決しようとする課題】本発明者は上記センス
アンプのオーバドライブ技術について検討した結果、以
下の問題点を見出した。即ち、センスアンプを構成する
Ｐチャンネル型ＭＯＳトランジスタのソースはスイッチ
素子を介して外部電源電圧ＶＤＤが供給され、また別の
スイッチ素子を介して、降圧回路の出力端子に結合され
る。外部電源電圧ＶＤＤ及び降圧電圧ＶＤＬの供給ライ
ンは多数のセンスアンプが共有する。センスアンプに外
部電源電圧ＶＤＤが供給されると、それは降圧電圧ＶＤ
Ｌよりも高い動作電圧としてセンスアンプを高速動作さ
せる。即ちセンスアンプの増幅動作における初期的な過
渡応答動作が高速化される。次いでセンスアンプの動作
電源は降圧電圧ＶＤＬに切り換えられる。多数のセンス
アンプに共有される前記動作電源の供給ラインやデータ
線には不所望な容量成分が存在するので、外部電源電圧
ＶＤＤが許容範囲の上限のレベルであったり、また、動
作マージンをテストするために通常よりも高いレベルの
外部電源電圧が供給されているような状態では、センス
アンプの動作電源が降圧電圧ＶＤＬに切り換えられたと
きに、センスアンプから降圧回路の出力端子に向けて電
流が逆流することが予想される。
アンプのオーバドライブ技術について検討した結果、以
下の問題点を見出した。即ち、センスアンプを構成する
Ｐチャンネル型ＭＯＳトランジスタのソースはスイッチ
素子を介して外部電源電圧ＶＤＤが供給され、また別の
スイッチ素子を介して、降圧回路の出力端子に結合され
る。外部電源電圧ＶＤＤ及び降圧電圧ＶＤＬの供給ライ
ンは多数のセンスアンプが共有する。センスアンプに外
部電源電圧ＶＤＤが供給されると、それは降圧電圧ＶＤ
Ｌよりも高い動作電圧としてセンスアンプを高速動作さ
せる。即ちセンスアンプの増幅動作における初期的な過
渡応答動作が高速化される。次いでセンスアンプの動作
電源は降圧電圧ＶＤＬに切り換えられる。多数のセンス
アンプに共有される前記動作電源の供給ラインやデータ
線には不所望な容量成分が存在するので、外部電源電圧
ＶＤＤが許容範囲の上限のレベルであったり、また、動
作マージンをテストするために通常よりも高いレベルの
外部電源電圧が供給されているような状態では、センス
アンプの動作電源が降圧電圧ＶＤＬに切り換えられたと
きに、センスアンプから降圧回路の出力端子に向けて電
流が逆流することが予想される。
【０００５】このとき、降圧回路として外部電源電圧に
結合された電流源に高抵抗を直列接続した回路を採用し
て、降圧回路における貫通電流を最小限に抑えようとす
る場合、前記センスアンプ側から降圧回路の出力端子に
向かって逆流した電流は前記高抵抗によって接地電位へ
の速やかなリークが阻まれ、結果として降圧電圧ＶＤＬ
が上昇する虞のあることが本発明者によって見出され
た。
結合された電流源に高抵抗を直列接続した回路を採用し
て、降圧回路における貫通電流を最小限に抑えようとす
る場合、前記センスアンプ側から降圧回路の出力端子に
向かって逆流した電流は前記高抵抗によって接地電位へ
の速やかなリークが阻まれ、結果として降圧電圧ＶＤＬ
が上昇する虞のあることが本発明者によって見出され
た。
【０００６】前記降圧電圧ＶＤＬの不所望なレベル上昇
は以下の点で不都合である。降圧電圧ＶＤＬの上昇は、
センスアンプの増幅動作によるデータ線の到達電圧を上
昇させ、これによって、ワード線の選択レベルとデータ
線のハイレベルとの電位差が小さくなって、メモリセル
へのハイレベル書込みにおいて蓄積容量にはデータ線の
当該ハイレベルの電圧を印加することができなくなる。
また、前記降圧電圧ＶＤＬの不所望なレベル上昇によっ
てセンスアンプによるデータ線の到達電圧が上昇されれ
ば、それに応じて、チップ非選択期間にイコライズされ
るデータ線の初期的なレベル（プリチャージレベル）も
上昇し、そのような状態で書き込まれたデータが読み出
された場合、プリチャージレベルに対するハイレベルの
読み出し電圧マージンも小さくされる。さらに、ワード
線選択レベルを形成する昇圧回路が前記降圧電圧ＶＤＬ
を利用する場合には、降圧電圧ＶＤＬの不所望なレベル
上昇はワード線選択レベルを上昇させて、メモリセル選
択トランジスタのゲート酸化膜を破損させる虞を生ず
る。
は以下の点で不都合である。降圧電圧ＶＤＬの上昇は、
センスアンプの増幅動作によるデータ線の到達電圧を上
昇させ、これによって、ワード線の選択レベルとデータ
線のハイレベルとの電位差が小さくなって、メモリセル
へのハイレベル書込みにおいて蓄積容量にはデータ線の
当該ハイレベルの電圧を印加することができなくなる。
また、前記降圧電圧ＶＤＬの不所望なレベル上昇によっ
てセンスアンプによるデータ線の到達電圧が上昇されれ
ば、それに応じて、チップ非選択期間にイコライズされ
るデータ線の初期的なレベル（プリチャージレベル）も
上昇し、そのような状態で書き込まれたデータが読み出
された場合、プリチャージレベルに対するハイレベルの
読み出し電圧マージンも小さくされる。さらに、ワード
線選択レベルを形成する昇圧回路が前記降圧電圧ＶＤＬ
を利用する場合には、降圧電圧ＶＤＬの不所望なレベル
上昇はワード線選択レベルを上昇させて、メモリセル選
択トランジスタのゲート酸化膜を破損させる虞を生ず
る。
【０００７】本発明の目的は、オーバドライブ形式で駆
動されるセンスアンプのような差動増幅回路に対して一
つの動作電源として降圧電圧を供給する降圧回路の前記
降圧電圧が不所望にレベル上昇する虞を未然に防止でき
るようにした半導体記憶装置を提供することにある。
動されるセンスアンプのような差動増幅回路に対して一
つの動作電源として降圧電圧を供給する降圧回路の前記
降圧電圧が不所望にレベル上昇する虞を未然に防止でき
るようにした半導体記憶装置を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、メモリアレイの高集積化に伴う
動作電圧の低電圧化に際して、センスアンプのような差
動増幅回路（３）の高速動作を保証するため、前記差動
増幅回路の活性化タイミングにおいて最初前記外部電源
電圧（ＶＤＤ）を動作電源として前記差動増幅回路に接
続させ、次いで降圧回路（１）で形成された降圧電圧
（ＶＤＬ）を動作電源として前記差動増幅回路に接続さ
せる、オーバドライブ技術を採用するとき、前記降圧回
路を、電流源（Ｑ５０）と高抵抗（Ｒ１）との直列接続
点（Ｎｏｕｔ）に前記降圧電圧を形成する降圧ユニット
（１０）に加えて、前記直列接続点の電圧が前記降圧電
圧以上とされる所定電圧において当該直列結合点を接地
電位（ＶＳＳ）に導通させるディスチャージユニット
（１１）を設けて構成する。
動作電圧の低電圧化に際して、センスアンプのような差
動増幅回路（３）の高速動作を保証するため、前記差動
増幅回路の活性化タイミングにおいて最初前記外部電源
電圧（ＶＤＤ）を動作電源として前記差動増幅回路に接
続させ、次いで降圧回路（１）で形成された降圧電圧
（ＶＤＬ）を動作電源として前記差動増幅回路に接続さ
せる、オーバドライブ技術を採用するとき、前記降圧回
路を、電流源（Ｑ５０）と高抵抗（Ｒ１）との直列接続
点（Ｎｏｕｔ）に前記降圧電圧を形成する降圧ユニット
（１０）に加えて、前記直列接続点の電圧が前記降圧電
圧以上とされる所定電圧において当該直列結合点を接地
電位（ＶＳＳ）に導通させるディスチャージユニット
（１１）を設けて構成する。
【００１１】降圧回路の更に詳しい態様において、前記
降圧ユニット及びディスチャージユニットの電流源回路
を高性能化する場合には、オペアンプ（ＡＭＰ１，ＡＭ
Ｐ２）にて電流源ＭＯＳトランジスタ（Ｑ５０，Ｑ５
１）を負帰還制御するように構成することができる。こ
のとき、ディスチャージ回路によるディスチャージ動作
が過剰にならないようにするには、前記差動増幅回路の
動作電源が前記外部電源電圧から前記降圧電圧に切り換
えられた後、降圧回路の出力電圧が差動増幅回路に動作
電源として供給されている期間内の一定期間を除いて、
前記電流源ＭＯＳトランジスタをオフ状態に強制する手
段（ＴＧ，Ｑ５２）を採用するとよい。
降圧ユニット及びディスチャージユニットの電流源回路
を高性能化する場合には、オペアンプ（ＡＭＰ１，ＡＭ
Ｐ２）にて電流源ＭＯＳトランジスタ（Ｑ５０，Ｑ５
１）を負帰還制御するように構成することができる。こ
のとき、ディスチャージ回路によるディスチャージ動作
が過剰にならないようにするには、前記差動増幅回路の
動作電源が前記外部電源電圧から前記降圧電圧に切り換
えられた後、降圧回路の出力電圧が差動増幅回路に動作
電源として供給されている期間内の一定期間を除いて、
前記電流源ＭＯＳトランジスタをオフ状態に強制する手
段（ＴＧ，Ｑ５２）を採用するとよい。
【００１２】
【作用】センスアンプのような差動増幅回路の駆動方式
としてオーバドライブ技術が採用されているとき、差動
増幅回路の動作電源が外部電源電圧（ＶＤＤ）から降圧
電圧（ＶＤＬ）に切り換えられたときに、差動増幅回路
から降圧回路の出力端子に向けて電流が逆流することが
予想される。降圧回路として、外部電源電圧に結合され
た電流源に高抵抗を直列接続した回路を採用して、降圧
回路における貫通電流を最小限に抑えようとする場合、
前記センスアンプ側から降圧回路の出力端子に向かって
逆流した電流は前記高抵抗によって接地電位への速やか
なリークが阻まれる。このとき、降圧回路に設けられた
ディスチャージユニットが前記逆流電流を接地電位に逃
がし、これによって、降圧電圧が不所望にレベル上昇さ
れる事態が防止される。
としてオーバドライブ技術が採用されているとき、差動
増幅回路の動作電源が外部電源電圧（ＶＤＤ）から降圧
電圧（ＶＤＬ）に切り換えられたときに、差動増幅回路
から降圧回路の出力端子に向けて電流が逆流することが
予想される。降圧回路として、外部電源電圧に結合され
た電流源に高抵抗を直列接続した回路を採用して、降圧
回路における貫通電流を最小限に抑えようとする場合、
前記センスアンプ側から降圧回路の出力端子に向かって
逆流した電流は前記高抵抗によって接地電位への速やか
なリークが阻まれる。このとき、降圧回路に設けられた
ディスチャージユニットが前記逆流電流を接地電位に逃
がし、これによって、降圧電圧が不所望にレベル上昇さ
れる事態が防止される。
【００１３】また、ディスチャージユニット（１１）の
動作可能なタイミングを、前記差動増幅回路の動作電源
が前記外部電源電圧から前記降圧電圧に切り換えられた
後、降圧回路の出力電圧が差動増幅回路に動作電源とし
て供給されている期間内の一定期間に限定することによ
り、降圧ユニット側とディスチャージユニット側で常時
負帰還制御が行われる場合に双方の電流源ＭＯＳトラン
ジスタ（Ｑ５０，Ｑ５１）を介する電流供給動作と電流
引き抜き動作が頻繁に繰り返されることによって消費電
力が無視し得ない程に増大することを防止でき、また、
降圧ユニット側とディスチャージユニット側で常時負帰
還制御が行われることによって降圧電圧が周期的に変動
し、差動増幅回路から電流の逆流が生じていない場合に
も降圧電圧が周期的に変化する事態を阻止することがで
きる。
動作可能なタイミングを、前記差動増幅回路の動作電源
が前記外部電源電圧から前記降圧電圧に切り換えられた
後、降圧回路の出力電圧が差動増幅回路に動作電源とし
て供給されている期間内の一定期間に限定することによ
り、降圧ユニット側とディスチャージユニット側で常時
負帰還制御が行われる場合に双方の電流源ＭＯＳトラン
ジスタ（Ｑ５０，Ｑ５１）を介する電流供給動作と電流
引き抜き動作が頻繁に繰り返されることによって消費電
力が無視し得ない程に増大することを防止でき、また、
降圧ユニット側とディスチャージユニット側で常時負帰
還制御が行われることによって降圧電圧が周期的に変動
し、差動増幅回路から電流の逆流が生じていない場合に
も降圧電圧が周期的に変化する事態を阻止することがで
きる。
【００１４】
【実施例】図４には本発明の一実施例に係るＤＲＡＭの
ブロック図が示される。同図に示されるＤＲＡＭは、特
に制限されないが、公知半導体集積回路の製造技術によ
って、単結晶シリコンのような１個の半導体基板に形成
される。図４には代表的に２個のメモリアレイＭＡＲＹ
０，ＭＡＲＹ１が示される。
ブロック図が示される。同図に示されるＤＲＡＭは、特
に制限されないが、公知半導体集積回路の製造技術によ
って、単結晶シリコンのような１個の半導体基板に形成
される。図４には代表的に２個のメモリアレイＭＡＲＹ
０，ＭＡＲＹ１が示される。
【００１５】本実施例のＤＲＡＭは３．３Ｖのような外
部電源電圧ＶＤＤ、０Ｖのような接地電位ＶＳＳを外部
電源端子より受ける。本実施例のＤＲＡＭは記憶容量増
大のためにメモリアレイＭＡＲＹ０，ＭＡＲＹ１におけ
るＭＯＳトランジスタは小型化され、それによってそれ
らＭＯＳトランジスタのゲート長の縮小化に伴ってゲー
ト酸化膜が薄膜化されている。このため、メモリアレイ
ＭＡＲＹ０，ＭＡＲＹ１における動作電圧は低電圧化さ
れ、例えば２．２Ｖのような降圧電圧ＶＤＬを基本的な
動作電源として利用する。降圧電圧ＶＤＬは外部電源電
圧ＶＤＤを降圧する降圧回路１にて生成される。
部電源電圧ＶＤＤ、０Ｖのような接地電位ＶＳＳを外部
電源端子より受ける。本実施例のＤＲＡＭは記憶容量増
大のためにメモリアレイＭＡＲＹ０，ＭＡＲＹ１におけ
るＭＯＳトランジスタは小型化され、それによってそれ
らＭＯＳトランジスタのゲート長の縮小化に伴ってゲー
ト酸化膜が薄膜化されている。このため、メモリアレイ
ＭＡＲＹ０，ＭＡＲＹ１における動作電圧は低電圧化さ
れ、例えば２．２Ｖのような降圧電圧ＶＤＬを基本的な
動作電源として利用する。降圧電圧ＶＤＬは外部電源電
圧ＶＤＤを降圧する降圧回路１にて生成される。
【００１６】各メモリアレイＭＡＲＹ０，ＭＡＲＹ１は
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。個々のメモリマットＭＭＡＴ０〜ＭＭＡＴ７
は、選択端子がワード線に、データ入出力端子が相補デ
ータ線に結合された１トランジスタ型のダイナミックメ
モリセルを多数含んでいる。各メモリマット毎にワード
ドライバＷＤ０〜ＷＤ７と、ロウアドレスデコーダＸＤ
０〜ＸＤ７が設けられる。ロウアドレスデコーダＸＤ０
〜ＸＤ７は、その動作が選択されると、内部相補ロウア
ドレス信号ＡＸをデコードしてワード線選択信号を形成
し、内部相補ロウアドレス信号ＡＸに応ずる１本のワー
ド線を選択する。ワードドライバＷＤ０〜ＷＤ７はワー
ド線選択信号を受け、制御信号φＸにて指示されるワー
ド線駆動タイミングに同期して、ワード線選択信号にて
選択されるべきワード線を選択レベルに駆動する。ワー
ドドライバＷＤ０〜ＷＤ７が形成するワード線選択レベ
ルは、前記降圧電圧ＶＤＬよりもレベルの高い昇圧電圧
ＶＰＰとされる。昇圧電圧ＶＰＰは降圧電圧ＶＤＬを昇
圧する昇圧回路２にて生成される。
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。個々のメモリマットＭＭＡＴ０〜ＭＭＡＴ７
は、選択端子がワード線に、データ入出力端子が相補デ
ータ線に結合された１トランジスタ型のダイナミックメ
モリセルを多数含んでいる。各メモリマット毎にワード
ドライバＷＤ０〜ＷＤ７と、ロウアドレスデコーダＸＤ
０〜ＸＤ７が設けられる。ロウアドレスデコーダＸＤ０
〜ＸＤ７は、その動作が選択されると、内部相補ロウア
ドレス信号ＡＸをデコードしてワード線選択信号を形成
し、内部相補ロウアドレス信号ＡＸに応ずる１本のワー
ド線を選択する。ワードドライバＷＤ０〜ＷＤ７はワー
ド線選択信号を受け、制御信号φＸにて指示されるワー
ド線駆動タイミングに同期して、ワード線選択信号にて
選択されるべきワード線を選択レベルに駆動する。ワー
ドドライバＷＤ０〜ＷＤ７が形成するワード線選択レベ
ルは、前記降圧電圧ＶＤＬよりもレベルの高い昇圧電圧
ＶＰＰとされる。昇圧電圧ＶＰＰは降圧電圧ＶＤＬを昇
圧する昇圧回路２にて生成される。
【００１７】ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７
はセンスアンプブロック、ＣＳＷ０１，ＣＳＷ２３，Ｃ
ＳＷ４５，ＣＳＷ６７はカラムスイッチ回路ブロックで
あり、左右１対のメモリマットの間に配置され、隣接す
る左右１対のメモリマットが共有する。センスアンプブ
ロックＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７とカラ
ムスイッチ回路ブロックＣＳＷ０１，ＣＳＷ２３，ＣＳ
Ｗ４５，ＣＳＷ６７を挟んで配置された左右一対のメモ
リマットにはシェアードデータ線構造が採用され、何れ
か一方のメモリマットの動作が選択されるようになって
いる。夫々のセンスアンプブロックの動作制御及びセン
スアンプブロックを共有するメモリマット間におけるデ
ータ線シェアリングスイッチ回路（図５参照）の制御な
どの、メモリマットの動作選択及び動作制御は、対を成
すメモリマット毎に設けられたマットコントローラＭＣ
ＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４５，ＭＣＮＴ６７
が行う。
はセンスアンプブロック、ＣＳＷ０１，ＣＳＷ２３，Ｃ
ＳＷ４５，ＣＳＷ６７はカラムスイッチ回路ブロックで
あり、左右１対のメモリマットの間に配置され、隣接す
る左右１対のメモリマットが共有する。センスアンプブ
ロックＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７とカラ
ムスイッチ回路ブロックＣＳＷ０１，ＣＳＷ２３，ＣＳ
Ｗ４５，ＣＳＷ６７を挟んで配置された左右一対のメモ
リマットにはシェアードデータ線構造が採用され、何れ
か一方のメモリマットの動作が選択されるようになって
いる。夫々のセンスアンプブロックの動作制御及びセン
スアンプブロックを共有するメモリマット間におけるデ
ータ線シェアリングスイッチ回路（図５参照）の制御な
どの、メモリマットの動作選択及び動作制御は、対を成
すメモリマット毎に設けられたマットコントローラＭＣ
ＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４５，ＭＣＮＴ６７
が行う。
【００１８】マットコントローラＭＣＮＴ０１，ＭＣＮ
Ｔ２３，ＭＣＮＴ４５，ＭＣＮＴ６７にはマット選択信
号ＭＳ、センスアンプ制御信号φＳＡＮ，φＳＡＰ２，
φＳＡＰ１Ｂが供給される。マット選択信号ＭＳは８個
のメモリマットＭＭＡＴ０〜ＭＭＡＴ７から何れの１個
を選択するかを指示する３ビットの信号とされる。実際
にはロウアドレスバッファＲＡＢに保持されたロウアド
レス信号の上位３ビットの情報に対応される。マットコ
ントローラＭＣＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４
５，ＭＣＮＴ６７はマット選択信号ＭＳをデコードし、
それが指定するメモリマットを動作させるように、セン
スアンプブロックの動作制御やロウアドレスデコーダの
活性化制御を行う。例えば、マット選択信号ＭＳがメモ
リマットＭＭＡＴ０を指定すると、ロウアドレスデコー
ダＸＤ０が活性化されると共に、センスアンプブロック
ＳＡ０１がデータ線シェアリングスイッチ回路を介して
メモリマットＭＭＡＴ０に接続され、メモリマットＭＭ
ＡＴ０においてメモリセルの選択動作が可能にされる。
センスアンプ制御信号φＳＡＮ，φＳＡＰ２，φＳＡＰ
１Ｂについてはその詳細を後述する。
Ｔ２３，ＭＣＮＴ４５，ＭＣＮＴ６７にはマット選択信
号ＭＳ、センスアンプ制御信号φＳＡＮ，φＳＡＰ２，
φＳＡＰ１Ｂが供給される。マット選択信号ＭＳは８個
のメモリマットＭＭＡＴ０〜ＭＭＡＴ７から何れの１個
を選択するかを指示する３ビットの信号とされる。実際
にはロウアドレスバッファＲＡＢに保持されたロウアド
レス信号の上位３ビットの情報に対応される。マットコ
ントローラＭＣＮＴ０１，ＭＣＮＴ２３，ＭＣＮＴ４
５，ＭＣＮＴ６７はマット選択信号ＭＳをデコードし、
それが指定するメモリマットを動作させるように、セン
スアンプブロックの動作制御やロウアドレスデコーダの
活性化制御を行う。例えば、マット選択信号ＭＳがメモ
リマットＭＭＡＴ０を指定すると、ロウアドレスデコー
ダＸＤ０が活性化されると共に、センスアンプブロック
ＳＡ０１がデータ線シェアリングスイッチ回路を介して
メモリマットＭＭＡＴ０に接続され、メモリマットＭＭ
ＡＴ０においてメモリセルの選択動作が可能にされる。
センスアンプ制御信号φＳＡＮ，φＳＡＰ２，φＳＡＰ
１Ｂについてはその詳細を後述する。
【００１９】夫々のカラムスイッチ回路ブロックＣＳＷ
ｎは、カラムアドレスデコーダＹＤからのカラム選択信
号を受け、それによってメモリマットの中から夫々４組
の相補データ線を選択して相補共通データ線ＣＤ０〜Ｃ
Ｄ３に導通させる。カラムアドレスデコーダＹＤは、読
み出し動作においてはワード線選択動作が確定した後に
イネーブルレベルにされるタイミング信号φＹによって
動作可能にされ、それによって内部相補カラムアドレス
信号ＡＹをデコードしてカラム選択信号を生成する。
ｎは、カラムアドレスデコーダＹＤからのカラム選択信
号を受け、それによってメモリマットの中から夫々４組
の相補データ線を選択して相補共通データ線ＣＤ０〜Ｃ
Ｄ３に導通させる。カラムアドレスデコーダＹＤは、読
み出し動作においてはワード線選択動作が確定した後に
イネーブルレベルにされるタイミング信号φＹによって
動作可能にされ、それによって内部相補カラムアドレス
信号ＡＹをデコードしてカラム選択信号を生成する。
【００２０】前記ワード線選択動作とカラム選択動作に
より、マット選択信号ＭＳ、内部相補ロウアドレス信号
ＡＸ、及び内部相補カラムアドレス信号ＡＹにて指定さ
れる４個のメモリセルが相補共通データ線ＣＤ０〜ＣＤ
３に導通される。メモリアレイＭＡＲＹ１側も特に図示
はしないが上記同様に構成され、メモリアレイＭＡＲＹ
１側には相補共通データ線ＣＤ４〜ＣＤ７が配置され
る。
より、マット選択信号ＭＳ、内部相補ロウアドレス信号
ＡＸ、及び内部相補カラムアドレス信号ＡＹにて指定さ
れる４個のメモリセルが相補共通データ線ＣＤ０〜ＣＤ
３に導通される。メモリアレイＭＡＲＹ１側も特に図示
はしないが上記同様に構成され、メモリアレイＭＡＲＹ
１側には相補共通データ線ＣＤ４〜ＣＤ７が配置され
る。
【００２１】前記相補共通データ線ＣＤ０〜ＣＤ７は、
特に制限されないが、データ入出力回路ＤＩＯに結合さ
れる。データ入出力回路ＤＩＯには、メインアンプ、書
込みアンプ、及びデータ入出力バッファを含み、タイミ
ング信号φＷがイネーブルレベルにされることにより書
込みのためのデータ入力動作を行い、タイミング信号φ
Ｒがイネーブルレベルにされることにより読み出しのた
めのデータ出力動作を行う。本実施例のダイナミックＲ
ＡＭは、８ビット単位でデータの書込み及び読み出しが
行われ、メモリアレイＭＡＲＹ０が下位４ビットを担
い、メモリアレイＭＡＲＹ１が上位４ビットを担ってい
る。
特に制限されないが、データ入出力回路ＤＩＯに結合さ
れる。データ入出力回路ＤＩＯには、メインアンプ、書
込みアンプ、及びデータ入出力バッファを含み、タイミ
ング信号φＷがイネーブルレベルにされることにより書
込みのためのデータ入力動作を行い、タイミング信号φ
Ｒがイネーブルレベルにされることにより読み出しのた
めのデータ出力動作を行う。本実施例のダイナミックＲ
ＡＭは、８ビット単位でデータの書込み及び読み出しが
行われ、メモリアレイＭＡＲＹ０が下位４ビットを担
い、メモリアレイＭＡＲＹ１が上位４ビットを担ってい
る。
【００２２】前記ロウアドレスバッファＲＡＢは、外部
アドレス入力端子Ａ０〜Ａｉから入力されるロウアドレ
ス信号をアドレスマルチプレクサＡＭＸを介して取り込
んで保持する。この取り込動作は、タイミング発生回路
ＴＧから供給されるタイミング信号φＸＬのハイレベル
によって指示される。
アドレス入力端子Ａ０〜Ａｉから入力されるロウアドレ
ス信号をアドレスマルチプレクサＡＭＸを介して取り込
んで保持する。この取り込動作は、タイミング発生回路
ＴＧから供給されるタイミング信号φＸＬのハイレベル
によって指示される。
【００２３】アドレスマルチプレクサＡＭＸは、特に制
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからディスエー
ブルレベルのタイミング信号φＲＥＦが供給されること
によって、外部端子Ａ０〜Ａｉを介して供給されるロウ
アドレス信号をロウアドレスバッファＲＡＢに伝達す
る。また、ダイナミックＲＡＭがＣＢＲ（CAS brfore R
AS）リフレッシュサイクルとされるときに上記タイミン
グ信号φＲＥＦがイネーブルレベルにされると、リフレ
ッシュアドレスカウンタＲＦＣから供給されるリフレッ
シュアドレス信号を選択し、これをロウアドレスバッフ
ァＲＡＢに伝達する。
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからディスエー
ブルレベルのタイミング信号φＲＥＦが供給されること
によって、外部端子Ａ０〜Ａｉを介して供給されるロウ
アドレス信号をロウアドレスバッファＲＡＢに伝達す
る。また、ダイナミックＲＡＭがＣＢＲ（CAS brfore R
AS）リフレッシュサイクルとされるときに上記タイミン
グ信号φＲＥＦがイネーブルレベルにされると、リフレ
ッシュアドレスカウンタＲＦＣから供給されるリフレッ
シュアドレス信号を選択し、これをロウアドレスバッフ
ァＲＡＢに伝達する。
【００２４】リフレッシュアドレスカウンタＲＦＣは、
特に制限されないが、ダイナミックＲＡＭがＣＢＲリフ
レッシュモードとされるとき、タイミング発生回路ＴＧ
から所定サイクル毎に供給されるタイミング信号φＲＣ
に同期して計数動作を行ってリフレッシュアドレスを生
成する。
特に制限されないが、ダイナミックＲＡＭがＣＢＲリフ
レッシュモードとされるとき、タイミング発生回路ＴＧ
から所定サイクル毎に供給されるタイミング信号φＲＣ
に同期して計数動作を行ってリフレッシュアドレスを生
成する。
【００２５】前記カラムアドレスバッファＣＡＢは、前
記外部アドレス入力端子Ａ０〜Ａｉを介して供給される
カラムアドレス信号を、タイミング発生回路ＴＧから供
給される制御信号φＹＬがイネーブルにされるタイミン
グに同期して取り込んで保持する。
記外部アドレス入力端子Ａ０〜Ａｉを介して供給される
カラムアドレス信号を、タイミング発生回路ＴＧから供
給される制御信号φＹＬがイネーブルにされるタイミン
グに同期して取り込んで保持する。
【００２６】前記タイミング発生回路ＴＧは、外部から
のアクセス制御信号として、ロウアドレスストローブ信
号ＲＡＳ＊（記号＊はこれが付された信号がローイネー
ブルの信号であることを意味する）、カラムアドレスス
トローブＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び
出力イネーブル信号ＯＥ＊が供給され、これらのレベル
並びに変化タイミングに基づいて、ダイナミックＲＡＭ
の動作モードを判定すると共に、上記各種のタイミング
信号を形成し、ダイナミックＲＡＭの内部動作を制御す
る。ロウアドレスストローブ信号ＲＡＳ＊はそのローレ
ベルによってチップ選択を指示し、且つロウアドレス信
号が有効であることを通知する。これに従ってタイミン
グコントローラＴＧは、ロウアドレス信号の取り込み、
そしてワード線選択動作やメモリマット選択のための前
記制御信号を順次生成する。カラムアドレスストローブ
ＣＡＳ＊はカラムアドレス信号が有効であることを通知
する信号とされる。それがイネーブルレベルにされる
と、タイミングコントローラＴＧはカラムアドレス信号
の取り込みそしてカラム選択動作のための前記制御信号
を順次生成する。ライトイネーブル信号ＷＥ＊はそのイ
ネーブルレベルによってＤＲＡＭに書込み動作を指示
し、出力イネーブル信号ＯＥ＊はそのイネーブルレベル
によってＤＲＡＭに読み出し動作を指示する。ＣＢＲリ
フレッシュモードはロウアドレスストローブ信号ＲＡＳ
＊がイネーブルにされる前にカラムアドレスストローブ
ＣＡＳ＊がイネーブルレベルにされることによって指定
される。
のアクセス制御信号として、ロウアドレスストローブ信
号ＲＡＳ＊（記号＊はこれが付された信号がローイネー
ブルの信号であることを意味する）、カラムアドレスス
トローブＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び
出力イネーブル信号ＯＥ＊が供給され、これらのレベル
並びに変化タイミングに基づいて、ダイナミックＲＡＭ
の動作モードを判定すると共に、上記各種のタイミング
信号を形成し、ダイナミックＲＡＭの内部動作を制御す
る。ロウアドレスストローブ信号ＲＡＳ＊はそのローレ
ベルによってチップ選択を指示し、且つロウアドレス信
号が有効であることを通知する。これに従ってタイミン
グコントローラＴＧは、ロウアドレス信号の取り込み、
そしてワード線選択動作やメモリマット選択のための前
記制御信号を順次生成する。カラムアドレスストローブ
ＣＡＳ＊はカラムアドレス信号が有効であることを通知
する信号とされる。それがイネーブルレベルにされる
と、タイミングコントローラＴＧはカラムアドレス信号
の取り込みそしてカラム選択動作のための前記制御信号
を順次生成する。ライトイネーブル信号ＷＥ＊はそのイ
ネーブルレベルによってＤＲＡＭに書込み動作を指示
し、出力イネーブル信号ＯＥ＊はそのイネーブルレベル
によってＤＲＡＭに読み出し動作を指示する。ＣＢＲリ
フレッシュモードはロウアドレスストローブ信号ＲＡＳ
＊がイネーブルにされる前にカラムアドレスストローブ
ＣＡＳ＊がイネーブルレベルにされることによって指定
される。
【００２７】図５には前記メモリマットＭＭＡＴ０，Ｍ
ＭＡＴ１、センスアンプブロックＳＡ０１、及びカラム
スイッチ回路ブロックＣＳＷ０１の部分的な回路図が示
される。特に同図には、一つのカラム選択信号ＹＳ００
を受ける回路部分が代表的に示されている。図において
チャンネル（バックゲート）部に矢印が付されているＭ
ＯＳトランジスタはＰチャンネル型であって、矢印の付
されていないＮチャンネル型のＭＯＳトランジスタと区
別されている。
ＭＡＴ１、センスアンプブロックＳＡ０１、及びカラム
スイッチ回路ブロックＣＳＷ０１の部分的な回路図が示
される。特に同図には、一つのカラム選択信号ＹＳ００
を受ける回路部分が代表的に示されている。図において
チャンネル（バックゲート）部に矢印が付されているＭ
ＯＳトランジスタはＰチャンネル型であって、矢印の付
されていないＮチャンネル型のＭＯＳトランジスタと区
別されている。
【００２８】図５において代表的に示されたＷＬ０〜Ｗ
Ｌｉはワード線であり、ＤＬ０，ＤＬ０Ｂ、ＤＬ１，Ｄ
Ｌ１Ｂは相補データ線であり、ＭＣはダイナミックメモ
リセルである。ダイナミックメモリセルＭＣは、データ
線に接続された選択ＭＯＳトランジスタＱ１と蓄積容量
ＳＣとの直列回路がプレート電位ＰＬ（ＶＤＬ／２）に
接続されて成る。Ｑ２７〜Ｑ３４はデータ線シェアリン
グスイッチ回路を構成する一部のシェアリングスイッチ
ＭＯＳトランジスタである。メモリマットＭＭＡＴ０と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ２７〜Ｑ３０は制御信号φＳＨ
ＲＬにてスイッチ制御され、メモリマットＭＭＡＴ１と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ３１〜Ｑ３４は制御信号φＳＨ
ＲＲにてスイッチ制御される。例えばマット選択信号Ｍ
ＳがメモリマットＭＭＡＴ０を選択するとき、前記マッ
トコントローラＭＣＮＴ０１が制御信号φＳＨＲＬをハ
イレベルに制御する。マット選択信号ＭＳがメモリマッ
トＭＭＡＴ１を選択するときは、前記マットコントロー
ラＭＣＮＴ０１が制御信号φＳＨＲＲをハイレベルに制
御する。マット選択信号ＭＳにて選択されないメモリマ
ットに関するシェアリングスイッチＭＯＳトランジスタ
は当該メモリマットに対応されるマットコントローラに
てオフ状態に制御される。
Ｌｉはワード線であり、ＤＬ０，ＤＬ０Ｂ、ＤＬ１，Ｄ
Ｌ１Ｂは相補データ線であり、ＭＣはダイナミックメモ
リセルである。ダイナミックメモリセルＭＣは、データ
線に接続された選択ＭＯＳトランジスタＱ１と蓄積容量
ＳＣとの直列回路がプレート電位ＰＬ（ＶＤＬ／２）に
接続されて成る。Ｑ２７〜Ｑ３４はデータ線シェアリン
グスイッチ回路を構成する一部のシェアリングスイッチ
ＭＯＳトランジスタである。メモリマットＭＭＡＴ０と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ２７〜Ｑ３０は制御信号φＳＨ
ＲＬにてスイッチ制御され、メモリマットＭＭＡＴ１と
の間に配置された代表的に示されたシェアリングスイッ
チＭＯＳトランジスタＱ３１〜Ｑ３４は制御信号φＳＨ
ＲＲにてスイッチ制御される。例えばマット選択信号Ｍ
ＳがメモリマットＭＭＡＴ０を選択するとき、前記マッ
トコントローラＭＣＮＴ０１が制御信号φＳＨＲＬをハ
イレベルに制御する。マット選択信号ＭＳがメモリマッ
トＭＭＡＴ１を選択するときは、前記マットコントロー
ラＭＣＮＴ０１が制御信号φＳＨＲＲをハイレベルに制
御する。マット選択信号ＭＳにて選択されないメモリマ
ットに関するシェアリングスイッチＭＯＳトランジスタ
は当該メモリマットに対応されるマットコントローラに
てオフ状態に制御される。
【００２９】Ｎチャンネル型ＭＯＳトランジスタＱ９，
Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ１３，Ｑ
１４とによって構成されるスタティックラッチ形態の差
動増幅回路は一つのセンスアンプ３であり、センスアン
プ３は相補データ線毎に設けられている。センスアンプ
３の動作電源はドライブラインＳＤＮ，ＳＤＰを介して
供給される。ドライブラインＳＤＮ，ＳＤＰは各センス
アンプ３に共通とされる。ドライブラインＳＤＮ，ＳＤ
Ｐへの動作電源の供給制御については後述する。また、
夫々の相補データ線には上記センスアンプ３の他に、ダ
イナミックＲＡＭが待機時に、相補データ線をイコライ
ズするＭＯＳトランジスタＱ２１を備える。ＭＯＳトラ
ンジスタＱ２１は、制御信号φＰＣＳＢによってスイッ
チ制御される。さらに、相補データ線のイコライズと共
に相補データ線にプリチャージ電位を供給するためのＭ
ＯＳトランジスタＱ１７，Ｑ１８が設けられている。プ
リチャージ電位は降圧電圧ＶＤＬの半分のレベルとさ
れ、配線ＨＶＣを介して供給される。ＭＯＳトランジス
タＱ１７，Ｑ１８は制御信号φＰＣＢによってスイッチ
制御される。前記制御信号φＰＣＢ，φＰＣＳＢはタイ
ミングコントローラＴＧから出力される。プリチャージ
電圧ＶＤＬ／２はプリチャージ電圧形成回路４にて形成
され、例えば降圧電圧ＶＤＬを受ける抵抗分圧回路等に
よって構成される。
Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ１３，Ｑ
１４とによって構成されるスタティックラッチ形態の差
動増幅回路は一つのセンスアンプ３であり、センスアン
プ３は相補データ線毎に設けられている。センスアンプ
３の動作電源はドライブラインＳＤＮ，ＳＤＰを介して
供給される。ドライブラインＳＤＮ，ＳＤＰは各センス
アンプ３に共通とされる。ドライブラインＳＤＮ，ＳＤ
Ｐへの動作電源の供給制御については後述する。また、
夫々の相補データ線には上記センスアンプ３の他に、ダ
イナミックＲＡＭが待機時に、相補データ線をイコライ
ズするＭＯＳトランジスタＱ２１を備える。ＭＯＳトラ
ンジスタＱ２１は、制御信号φＰＣＳＢによってスイッ
チ制御される。さらに、相補データ線のイコライズと共
に相補データ線にプリチャージ電位を供給するためのＭ
ＯＳトランジスタＱ１７，Ｑ１８が設けられている。プ
リチャージ電位は降圧電圧ＶＤＬの半分のレベルとさ
れ、配線ＨＶＣを介して供給される。ＭＯＳトランジス
タＱ１７，Ｑ１８は制御信号φＰＣＢによってスイッチ
制御される。前記制御信号φＰＣＢ，φＰＣＳＢはタイ
ミングコントローラＴＧから出力される。プリチャージ
電圧ＶＤＬ／２はプリチャージ電圧形成回路４にて形成
され、例えば降圧電圧ＶＤＬを受ける抵抗分圧回路等に
よって構成される。
【００３０】図５においてＱ２３，Ｑ２４は相補データ
線ＤＬ０，ＤＬ０Ｂと相補共通データ線ＣＤ０（ｃｄ
０，ｃｄ０Ｂ）との間に設けられたカラムスイッチであ
り、Ｑ２５，Ｑ２６は相補データ線ＤＬ１，ＤＬ１Ｂと
相補共通データ線ＣＤ１（ｃｄ１，ｃｄ１Ｂ）との間に
設けられたカラムスイッチである。同様のカラムスイッ
チは各相補データ線に設けられ、４対の相補データ線を
一組として４対の相補共通データ線ＣＤ０（ｃｄ０，ｃ
ｄ０Ｂ），ＣＤ１（ｃｄ１，ｃｄ１Ｂ），ＣＤ２（ｃｄ
２，ｃｄ２Ｂ），ＣＤ３（ｃｄ３，ｃｄ３Ｂ）に共通接
続される。
線ＤＬ０，ＤＬ０Ｂと相補共通データ線ＣＤ０（ｃｄ
０，ｃｄ０Ｂ）との間に設けられたカラムスイッチであ
り、Ｑ２５，Ｑ２６は相補データ線ＤＬ１，ＤＬ１Ｂと
相補共通データ線ＣＤ１（ｃｄ１，ｃｄ１Ｂ）との間に
設けられたカラムスイッチである。同様のカラムスイッ
チは各相補データ線に設けられ、４対の相補データ線を
一組として４対の相補共通データ線ＣＤ０（ｃｄ０，ｃ
ｄ０Ｂ），ＣＤ１（ｃｄ１，ｃｄ１Ｂ），ＣＤ２（ｃｄ
２，ｃｄ２Ｂ），ＣＤ３（ｃｄ３，ｃｄ３Ｂ）に共通接
続される。
【００３１】次にセンスアンプ３のドライブラインＳＤ
Ｎ，ＳＤＰに動作電源を供給する回路構成について説明
する。
Ｎ，ＳＤＰに動作電源を供給する回路構成について説明
する。
【００３２】図１にはセンスアンプ３のドライブライン
ＳＤＮ，ＳＤＰへ動作電源を供給する回路が示される。
同図においては代表的に１列分のセンスアンプ３が示さ
れているが、図に代表的に示されているドライブライン
ＳＤＮ，ＳＤＰは本実施例のＤＲＡＭに含まれる全ての
センスアンプ３のためのドライブラインＳＤＮ，ＳＤＰ
を総称している。ドライブラインＳＤＮには、制御信号
φＳＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳ
トランジスタＱ４０を介して接地電位ＶＳＳが供給され
る。ドライブラインＳＤＰには、制御信号φＳＡＰ１Ｂ
にてスイッチ制御されるＰチャンネル型ＭＯＳトランジ
スタＱ４１を介して外部電源電圧ＶＤＤが供給され、ま
た、制御信号φＳＡＰ２にてスイッチ制御されるＮチャ
ンネル型ＭＯＳトランジスタＱ４２を介して降圧電圧Ｖ
ＤＬが供給される。制御信号φＳＡＮ，φＳＡＰ１Ｂ，
φＳＡＰ２は前記タイミングコントローラＴＧから出力
される。
ＳＤＮ，ＳＤＰへ動作電源を供給する回路が示される。
同図においては代表的に１列分のセンスアンプ３が示さ
れているが、図に代表的に示されているドライブライン
ＳＤＮ，ＳＤＰは本実施例のＤＲＡＭに含まれる全ての
センスアンプ３のためのドライブラインＳＤＮ，ＳＤＰ
を総称している。ドライブラインＳＤＮには、制御信号
φＳＡＮにてスイッチ制御されるＮチャンネル型ＭＯＳ
トランジスタＱ４０を介して接地電位ＶＳＳが供給され
る。ドライブラインＳＤＰには、制御信号φＳＡＰ１Ｂ
にてスイッチ制御されるＰチャンネル型ＭＯＳトランジ
スタＱ４１を介して外部電源電圧ＶＤＤが供給され、ま
た、制御信号φＳＡＰ２にてスイッチ制御されるＮチャ
ンネル型ＭＯＳトランジスタＱ４２を介して降圧電圧Ｖ
ＤＬが供給される。制御信号φＳＡＮ，φＳＡＰ１Ｂ，
φＳＡＰ２は前記タイミングコントローラＴＧから出力
される。
【００３３】本実施例のＤＲＡＭは、前述のように、
３．３Ｖのような外部電源電圧ＶＤＤを外部電源端子よ
り受けるが、記憶容量増大のためにメモリアレイＭＡＲ
Ｙ０，ＭＡＲＹ１におけるＭＯＳトランジスタは小型化
され、それによってそれらＭＯＳトランジスタのゲート
長の縮小化に伴ってゲート酸化膜が薄膜化されているの
で、メモリアレイＭＡＲＹ０，ＭＡＲＹ１における動作
電圧は低電圧化され、例えば２．２Ｖのような降圧電圧
ＶＤＬを基本的な動作電源とする。このとき、ドライブ
ラインＳＤＰに降圧電圧ＶＤＬだけを供給したのでは、
センスアンプ３の動作速度が遅くなってしまうので、ド
ライブラインＳＤＰにはセンスアンプ活性化タイミング
の最初に外部電源電圧ＶＤＤを与え、次いで降圧電圧Ｖ
ＤＬを与えてセンスアンプを動作させるという、センス
アンプのオーバドライブ技術が適用されている。
３．３Ｖのような外部電源電圧ＶＤＤを外部電源端子よ
り受けるが、記憶容量増大のためにメモリアレイＭＡＲ
Ｙ０，ＭＡＲＹ１におけるＭＯＳトランジスタは小型化
され、それによってそれらＭＯＳトランジスタのゲート
長の縮小化に伴ってゲート酸化膜が薄膜化されているの
で、メモリアレイＭＡＲＹ０，ＭＡＲＹ１における動作
電圧は低電圧化され、例えば２．２Ｖのような降圧電圧
ＶＤＬを基本的な動作電源とする。このとき、ドライブ
ラインＳＤＰに降圧電圧ＶＤＬだけを供給したのでは、
センスアンプ３の動作速度が遅くなってしまうので、ド
ライブラインＳＤＰにはセンスアンプ活性化タイミング
の最初に外部電源電圧ＶＤＤを与え、次いで降圧電圧Ｖ
ＤＬを与えてセンスアンプを動作させるという、センス
アンプのオーバドライブ技術が適用されている。
【００３４】即ち、図２に示されるように、センスアン
プ３の活性化期間を規定する制御信号φＳＡＥＢ（タイ
ミングコントローラＴＧの内部制御信号であって図１に
は図示されていない）がローレベルのアクティブレベル
に変化されると、先ず、制御信号φＳＡＰ１Ｂがローレ
ベルに変化されてＭＯＳトランジスタＱ４１を介してド
ライブラインＳＤＰに電源電圧ＶＤＤが供給される。こ
れによって、センスアンプ３のＰチャンネル型ＭＯＳト
ランジスタＱ１３，Ｑ１４から供給される電流が比較的
大きいため、メモリセルの選択動作によって相補データ
線ＤＬ０，ＤＬ０Ｂに現れる微少電位差は速やかに増幅
される。次いで、制御信号φＳＡＰ１Ｂがハイレベルに
反転されると共に制御信号φＳＡＰ２がハイレベルにさ
れることにより、ＭＯＳトランジスタＱ４２を介してド
ライブラインＳＤＰに降圧電圧ＶＤＬが供給される。制
御信号φＳＡＮは制御信号φＳＡＥＢのローレベル期間
に同期してハイレベルにされる。これにより、センスア
ンプ３によって駆動される相補データ線の到達レベル
は、一方が接地電位ＶＳＳ、他方が降圧電圧ＶＤＬに規
定される。このようにして、メモリセルアレイの低電圧
駆動下におけるセンスアンプ３の増幅動作を高速化して
いる。
プ３の活性化期間を規定する制御信号φＳＡＥＢ（タイ
ミングコントローラＴＧの内部制御信号であって図１に
は図示されていない）がローレベルのアクティブレベル
に変化されると、先ず、制御信号φＳＡＰ１Ｂがローレ
ベルに変化されてＭＯＳトランジスタＱ４１を介してド
ライブラインＳＤＰに電源電圧ＶＤＤが供給される。こ
れによって、センスアンプ３のＰチャンネル型ＭＯＳト
ランジスタＱ１３，Ｑ１４から供給される電流が比較的
大きいため、メモリセルの選択動作によって相補データ
線ＤＬ０，ＤＬ０Ｂに現れる微少電位差は速やかに増幅
される。次いで、制御信号φＳＡＰ１Ｂがハイレベルに
反転されると共に制御信号φＳＡＰ２がハイレベルにさ
れることにより、ＭＯＳトランジスタＱ４２を介してド
ライブラインＳＤＰに降圧電圧ＶＤＬが供給される。制
御信号φＳＡＮは制御信号φＳＡＥＢのローレベル期間
に同期してハイレベルにされる。これにより、センスア
ンプ３によって駆動される相補データ線の到達レベル
は、一方が接地電位ＶＳＳ、他方が降圧電圧ＶＤＬに規
定される。このようにして、メモリセルアレイの低電圧
駆動下におけるセンスアンプ３の増幅動作を高速化して
いる。
【００３５】本実施例の降圧回路１は、降圧ユニット１
０とディスチャージユニット１１を備える。前記降圧ユ
ニット１０は、外部電源電圧ＶＤＤに結合されるＰチャ
ンネル型のＭＯＳトランジスタＱ５０と接地電位ＶＳＳ
に結合される高抵抗Ｒ１との直列接続点を出力端子Ｎｏ
ｕｔとして備え、当該出力端子Ｎｏｕｔが反転入力端子
（−）に帰還され、非反転入力端子（＋）に基準電圧Ｖ
ＬＲが供給されて、前記ＭＯＳトランジスタＱ５０をス
イッチ制御するオペアンプＡＭＰ１を備えて構成され
る。前記オペアンプＡＭＰ１は、出力端子Ｎｏｕｔの電
位が基準電位ＶＬＲよりも低くされるとＭＯＳトランジ
スタＱ５０のコンダクタンスを大きく（オン抵抗を小さ
く）し、出力端子Ｎｏｕｔの電位が基準電位ＶＬＲより
も高くされるとＭＯＳトランジスタＱ５０のコンダクタ
ンスを小さく（オン抵抗を大きく）して、出力端子Ｎｏ
ｕｔの電圧を基準電圧ＶＬＲに保つように負帰還制御を
行う。このようにして出力端子Ｎｏｕｔに形成された電
圧が降圧電圧ＶＤＬとされる。特にＭＯＳトランジスタ
Ｑ５０と抵抗Ｒ１と直列回路に流れる貫通電流を最小限
に抑えるために抵抗Ｒ１の値は非常に大きな値にされて
いる。前記負帰還制御において、高抵抗Ｒ１を介して出
力端子Ｎｏｕｔに流れる電流は実質的に無視し得る程少
なくされている。尚、基準電圧ＶＬＲは例えば図示しな
い公知の基準電圧発生回路によって形成される制御電圧
であり、例えば２．２Ｖとされる。
０とディスチャージユニット１１を備える。前記降圧ユ
ニット１０は、外部電源電圧ＶＤＤに結合されるＰチャ
ンネル型のＭＯＳトランジスタＱ５０と接地電位ＶＳＳ
に結合される高抵抗Ｒ１との直列接続点を出力端子Ｎｏ
ｕｔとして備え、当該出力端子Ｎｏｕｔが反転入力端子
（−）に帰還され、非反転入力端子（＋）に基準電圧Ｖ
ＬＲが供給されて、前記ＭＯＳトランジスタＱ５０をス
イッチ制御するオペアンプＡＭＰ１を備えて構成され
る。前記オペアンプＡＭＰ１は、出力端子Ｎｏｕｔの電
位が基準電位ＶＬＲよりも低くされるとＭＯＳトランジ
スタＱ５０のコンダクタンスを大きく（オン抵抗を小さ
く）し、出力端子Ｎｏｕｔの電位が基準電位ＶＬＲより
も高くされるとＭＯＳトランジスタＱ５０のコンダクタ
ンスを小さく（オン抵抗を大きく）して、出力端子Ｎｏ
ｕｔの電圧を基準電圧ＶＬＲに保つように負帰還制御を
行う。このようにして出力端子Ｎｏｕｔに形成された電
圧が降圧電圧ＶＤＬとされる。特にＭＯＳトランジスタ
Ｑ５０と抵抗Ｒ１と直列回路に流れる貫通電流を最小限
に抑えるために抵抗Ｒ１の値は非常に大きな値にされて
いる。前記負帰還制御において、高抵抗Ｒ１を介して出
力端子Ｎｏｕｔに流れる電流は実質的に無視し得る程少
なくされている。尚、基準電圧ＶＬＲは例えば図示しな
い公知の基準電圧発生回路によって形成される制御電圧
であり、例えば２．２Ｖとされる。
【００３６】ここで、外部電源電圧ＶＤＤは例えば３．
３Ｖとされるが、利用可能な電源電圧には通例±１０％
程度の許容範囲を容認している。したがって、外部電源
電圧ＶＤＤとしてその許容範囲における下限のレベルが
供給される場合においてもセンスアンプ３の過渡応答動
作の高速化を図れるように、前記制御信号φＳＡＰ１Ｂ
のアクティブ期間が設定されている。したがって、シス
テム上で供給される外部電源電圧ＶＤＤが許容範囲の上
限のレベルであったり、電源電圧ＶＤＤ側の動作マージ
ンテストなどのために特に高い外部電源電圧ＶＤＤが供
給された場合などには、センスアンプ３に対するオーバ
ドライブが過剰になって、センスアンプ３の動作電源が
外部電源電圧ＶＤＤから降圧電圧ＶＤＬに切換えられた
ときに、ドライブラインＳＤＰから降圧回路１の出力端
子Ｎｏｕｔに向けて電流が逆流する虞がある。逆流した
電流は、前述のように高抵抗Ｒ１を介して接地電位ＶＳ
Ｓに即座にディスチャージさせることは期待できない。
本実施例においてそのようなドライブラインＳＤＰから
逆流した電流をディスチャージする経路は前記ディスチ
ャージユニット１１が形成するようになっている。
３Ｖとされるが、利用可能な電源電圧には通例±１０％
程度の許容範囲を容認している。したがって、外部電源
電圧ＶＤＤとしてその許容範囲における下限のレベルが
供給される場合においてもセンスアンプ３の過渡応答動
作の高速化を図れるように、前記制御信号φＳＡＰ１Ｂ
のアクティブ期間が設定されている。したがって、シス
テム上で供給される外部電源電圧ＶＤＤが許容範囲の上
限のレベルであったり、電源電圧ＶＤＤ側の動作マージ
ンテストなどのために特に高い外部電源電圧ＶＤＤが供
給された場合などには、センスアンプ３に対するオーバ
ドライブが過剰になって、センスアンプ３の動作電源が
外部電源電圧ＶＤＤから降圧電圧ＶＤＬに切換えられた
ときに、ドライブラインＳＤＰから降圧回路１の出力端
子Ｎｏｕｔに向けて電流が逆流する虞がある。逆流した
電流は、前述のように高抵抗Ｒ１を介して接地電位ＶＳ
Ｓに即座にディスチャージさせることは期待できない。
本実施例においてそのようなドライブラインＳＤＰから
逆流した電流をディスチャージする経路は前記ディスチ
ャージユニット１１が形成するようになっている。
【００３７】前記ディスチャージユニット１１は、外部
電源電圧ＶＤＤに結合される高抵抗Ｒ２と接地電位ＶＳ
Ｓに結合されるＮチャンネル型の電流源ＭＯＳトランジ
スタＱ５１との直列接続点が前記出力端子Ｎｏｕｔに結
合され、前記出力端子Ｎｏｕｔが反転入力端子（−）に
帰還され、非反転入力端子（＋）に前記基準電圧ＶＬＲ
が供給されて前記電流源ＭＯＳトランジスタＱ５１をス
イッチ制御するオペアンプＡＭＰ２を備え、更に、オペ
アンプＡＭＰ２の出力を選択的に接地電位ＶＳＳに導通
させるＮチャンネル型のＭＯＳトランジスタＱ５２を備
えて成る。
電源電圧ＶＤＤに結合される高抵抗Ｒ２と接地電位ＶＳ
Ｓに結合されるＮチャンネル型の電流源ＭＯＳトランジ
スタＱ５１との直列接続点が前記出力端子Ｎｏｕｔに結
合され、前記出力端子Ｎｏｕｔが反転入力端子（−）に
帰還され、非反転入力端子（＋）に前記基準電圧ＶＬＲ
が供給されて前記電流源ＭＯＳトランジスタＱ５１をス
イッチ制御するオペアンプＡＭＰ２を備え、更に、オペ
アンプＡＭＰ２の出力を選択的に接地電位ＶＳＳに導通
させるＮチャンネル型のＭＯＳトランジスタＱ５２を備
えて成る。
【００３８】前記オペアンプＡＭＰ２は、出力端子Ｎｏ
ｕｔの電位が基準電位よりも低くされるとＭＯＳトラン
ジスタＱ５０のコンダクタンスを小さく（オン抵抗を大
きく）し、出力端子Ｎｏｕｔの電位が基準電位よりも高
くされるとＭＯＳトランジスタＱ５０のコンダクタンス
を大きく（オン抵抗を小さく）して、出力端子Ｎｏｕｔ
の電圧が基準電圧ＶＬＲを越えた場合に、ＭＯＳトラン
ジスタＱ５１を介して接地電位ＶＳＳへのディスチャー
ジ経路を形成するための負帰還制御を行う。降圧ユニッ
ト１０と同様に、ＭＯＳトランジスタＱ５１と抵抗Ｒ２
との直列回路に流れる貫通電流を最小限に抑えるために
抵抗Ｒ２の値は非常に大きな値にされているので、前記
負帰還制御において、高抵抗Ｒ２を介して出力端子Ｎｏ
ｕｔに供給される電流は実質的に無視し得る程少なくさ
れている。このようにディスチャージユニット１０は、
ドライブラインＳＤＰから逆流した電流をディスチャー
ジする経路を形成するので、降圧電圧ＶＤＬが不所望に
レベル上昇する虞を未然に防止することができる。
ｕｔの電位が基準電位よりも低くされるとＭＯＳトラン
ジスタＱ５０のコンダクタンスを小さく（オン抵抗を大
きく）し、出力端子Ｎｏｕｔの電位が基準電位よりも高
くされるとＭＯＳトランジスタＱ５０のコンダクタンス
を大きく（オン抵抗を小さく）して、出力端子Ｎｏｕｔ
の電圧が基準電圧ＶＬＲを越えた場合に、ＭＯＳトラン
ジスタＱ５１を介して接地電位ＶＳＳへのディスチャー
ジ経路を形成するための負帰還制御を行う。降圧ユニッ
ト１０と同様に、ＭＯＳトランジスタＱ５１と抵抗Ｒ２
との直列回路に流れる貫通電流を最小限に抑えるために
抵抗Ｒ２の値は非常に大きな値にされているので、前記
負帰還制御において、高抵抗Ｒ２を介して出力端子Ｎｏ
ｕｔに供給される電流は実質的に無視し得る程少なくさ
れている。このようにディスチャージユニット１０は、
ドライブラインＳＤＰから逆流した電流をディスチャー
ジする経路を形成するので、降圧電圧ＶＤＬが不所望に
レベル上昇する虞を未然に防止することができる。
【００３９】仮に、ディスチャージユニット１１が設け
られていない場合には、図３に示されるように、ドライ
ブラインＳＤＰからの逆流電流によって降圧電圧ＶＤＬ
のレベルが徐々に上昇され、それに伴って相補データ線
のプリチャージレベル（ＶＤＬ／２）が上昇されてしま
う。
られていない場合には、図３に示されるように、ドライ
ブラインＳＤＰからの逆流電流によって降圧電圧ＶＤＬ
のレベルが徐々に上昇され、それに伴って相補データ線
のプリチャージレベル（ＶＤＬ／２）が上昇されてしま
う。
【００４０】前記降圧電圧ＶＤＬの不所望なレベル上昇
は以下の点で不都合である。降圧電圧ＶＤＬの上昇は、
センスアンプの増幅動作によるデータ線の到達電圧を上
昇させ、これによって、ワード線の選択レベルとデータ
線のハイレベルとの電位差が小さくなって、メモリセル
へのハイレベル書込みにおいて蓄積容量ＳＣにはデータ
線の当該ハイレベルの電圧を印加することができなくな
る。また、前記降圧電圧ＶＤＬの不所望なレベル上昇に
よってセンスアンプによるデータ線の到達電圧が上昇さ
れれば、それに応じて、チップ非選択期間にイコライズ
されるデータ線の初期的なレベルであるプリチャージレ
ベルも上昇し、そのような状態で書き込まれたデータが
読み出された場合、プリチャージレベルに対するハイレ
ベルの読み出し電圧マージンも小さくされる。さらに、
ワード線選択レベルを形成する昇圧回路２が前記降圧電
圧ＶＤＬを利用する場合には、降圧電圧ＶＤＬの不所望
なレベル上昇はワード線選択レベルＶＰＰを上昇させ
て、メモリセル選択ＭＯＳトランジスタＱ１のゲート酸
化膜を破損させる虞を生ずる。本実施例のＤＲＡＭにお
いてそのような不都合は生じない。
は以下の点で不都合である。降圧電圧ＶＤＬの上昇は、
センスアンプの増幅動作によるデータ線の到達電圧を上
昇させ、これによって、ワード線の選択レベルとデータ
線のハイレベルとの電位差が小さくなって、メモリセル
へのハイレベル書込みにおいて蓄積容量ＳＣにはデータ
線の当該ハイレベルの電圧を印加することができなくな
る。また、前記降圧電圧ＶＤＬの不所望なレベル上昇に
よってセンスアンプによるデータ線の到達電圧が上昇さ
れれば、それに応じて、チップ非選択期間にイコライズ
されるデータ線の初期的なレベルであるプリチャージレ
ベルも上昇し、そのような状態で書き込まれたデータが
読み出された場合、プリチャージレベルに対するハイレ
ベルの読み出し電圧マージンも小さくされる。さらに、
ワード線選択レベルを形成する昇圧回路２が前記降圧電
圧ＶＤＬを利用する場合には、降圧電圧ＶＤＬの不所望
なレベル上昇はワード線選択レベルＶＰＰを上昇させ
て、メモリセル選択ＭＯＳトランジスタＱ１のゲート酸
化膜を破損させる虞を生ずる。本実施例のＤＲＡＭにお
いてそのような不都合は生じない。
【００４１】前記ＭＯＳトランジスタＱ５２をスイッチ
制御する制御信号φｎｏｄｅ１は前記タイミングコント
ローラＴＧにて形成される。制御信号φｎｏｄｅ１は、
センスアンプ３の動作電源が前記外部電源電圧ＶＤＤか
ら前記降圧電圧ＶＤＬに切り換えられた後、降圧電圧Ｖ
ＤＬがセンスアンプ３に動作電源として供給されている
期間内の一定期間だけローレベルにされる。ディスチャ
ージユニット１１は制御信号φｎｏｄｅ１がローレベル
にされているときだけ前記負帰還制御によるディスチャ
ージ経路の形成が可能にされる。そして、制御信号φｎ
ｏｄｅ１がローレベルにされる期間は前記ドライブライ
ンＳＤＰからの電流逆流を生ずる虞のあるタイミングに
呼応されている。それ以外の期間ではディスチャージユ
ニット１１の実質的なディスチャージ動作は抑止される
ことになる。これにより、ＭＯＳトランジスタＱ５０，
Ｑ５１を介する直流貫通経路が常時形成可能にされるこ
とによる不都合を解消することができる。即ち、降圧ユ
ニット側とディスチャージユニット側で常時負帰還制御
が行われる場合にＭＯＳトランジスタＱ５０，Ｑ５１を
介する電流供給動作と電流引き抜き動作が頻繁に繰り返
されることによって消費電力が無視し得ない程に増大し
たり、また、降圧ユニット側とディスチャージ側で常時
負帰還制御が行われることによって降圧電圧が周期的に
変動し、ドライブラインＳＤＰからの電流逆流が生じて
いない場合にも降圧電圧が周期的に変化したりする事態
を阻止することができる。
制御する制御信号φｎｏｄｅ１は前記タイミングコント
ローラＴＧにて形成される。制御信号φｎｏｄｅ１は、
センスアンプ３の動作電源が前記外部電源電圧ＶＤＤか
ら前記降圧電圧ＶＤＬに切り換えられた後、降圧電圧Ｖ
ＤＬがセンスアンプ３に動作電源として供給されている
期間内の一定期間だけローレベルにされる。ディスチャ
ージユニット１１は制御信号φｎｏｄｅ１がローレベル
にされているときだけ前記負帰還制御によるディスチャ
ージ経路の形成が可能にされる。そして、制御信号φｎ
ｏｄｅ１がローレベルにされる期間は前記ドライブライ
ンＳＤＰからの電流逆流を生ずる虞のあるタイミングに
呼応されている。それ以外の期間ではディスチャージユ
ニット１１の実質的なディスチャージ動作は抑止される
ことになる。これにより、ＭＯＳトランジスタＱ５０，
Ｑ５１を介する直流貫通経路が常時形成可能にされるこ
とによる不都合を解消することができる。即ち、降圧ユ
ニット側とディスチャージユニット側で常時負帰還制御
が行われる場合にＭＯＳトランジスタＱ５０，Ｑ５１を
介する電流供給動作と電流引き抜き動作が頻繁に繰り返
されることによって消費電力が無視し得ない程に増大し
たり、また、降圧ユニット側とディスチャージ側で常時
負帰還制御が行われることによって降圧電圧が周期的に
変動し、ドライブラインＳＤＰからの電流逆流が生じて
いない場合にも降圧電圧が周期的に変化したりする事態
を阻止することができる。
【００４２】また、本実施例では降圧ユニット側とディ
スチャージユニット側で別個のオペアンプＡＭＰ１，Ａ
ＭＰ２を利用しているので、夫々の回路特性を相違させ
る（例えばオフセット電圧を相互に相違させる）ことに
よって、過剰なディスチャージ動作が行われないように
するなどの回路設計の融通性を増すことができる。
スチャージユニット側で別個のオペアンプＡＭＰ１，Ａ
ＭＰ２を利用しているので、夫々の回路特性を相違させ
る（例えばオフセット電圧を相互に相違させる）ことに
よって、過剰なディスチャージ動作が行われないように
するなどの回路設計の融通性を増すことができる。
【００４３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
降圧ユニット１０とディスチャージユニット１１におい
てオペアンプを共通化してもよい。また、降圧ユニット
１０とディスチャージユニット１１における電流源はオ
ペアンプを利用して負帰還制御する構成に限定されな
い。また、ＤＲＡＭのメモリマット構成、マット選択の
論理構成、データの並列入出力ビット数等は上記実施例
に限定されず適宜変更可能である。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
降圧ユニット１０とディスチャージユニット１１におい
てオペアンプを共通化してもよい。また、降圧ユニット
１０とディスチャージユニット１１における電流源はオ
ペアンプを利用して負帰還制御する構成に限定されな
い。また、ＤＲＡＭのメモリマット構成、マット選択の
論理構成、データの並列入出力ビット数等は上記実施例
に限定されず適宜変更可能である。
【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、クロック信号に同期動作され
るシンクロナスＤＲＡＭ、擬似スタティックＲＡＭ、さ
らにはマイクロコンピュータ等のデータ処理ＬＳＩにオ
ンチップされたそれらメモリ等にも適用することができ
る。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、クロック信号に同期動作され
るシンクロナスＤＲＡＭ、擬似スタティックＲＡＭ、さ
らにはマイクロコンピュータ等のデータ処理ＬＳＩにオ
ンチップされたそれらメモリ等にも適用することができ
る。
【００４５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４６】すなわち、メモリアレイの高集積化に伴う
動作電圧の低電圧化の流れにおいて、オーバドライブ技
術によってセンスアンプのような差動増幅回路の高速動
作を保証しようとするとき、差動増幅回路のドライブラ
インから降圧回路への電流逆流が生じても、それによっ
て降圧電圧が不所望にレベル上昇される事態を防止する
ことができる。
動作電圧の低電圧化の流れにおいて、オーバドライブ技
術によってセンスアンプのような差動増幅回路の高速動
作を保証しようとするとき、差動増幅回路のドライブラ
インから降圧回路への電流逆流が生じても、それによっ
て降圧電圧が不所望にレベル上昇される事態を防止する
ことができる。
【００４７】したがって、動作電圧の低電圧化に向けら
れた回路の信頼性が降圧電圧の負所望なレベル上昇によ
って低下させられる事態を未然に防止することができ
る。例えば、センスアンプの様な差動増幅回路の増幅動
作によるデータ線の到達電圧が、降圧電圧の上昇によっ
て高くされることにより、ワード線の選択レベルとデー
タ線のハイレベルとの電位差が小さくなってメモリセル
へのハイレベル書込みにおいて蓄積容量にはデータ線の
当該ハイレベルの電圧を印加することができなくなる事
態を防止できる。また、降圧電圧の不所望なレベル上昇
によってセンスアンプのような差動増幅回路によるデー
タ線の到達電圧が上昇されれば、それに応じて、イコラ
イズされるデータ線のプリチャージレベルも上昇し、そ
のような状態で書き込まれたデータが読み出された場
合、プリチャージレベルに対するハイレベルの読み出し
電圧マージンも小さくされてしまうことも防止できる。
また、ワード線選択レベルを形成する昇圧回路が前記降
圧電圧を利用する場合には、降圧電圧の不所望なレベル
上昇がワード線選択レベルを上昇させて、メモリセル選
択トランジスタのゲート酸化膜を破損させる虞も生じさ
せない。
れた回路の信頼性が降圧電圧の負所望なレベル上昇によ
って低下させられる事態を未然に防止することができ
る。例えば、センスアンプの様な差動増幅回路の増幅動
作によるデータ線の到達電圧が、降圧電圧の上昇によっ
て高くされることにより、ワード線の選択レベルとデー
タ線のハイレベルとの電位差が小さくなってメモリセル
へのハイレベル書込みにおいて蓄積容量にはデータ線の
当該ハイレベルの電圧を印加することができなくなる事
態を防止できる。また、降圧電圧の不所望なレベル上昇
によってセンスアンプのような差動増幅回路によるデー
タ線の到達電圧が上昇されれば、それに応じて、イコラ
イズされるデータ線のプリチャージレベルも上昇し、そ
のような状態で書き込まれたデータが読み出された場
合、プリチャージレベルに対するハイレベルの読み出し
電圧マージンも小さくされてしまうことも防止できる。
また、ワード線選択レベルを形成する昇圧回路が前記降
圧電圧を利用する場合には、降圧電圧の不所望なレベル
上昇がワード線選択レベルを上昇させて、メモリセル選
択トランジスタのゲート酸化膜を破損させる虞も生じさ
せない。
【図１】センスアンプのドライブラインへ動作電源を供
給するための一実施例回路図である。
給するための一実施例回路図である。
【図２】降圧回路にディスチャージユニットを採用した
場合の動作波形図である。
場合の動作波形図である。
【図３】降圧回路にディスチャージユニットを採用しな
い場合の比較例を示す動作波形図である。
い場合の比較例を示す動作波形図である。
【図４】本発明の一実施例に係るＤＲＡＭの全体的なブ
ロック図である。
ロック図である。
【図５】本実施例ＤＲＡＭのメモリマット、センスアン
プブロック、及びカラムスイッチ回路ブロックの部分的
な回路図である。
プブロック、及びカラムスイッチ回路ブロックの部分的
な回路図である。
ＭＡＲＹ０，ＭＡＲＹ１ メモリアレイ ＭＭＡＴ０〜ＭＭＡＴ７ メモリマット ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７ センスアン
プブロック ＷＤ０〜ＷＤ７ ワードドライバ ＸＤ０〜ＸＤ７ ロウアドレスデコーダ ＹＤ カラムアドレスデコーダ ＴＧ タイミングコントローラ ＤＬ０，ＤＬ０Ｂ、ＤＬ１，ＤＬ１Ｂ 相補データ線 ＷＬｉ、ＷＬ（ｉ−１） ワード線 ＭＣ ダイナミックメモリセル Ｑ１７，Ｑ１８ プリチャージ用ＭＯＳトランジスタ Ｑ２１ イコライズ用ＭＯＳトランジスタ ＶＤＬ 降圧電圧 ＶＤＤ 外部電源電圧 ＶＳＳ 接地電圧 ＶＰＰ ワード線駆動電圧 １ 降圧回路 １０ 降圧ユニット ＡＭＰ１ オペアンプ Ｑ５０ 電流源ＭＯＳトランジスタ Ｒ１ 高抵抗 Ｎｏｕｔ 出力端子 １１ ディスチャージユニット ＡＭＰ２ オペアンプ Ｑ５１ 電流源ＭＯＳトランジスタ Ｒ２ 高抵抗 Ｑ５２ ディスチャージ用ＭＯＳトランジスタ φｎｏｄｅ１ 制御信号 ２ 昇圧回路 ３ センスアンプ Ｑ９，Ｑ１０ センスアンプ構成用Ｎチャンネル型ＭＯ
Ｓトランジスタ Ｑ１３，Ｑ１４ センスアンプ構成用Ｐチャンネル型Ｍ
ＯＳトランジスタ ＳＤＰ，ＳＤＮ センスアンプのドライブライン Ｑ４１，Ｑ４２ ＳＤＰへの動作電源供給用ＭＯＳトラ
ンジスタ Ｑ４０ ＳＤＮへの動作電源供給用ＭＯＳトランジスタ φＳＡＰ２，φＳＡＰ１Ｂ，φＳＡＮ センスアンプ制
御信号 ４ プリチャージ電圧形成回路
プブロック ＷＤ０〜ＷＤ７ ワードドライバ ＸＤ０〜ＸＤ７ ロウアドレスデコーダ ＹＤ カラムアドレスデコーダ ＴＧ タイミングコントローラ ＤＬ０，ＤＬ０Ｂ、ＤＬ１，ＤＬ１Ｂ 相補データ線 ＷＬｉ、ＷＬ（ｉ−１） ワード線 ＭＣ ダイナミックメモリセル Ｑ１７，Ｑ１８ プリチャージ用ＭＯＳトランジスタ Ｑ２１ イコライズ用ＭＯＳトランジスタ ＶＤＬ 降圧電圧 ＶＤＤ 外部電源電圧 ＶＳＳ 接地電圧 ＶＰＰ ワード線駆動電圧 １ 降圧回路 １０ 降圧ユニット ＡＭＰ１ オペアンプ Ｑ５０ 電流源ＭＯＳトランジスタ Ｒ１ 高抵抗 Ｎｏｕｔ 出力端子 １１ ディスチャージユニット ＡＭＰ２ オペアンプ Ｑ５１ 電流源ＭＯＳトランジスタ Ｒ２ 高抵抗 Ｑ５２ ディスチャージ用ＭＯＳトランジスタ φｎｏｄｅ１ 制御信号 ２ 昇圧回路 ３ センスアンプ Ｑ９，Ｑ１０ センスアンプ構成用Ｎチャンネル型ＭＯ
Ｓトランジスタ Ｑ１３，Ｑ１４ センスアンプ構成用Ｐチャンネル型Ｍ
ＯＳトランジスタ ＳＤＰ，ＳＤＮ センスアンプのドライブライン Ｑ４１，Ｑ４２ ＳＤＰへの動作電源供給用ＭＯＳトラ
ンジスタ Ｑ４０ ＳＤＮへの動作電源供給用ＭＯＳトランジスタ φＳＡＰ２，φＳＡＰ１Ｂ，φＳＡＮ センスアンプ制
御信号 ４ プリチャージ電圧形成回路
フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (4)
- 【請求項１】 選択端子がワード線に結合された複数個
のメモリセルと、メモリセルのデータ入出力端子に接続
される相補信号線と、相補信号線の電位差を増幅する差
動増幅回路と、外部から供給される外部電源電圧を降圧
し前記ワード線の選択レベル以下の降圧電圧を形成する
降圧回路と、前記差動増幅回路の活性化タイミングにお
いて最初前記外部電源電圧を動作電源として前記差動増
幅回路に接続させ、次いで前記降圧回路の出力電圧を動
作電源として前記差動増幅回路に接続させる制御手段と
を備えた半導体記憶装置であって、 前記降圧回路は、電流源と高抵抗との直列接続点に前記
降圧電圧を形成する降圧ユニットと、前記直列接続点の
電圧が前記降圧電圧以上とされる所定電圧において当該
直列結合点を接地電位に導通させるディスチャージユニ
ットとを備えて、成るものであることを特徴とする半導
体記憶装置。 - 【請求項２】 選択端子がワード線に結合された複数個
のメモリセルと、メモリセルのデータ入出力端子に接続
される相補信号線と、相補信号線の電位差を増幅する差
動増幅回路と、外部から供給される外部電源電圧を降圧
し前記ワード線の選択レベル以下の降圧電圧を形成する
降圧回路と、前記差動増幅回路の活性化タイミングにお
いて最初前記外部電源電圧を動作電源として前記差動増
幅回路に接続させ、次いで前記降圧回路の出力電圧を動
作電源として前記差動増幅回路に接続させる制御手段と
を備えた半導体記憶装置であって、 前記降圧回路は降圧ユニットとディスチャージユニット
を備え、 前記降圧ユニットは、外部電源電圧に結合される第１の
電流源ＭＯＳトランジスタと接地電位に結合される第１
の高抵抗との直列接続点を出力端子として備え、当該出
力端子が反転入力端子に帰還され非反転入力端子に基準
電圧が供給されて前記第１の電流源ＭＯＳトランジスタ
をスイッチ制御する第１のオペアンプとから成り、 前記ディスチャージユニットは、外部電源電圧に結合さ
れる第２の高抵抗と接地電位に結合される第２の電流源
ＭＯＳトランジスタとの直列接続点が前記出力端子に結
合され、前記出力端子が反転入力端子に帰還され非反転
入力端子に前記基準電圧が供給されて前記第２の電流源
ＭＯＳトランジスタをスイッチ制御する第２のオペアン
プとから成る、ものであることを特徴とする半導体記憶
装置。 - 【請求項３】 前記差動増幅回路の動作電源が前記外部
電源電圧から前記降圧回路の出力電圧に切り換えられた
後、降圧回路の出力電圧が動作電源として差動増幅回路
に供給されている期間内の一定期間を除いて、前記第２
の電流源ＭＯＳトランジスタをオフ状態に強制する手段
を更に備えて成るものであることを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項４】 前記メモリセルはダイナミック型のメモ
リセルであり、前記降圧回路の出力端子の電圧の概ね半
分の電圧をプリチャージ電圧として形成する回路と、前
記相補信号線を選択的に導通させるイコライズ回路と、
前記イコライズ回路による相補信号線の導通タイミング
に呼応して、相補信号線に前記プリチャージ電圧を供給
するプリチャージ回路とを備えて成るものであることを
特徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23339295A JP3694072B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23339295A JP3694072B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963271A true JPH0963271A (ja) | 1997-03-07 |
| JP3694072B2 JP3694072B2 (ja) | 2005-09-14 |
Family
ID=16954377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23339295A Expired - Lifetime JP3694072B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3694072B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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