JPH11297950A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性を損なうことなく、デバイスの微細化
と高速化及び高集積化及び低消費電力化を図ったダイナ
ミック型ＲＡＭを含む半導体集積回路装置を提供する。 【解決手段】 外部端子から供給された電源電圧を受け
て動作する内部電圧発生回路より、降圧電圧及び必要に
応じて昇圧電圧を形成して内部回路を動作させる半導体
集積回路装置において、上記外部端子から供給された電
源電圧又は上記内部電圧発生回路で形成された昇圧電圧
を受けて動作する第１の内部回路を上記電源電圧又は昇
圧電圧に対応した厚い膜厚のゲート絶縁膜を持つ第１の
ＭＯＳＦＥＴで構成し、上記降圧電圧を受けて動作する
第２の内部回路を上記降圧電圧に対応した薄い膜厚のゲ
ート絶縁膜を持つ第２のＭＯＳＦＥＴで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば高速化と低消費電力化に向けられた
ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】階層ワード線構成にしつつ、三重ウェル
構造として深い深さのＮウェルを備えたダイナミック型
ＲＡＭの例として、特開平８−１８１２９２公報があ
る。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
においては、外部端子から供給された電源電圧から複数
種類の内部電圧を形成して内部回路ブロックに供給して
いる。例えば、微細デバイスの信頼性確保と消費電力の
低減のため、内部回路を外部電源電圧ＶＤＤ（５Ｖ）か
ら降圧した降圧電圧（３Ｖ）で動作させる方式が、１６
Ｍビットのダイナミック型ＲＡＭ以来広く用いられてき
た。６４Ｍビット世代では、外部電圧ＶＤＤが３．３Ｖ
に低下し、メモリセルのキャパシタに２．５Ｖ程度の降
圧電圧を供給するもの、あるいは周辺回路も降圧した電
圧で動作させるなど内部回路での動作電圧を低くする方
向に向いている。

【０００４】ダイナミック型メモリセルでは、オフ状態
でのリーク電流やワード線の浮き上がりによるリーク電
流によって情報保持時間が短くなってしまうのを防ぐた
めに、そのしきい値電圧が大きくなるように形成する必
要がある。一方、上記メモリセル以外の内部回路では、
低消費電力化のためには動作電圧を低くすることが望ま
しく、かかる低電圧において所望の動作速度を確保する
ためには、ＭＯＳＦＥＴのしきい値電圧を小さくするこ
とが望ましい。

【０００５】従来のダイナミック型ＲＡＭでは、上記の
ような相反する要求を満たすために、上記メモリセルで
の情報保持時間と上記周辺回路の動作速度とを考慮した
比較的大きなしきい値電圧を持つようなＭＯＳＦＥＴを
形成する。上記３重ウェル構造によって、メモリセルの
ＭＯＳＦＥＴが形成されるＰ型ウェル領域と周辺回路の
ＭＯＳＦＥＴが形成されるＰ型ウェル領域又は基板とを
電気的に分離して、メモリセルのアドレス選択ＭＯＳＦ
ＥＴを構成するもののチャンネル部分に負のバックバイ
アス電圧を供給して、そのしきい値電圧が大きくなるよ
うな修正を加える一方で、周辺回路を構成するＭＯＳＦ
ＥＴのチャンネル部分には回路の接地電位を与えつつ、
イオン打ち込み技術により上記チャンネル部分の不純物
濃度を低くし修正してしきい値電圧が小さくするように
調整するものである。

【０００６】本願発明者等においては、２５６Ｍビット
のような大記憶容量を持つようにされたダイナミック型
ＲＡＭの検討において、いっそうの低消費電力化を図る
ために動作電圧を２Ｖ以下にすることを検討した。この
ように動作電圧が２Ｖあるいは１．８Ｖのように低くな
ると、上記のようなしきい値電圧の修正技術では、所望
の動作速度が得られないばかりか、プロセスバラツキが
大きくなってしまうという問題が生じてしまう。そこ
で、本願発明者等においては、動作電圧に応じた２種類
のゲート絶縁膜を持つＭＯＳＦＥＴを用いて１つの半導
体集積回路装置を構成することを考えた。かかる２種類
のゲート絶縁膜のＭＯＳＦＥＴを用いた場合には、２種
類のゲート絶縁膜のＭＯＳＦＥＴを用いた回路間での動
作制御あるいはタイミング調整において、それぞれのゲ
ート絶縁膜の膜厚のばらつきによる動作タイミングのワ
ーストケースを想定したタイミング設定が必要になり、
動作速度の大きな妨げになるという新たな問題点につき
当たった。

【０００７】この発明の目的は、信頼性を損なうことな
く、デバイスの微細化と高速化及び低消費電力化を実現
した半導体集積回路装置を提供することにある。この発
明の他の目的は、信頼性を損なうことなく、デバイスの
微細化と高速化及び高集積化及び低消費電力化を図った
ダイナミック型ＲＡＭを含む半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧を受けて動作する内部電圧発生回路より、降圧電
圧及び必要に応じて昇圧電圧を形成して内部回路を動作
させる半導体集積回路装置において、上記外部端子から
供給された電源電圧又は上記内部電圧発生回路で形成さ
れた昇圧電圧を受けて動作する第１の内部回路を上記電
源電圧又は昇圧電圧に対応した厚い膜厚のゲート絶縁膜
を持つ第１のＭＯＳＦＥＴで構成し、上記降圧電圧を受
けて動作する第２の内部回路を上記降圧電圧に対応した
薄い膜厚のゲート絶縁膜を持つ第２のＭＯＳＦＥＴで構
成する。

【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、上記第１の内部回路の動作に対応して第
２の内部回路を動作させるるときには、上記第２の内部
回路の動作タイミング信号を上記第１の内部回路を構成
する第１のＭＯＳＦＥＴを用いた遅延回路で第１の内部
回路の動作状態をモニタして形成する。

【００１０】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の全体ブロック図が示されて
いる。制御入力信号は、ロウアドレスストローブ信号／
ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥ
とされる。ここで、／はロウレベルがアクティブレベル
を表す論理記号のオーバーバーに対応している。Ｘアド
レス信号とＹアドレス信号は、共通のアドレス端子Ａｄ
ｄからロウアドレスストローブ信号／ＲＡＳとカラムア
ドレスストローブ信号／ＣＡＳに同期して時系列的に入
力される。

【００１１】アドレスバッファを通して入力されたＸア
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、前記のようなプリデコーダにより供給され、そ
の出力信号がＸデコーダに供給されてワード線ＷＬの選
択信号が形成される。ワード線の選択動作により、メモ
リアレイの相補ビット線には上記のような読み出し信号
が現れ、センスアンプにより増幅動作が行われる。ラッ
チ回路に取り込まれたＹアドレス信号は、前記のような
プリデコーダに供給され、その出力信号がＹデコーダに
供給されてビット線ＤＬの選択信号が形成される。Ｘ救
済回路及びＹ救済回路は、不良アドレスの記憶動作と、
記憶された不良アドレスと上記取り込まれたアドレス信
号とを比較し、一致なら予備のワード線又はビット線の
選択をＸデコーダ及びＹデコーダに指示するとともに、
正規ワード線又は正規ビット線の選択動作を禁止させ
る。

【００１２】センスアンプで増幅された記憶情報は、図
示しないカラムスイッチ回路により選択されものが共通
入出力線に接続されてメインアンプに伝えられる。この
メインアンプは、特に制限されないが、書き込み回路も
兼ねたアンプとされる。つまり、読み出し動作のときに
は、Ｙスイッチ回路を通して読み出された読み出し信号
を増幅して、出力バッファを通して外部端子Ｉ／Ｏから
出力させる。書き込み動作のときには、外部端子Ｉ／Ｏ
から入力された書き込み信号が入力バッファを介して取
り込まれ、メインアンプを介して共通入出力線及び選択
ビット線に伝えられ、選択ビット線では上記センスアン
プの増幅動作により書き込み信号が伝えられてメモリセ
ルのキャパシタにそれに対応した電荷が保持される。

【００１３】クロック発生回路（メインコントロール回
路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力さ
れたアドレス信号の取り込み制御タイミング信号や、セ
ンスアンプの動作タイミング信号等のように、メモリセ
ルの選択動作に必要な各種のタイミング信号を発生させ
る。内部電源発生回路は、電源端子から供給されたＶＤ
ＤとＶＳＳのような動作電圧を受け、上記プレート電
圧、内部昇圧電圧ＶＰＰ、内部降圧電圧ＶＤＬ、ＶＤＬ
／２のようなプリチャージ電圧、基板バックバイアス電
圧ＶＢＢのようり各種内部電圧を発生させる。リフレッ
シュカウンタは、リフモードにされたときにリフレッシ
ュ用のアドレス信号を生成してＸ系の選択動作に用いら
れる。

【００１４】この実施例では、同図に斜線を付した各回
路は、その動作電圧である電源電圧ＶＤＤ又は昇圧電圧
ＶＰＰによるゲート絶縁膜破壊が生じないような比較的
厚い膜厚のゲート絶縁膜のＭＯＳＦＥＴ（本願明細書で
は、ＭＯＳＦＥＴを絶縁ゲート型電界効果トランジス
タ、いわゆるＭＩＳＦＥＴをも含むという意味で用いて
いる。）で構成される。それ以外の各回路は、以下に説
明する一部の例外を除いてその動作電圧である降圧電圧
ＶＤＬに対応した比較的薄いゲート絶縁膜のＭＯＳＦＥ
Ｔで構成されている。

【００１５】上記アドレスバッファや上記制御信号を受
ける制御バッファ、入力バッファ及び出力バッファは、
システムの電源電圧ＶＤＤで動作する他の装置との間で
のインターフェイスのために電源電圧ＶＤＤで動作させ
られる。内部電圧発生回路は、電源電圧ＶＤＤと接地電
位ＶＳＳを基に降圧電圧ＶＤＬ、昇圧電圧ＶＰＰ及び負
電圧ＶＢＢを形成するので必然的に上記電源電圧ＶＤＤ
で動作させられる。そして、メモリアレイ（メモリセ
ル）及びワードドライバは、前記のようなメモリセルの
キャパシタ電荷のフルライト動作のために昇圧電圧ＶＰ
Ｐで動作させられる。このような比較的高い電圧で動作
させられるＭＯＳＦＥＴは、上記比較的厚い膜厚（例え
ば８ｎｍ）のゲート絶縁膜のＭＯＳＦＥＴで構成され
る。

【００１６】これに対して、上記のようなメインコント
ロール回路、クロック発生回路の上記制御バッファを除
いた内部回路、リフレッシュカウンタ、ラッチ回路、プ
リデコーダ、Ｘ，Ｙ救済回路、Ｘデコーダ、Ｙデコー
ダ、センスアンプ及びメインアンプといった各回路は、
上記降圧電圧ＶＤＬで動作させられ、それに対応して上
記比較的薄い膜厚（例えば４ｎｍ）のゲート絶縁膜のＭ
ＯＳＦＥＴで構成される。動作電圧は上記降圧電圧ＶＤ
Ｌであるが、ワード線の選択動作に対応してセンスアン
プを活性化させるタイミング信号を形成するタイミング
回路は、上記ワードドライバの動作をモニタするため
に、比較的厚い膜厚のゲート絶縁膜のＭＯＳＦＥＴを用
いた遅延回路により構成される。このように上記動作電
圧、つまりゲート絶縁膜の耐圧との関係でＭＯＳＦＥＴ
のゲート絶縁膜の膜厚を設定するという本願発明での原
則の例外の１つとして上記タイミング回路があげられ
る。

【００１７】図２には、上記タイミング回路の一実施例
の概略ブロック図が示されている。この実施例では、ロ
ウ系のクロック信号ＲＣＬＫの立ち上がりに対応してシ
ェアードスイッチ回路及びビット線イコライズ回路の制
御信号ＳＨＲ／ＢＬＥＱをセット（シェアードスイッチ
の一方をオフ状態に、イコライズＭＯＳＦＥＴ及びプリ
チャージＭＯＳＦＥＴをオフ状態）にし、遅延回路ＤＬ
１の遅延信号によりサブワード線ＳＷＬをセット（選
択）し、遅延回路ＤＬ２の遅延時間によりセンスアンプ
ＳＡをセット（動作状態）し、遅延回路ＤＬ３にてオー
バードライブＭＯＳＦＥＴをオフにし、代わってＶＤＬ
供給用のスイッチＭＯＳＦＥＴをオン状態にする。上記
クロック信号ＲＣＬＫの立ち下がりにより、サブワード
線ＳＷＬをリセット（非選択）にし、遅延回路ＤＬ４に
よりセンスアンプＳＡのリセット（非動作）する。

【００１８】上記シェアードスイッチＭＯＳＦＥＴは、
高電圧ＶＰＰがゲートに印加されてスイッチがオン状態
にされ、そのロウレベルへの変化によりオフ状態にされ
るのものであるために、その動作をモニタするために遅
延回路ＤＬ１は上記厚いゲート絶縁膜のＭＯＳＦＥＴを
用いて構成される。同様にサブワード線の選択動作をモ
ニタするために遅延回路ＤＬ２も上記厚いゲート絶縁膜
のＭＯＳＦＥＴを用いて構成される。つまり、サブワー
ド線が選択されて、選択されたメモリセルのアドレス選
択ＭＯＳＦＥＴがオン状態になって、ビット線容量にプ
リチャージされた電荷と、メモリセルのキャパシタに保
持された電荷とのチャージシェアに要する時間を待って
センスアンプを動作させる必要があるために、上記遅延
回路ＤＬ２には、サブワードドライバと同じ上記厚いゲ
ート絶縁膜のＭＯＳＦＥＴを用いて構成されるものであ
る。

【００１９】これに対して、センスアンプのオーバード
ライブ時間を設定する遅延回路ＤＬ３は、薄いゲート絶
縁膜で形成されるセンスアンプの動作をモニタするため
に、センスアンプと同じ薄いゲート絶縁膜で形成された
ＭＯＳＦＥＴを用いて構成される。また、サブワード線
ＳＷＬのリセットをまって非動作状態にされるセンスア
ンプ、及びシェアードスイッチＭＯＳＦＥＴやイラライ
ズＭＯＳＦＥＴの動作タイミングを設定する遅延回路Ｄ
Ｌ４は、サブワードドライバでの動作時間をモニタする
ためにそれと同じ上記厚いゲート絶縁膜のＭＯＳＦＥＴ
を用いて構成されるものである。

【００２０】上記タイミング回路を他の内部回路と同じ
く薄いゲート絶縁膜のＭＯＳＦＥＴで構成した場合、上
記サブワードドライバ等の厚い膜厚のゲート絶縁膜を持
つＭＯＳＦＥＴでの最も長い時間に対応したワーストケ
ースを考慮した時間と、薄いゲート絶縁膜のＭＯＳＦＥ
Ｔを用いた遅延回路の最も短い時間になった場合のワー
ストケースとの両方を考慮した余分な時間マージンを設
定する必要があり、上記のような２つのワーストケース
が生じる稀な場合を除いて、大半のダイナミック型ＲＡ
Ｍでは必要以上にセンスアンプの動作時間を長く設定し
てしまうことになるものである。ダイナミック型ＲＡＭ
では、アドレス入力からそれに対応した読み出し信号が
得られるまでの時間のうち、上記センスアンプの動作時
間に占める時間が比較的大きく、上記ワード線の選択タ
イミングとセンスアンプの活性化のタイミングはできる
だけ短くするのが高速化を図る上で極めて重要になるも
のである。

【００２１】図３には、上記遅延回路ＤＬ２の一実施例
の回路図が示されている。上記のように遅延回路ＤＬ２
は、サブワードドライバでの動作時間をモニタするため
にそれと同じ上記厚いゲート絶縁膜のＭＯＳＦＥＴを用
いて構成されるものであるが、それは全ての素子が厚い
ゲート絶縁膜のＭＯＳＦＥＴで構成されるという意味で
はない。遅延回路ＤＬ２は、上記のようにサブワードド
ライバでの動作時間をモニタするものであればよいか
ら、その遅延時間が厚いゲート絶縁膜のＭＯＳＦＥＴの
プロセスバラツキに対応して形成されれば足りる。この
趣旨により、厚いゲート絶縁膜のＭＯＳＦＥＴ（以下、
厚膜ＭＯＳという）は、入力信号を受けるＰチャンネル
型ＭＯＳＦＥＴＱ３０とＮチャンネル型ＭＯＳＦＥＴＱ
３１のみで構成される。このＣＭＯＳインバータ回路の
出力部には、抵抗Ｒ１０とＲ１１及び薄いゲート絶縁膜
からなるＭＯＳＦＥＴ（以下、薄膜ＭＯＳという）Ｑ３
２とＱ３３のゲート容量を利用したキャパシタからなる
時定数回路が設けられる。そして、上記時定数回路の出
力信号を受けるバッファ回路ＢＡ１とＢＡ２を通して出
力タイミング信号ＲＳＡ１Ｔが形成される。このバッフ
ァ回路での遅延時間は、全体の遅延時間に対して無視で
きる程度にされる。

【００２２】上記ＭＯＳＦＥＴＱ３０とＱ３１のプロセ
スバラツキに対応したオン抵抗値が支配的に作用して上
記抵抗Ｒ１０とＲ１１及びキャパシタからなる時定数を
決定する。つまり、この実施例の遅延回路ＤＬ２は、上
記抵抗Ｒ１０やＲ１１及びキャパシタＱ３２、Ｑ３３は
いわばプロセスバラツキには無関係の一定の遅延時間を
形成するものであり、ワード線の選択動作のプロセスバ
ラツキに対応した遅延時間の設定には、上記厚い膜厚に
されたゲート絶縁膜のＭＯＳＦＥＴのオン抵抗値が支配
的に作用するようにされる。

【００２３】図４には、上記サブワードドラバの一実施
例の回路図が示されている。この実施例のメモリアレイ
は、メインワード線とサブワード線からなる階層ワード
線方式にされる。このような階層ワード線方式に関して
は後に説明するが、サブワードドライバは、メインワー
ド線の選択信号と、サブワード選択線ＦＸとを受けて、
サブワード線の選択信号を形成する。つまり、Ｐチャン
ネル型ＭＯＳＦＥＴＱ３４とＮチャンネル型ＭＯＳＦＥ
ＴＱ３５によりインバータ回路の入力端子に上記メンン
ワード線を接続し、その動作電圧が上記サブワード選択
線ＦＸから供給される。また、サブワード線のリセット
用ＭＯＳＦＥＴＱ３６のゲートにも上記サブワード選択
線ＦＸが供給される。

【００２４】サブワード線の選択レベルを昇圧電圧ＶＰ
Ｐに対応した高電圧にするために、上記サブワード選択
線ＦＸの選択レベルはＶＰＰのような高電圧にされる。
また、メインワード線の非選択レベルはＶＰＰのような
高電圧にされる。したがって、メインワードドライバＭ
ＷＤの動作電圧はＶＰＰにされる。このメインワードド
ライバＭＷＤに選択信号を供給するプリデコーダは、降
圧電圧ＶＤＬを動作電圧として動作する。したがって、
メインワードドハイバの入力部には、上記ＶＤＬ信号を
ＶＰＰ信号に変換するレベル変換回路が設けられる。上
記低電圧ＶＤＬで動作するプリデコーダは、薄膜ＭＯＳ
で構成され、上記高電圧ＶＰＰで動作するメインワード
ドライバＭＷＤ及びサブワードドライバは厚膜ＭＯＳで
構成されるものである。

【００２５】サブワードドラバの動作は、次の通りであ
る。メインワード線がロウレベルの選択レベルであっ
て、Ｐチャンネル型ＭＯＳＦＥＴＱ３４のソースに接続
されるＦＸ線がＶＰＰの選択レベルで、Ｎチャンネル型
ＭＯＳＦＥＴＱ３６のゲートにＦＸ線が０Ｖの選択レベ
ルであるとき、Ｐチャンネル型ＭＯＳＦＥＴＱ３４がオ
ン状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ３５とＱ３６
がオフ状態になって、サブワード線をＶＰＰのような選
択レベルにする。

【００２６】メインワード線がＶＰＰのようなハイレベ
ルの非選択レベルであると、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ３４がオフ状態になり、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ３５がオン状態になるので、ソースに接続されるＦ
Ｘ線がＶＰＰの選択レベルで、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ３６のゲートにＦＸ線が０Ｖの選択レベルであっ
ても、サブワード線は非選択レベルにされる。また、メ
インワード線がロウレベルの選択レベルであって、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ３４がオン状態でも、そのソ
ースに接続されるＦＸ線が０Ｖの非選択レベルで、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ３６のゲートにＦＸ線がＶＰ
Ｐの非選択レベルであるとＭＯＳＦＥＴＱ３６のオン状
態によりサブワード線を０Ｖのような非選択レベルにす
る。

【００２７】図５には、上記ロウ系の選択動作の一例を
説明するためのタイミング図が示されている。クロック
信号ＲＣＬＫのハイレベルへの立ち上がりより、シェー
アドスイッチ制御信号ＳＨＲとイコライズ信号ＢＬＥＱ
がロウレベルにされる。これにより、非選択側のビット
線がセンスアンプから切り離されるとともに、イコライ
ズＭＯＳＦＥＴ及びプリチャージＭＯＳＦＥＴがオフ状
態にされる。

【００２８】上記信号ＲＣＬＫの立ち下がりを受けて、
ワード線がロウレベルからハイレベルへの選択レベルに
される。このようなワード線の選択動作により、選択さ
れたメモリセルのＭＯＳＦＥＴがオン状態となり、相補
ビット線の一方に選択されたメモリセルからの記憶電荷
に対応した微小読み出し信号が現れる。上記のようなワ
ード線の選択動作及びビット線と寄生容量とメモリセル
のキャパシタとのチャージシェアによる上記微小読み出
し信号が得られるまでの時間をまって、センスアンプの
活性化信号ＲＳＡＮが形成される。実際には、センスア
ンプの高速動作のためにセンスアンプはその動作開始時
に一時的に電源電圧ＶＤＤのような高電圧で動作させら
れる。

【００２９】上記クロック信号ＲＣＬＫの立ち下がりに
より、ワード線が選択レベルから非選択レベルに切り替
えられ、このワード線の非選択レベルにされることを待
って、センスアンプの活性化信号ＲＳＡＮがロウレベル
の非活性レベルにされ、シェアードスイッチ制御信号Ｓ
ＨＲ及びイコライズ信号ＢＬＥＱがハイレベルにされ
て、相補ビット線のハーフプリチャージ（イコライズ動
作）が実施される。

【００３０】上記のように高電圧での動作を行うシェア
ードスイッチ制御信号ＳＨＲ及びイコライズ信号ＢＬＥ
Ｑのオフ状態をモニタしたワード線選択タイミングや、
ワード線の選択タイミングからセンスアンプを活性化さ
せるセンスアンプタイミング及びワード線のオフ状態を
モニタしたセンスアンプの非活性させるセンスアンプタ
イミングを行う上記遅延回路ＤＬ１、ＤＬ２及びＤＬ４
に、上記厚膜ＭＯＳを用いることにより、そのプロセス
バラツキを反映させたタイミング設定が可能となり、余
分な時間マージンの設定が不要にできるためにアドレス
入力から読み出し信号が得られるまでの時間を短くする
こと、言い換えるならば、メモリアクセス時間の短縮化
を図ることができるものとなる。

【００３１】図６には、この発明に係るダイナミック型
ＲＡＭの一実施例を説明するための素子構造断面図が示
されている。この実施例では、上記のようなメモリセル
部、厚膜ＭＯＳと薄膜ＭＯＳとの素子構造が代表として
例示的に示されている。メモリセルの記憶キャパシタ
は、２層目のポリシリコン層をストレージノードＳＮＣ
Ｔとして用い、アドレス選択用ＭＯＳＦＥＴの一方のソ
ース，ドレインを構成するＮ＋拡散層と接続される。上
記２層目ポリシリコン層からなるストレージノードＳＮ
ＣＴは王冠構造とされ、薄いゲート絶縁膜を介して３層
目ポリシリコン層からなるプレート電極ＰＬＴが形成さ
れて構成される。アドレス選択用ＭＯＳＦＥＴのゲート
は、サブワード線ＳＷＬと一体的に構成され、１層目ポ
リシリコン層ＦＧとその上部に形成されたタングステン
シリサイド（ＷＳｉ）とにより形成される。

【００３２】アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレインを構成するＮ＋拡散層は、ポリシリコン層
とその上部設けられた上記同様なタングステンシリサイ
ド（Ｍ１）から構成されたビット線ＢＬに接続される。
上記メモリセルの上部には、第２層目のメタル層Ｍ２か
らなるメインワード線ＭＷＬ、図示しないサブワード選
択線ＦＸＢが形成され、その上部には第３層目からなる
メタル層Ｍ３からなるＹ選択線ＹＳや、サブワード選択
線ＦＸが形成される。そして、上記アドレス選択ＭＯＳ
ＦＥＴのゲート絶縁膜は、約８ｎｍ程度の比較的厚い厚
さで形成される。これにより、上記ゲートが接続される
サブワード線ＳＷＬの昇圧電圧ＶＰＰのような選択レベ
ルに対して十分な耐圧を持つとともに、しきい値電圧が
比較的大きく形成されて情報保持特性を確保するように
できる。

【００３３】この実施例では、上記アドレス選択ＭＯＳ
ＦＥＴが形成されるＰ型ウェル領域ＰＷＥＬＬは、深い
深さのＮ型ウェル領域ＤＷＥＬＬにより電気的に分離さ
れて、−１Ｖ程度の負のバックバイアス電圧ＶＢＢが供
給される。このような負電圧ＶＢＢの供給によっても上
記アドレス選択ＭＯＳＦＥＴのしきい値電圧を高くする
とともに、上記ＰＷＥＬＬに発生するマイノリティキャ
リアが上記上記キャパシタに接続されるＮ＋拡散層に到
達するのを防いで情報保持時間を長くするようにされ
る。

【００３４】メモリセル部の周辺部に設けられるサブワ
ードドライバＳＷＤや外部端子から供給される電源電圧
を受ける動作する入力バッファ等を構成する厚ゲート絶
縁膜を持つＮチャンネル型ＭＯＳＦＥＴも、上記メモリ
セルのアドレス選択ＭＯＳＦＥＴと同じく形成される。
ただし、それが形成されるＰ型ウェル領域が上記ＤＷＥ
ＬＬによって分離されてい場合には回路の接地電位が与
えられる。これにより、メモリセルを構成するＭＯＳＦ
ＥＴと同じゲート絶縁膜の膜厚にされるが、しきい値電
圧は小さく形成される。メモリアレイとは離れて形成さ
れる入力バッファ等を構成するＮチャンネル型ＭＯＳＦ
ＥＴは、Ｐ型基板上に形成されるものであってもよい。

【００３５】これらの周辺回路を構成するために、１層
目メタル層Ｍ１が形成されている。例えば、上記ＣＭＯ
Ｓインバータ回路を構成するためにＮチャンネル型ＭＯ
ＳＦＥＴと図示しない同様な厚膜構造のＰチャンネル型
ＭＯＳＦＥＴとのゲートを接続する配線は、上記１層目
のメタル層Ｍ１が用いられる。上記ＣＭＯＳインバータ
回路を構成するＭＯＳＦＥＴのドレイン等とと他の回路
との接続に第２層目メタル層Ｍ２を用いる場合には、ス
ルーホールを介してダミーとしての第１層目メタル層Ｍ
１に落とし、この第１層目の配線層Ｍ１とコンタクトを
介して上記ドレインに接続される。

【００３６】プリデコーダやセンスアンプ等のように降
圧電圧ＶＤＬで動作する薄いゲート絶縁膜を持つＮチャ
ンネル型ＭＯＳＦＥＴは、そのゲート絶縁膜が４ｎｍの
ように薄く形成されるだけで、あとの構造は前記の厚膜
ＭＯＳＦＥＴと同様である。上記のような２種類のゲー
ト絶縁膜を形成する方法としては、まず薄いゲート絶縁
膜を形成し、その後に薄膜ＭＯＳを形成する部分をマク
スして上記薄いゲート絶縁膜を除去して、あらためて厚
いゲート絶縁膜を形成する。あるいは、上記薄いゲート
絶縁膜上に重合わせるようにしてゲート絶縁膜を形成し
て膜厚を厚くするものであってもよい。このような薄膜
ＭＯＳＦＥＴでカラム選択スイッチを構成して、３層目
のメタル層Ｍ３で形成されたＹ選択線ＹＳをカラム選択
スイッチＭＯＳＦＥＴのゲートに接続させる場合、スル
ーホールを介して上記ダミーとしてのメタル層Ｍ２、メ
タル層Ｍ１に落とし上記カラムスイッチＭＯＳＦＥＴの
ゲートや、同図のようにソース，ドレインと接続され
る。

【００３７】この実施例のような素子構造を採るとき、
上記降圧電圧ＶＤＬで動作させられるＭＯＳＦＥＴのゲ
ート絶縁膜を薄く形成するものでありるので、そのしき
い値電圧を小さくすることができる。この結果、上記降
圧電圧ＶＤＬを２Ｖあるいは１．８Ｖ程度のようにＣＭ
ＯＳ回路の動作下限電圧付近まで低下させても、必要な
電流を確保することができるから所望の動作速度を維持
することができる。そして、後述するようなバーンイン
試験においても、電源電圧ＶＤＤの上昇に追従して上記
降圧電圧ＶＤＬも上昇するが、バーンイン試験時の降圧
電圧ＶＤＬは、そのときの電源電圧ＶＤＤの約１／２程
度であるために、上記のような薄いゲート絶縁膜に形成
してもゲート絶縁膜の耐圧を確保することができる。

【００３８】図７には、この発明に係るダイナミック型
ＲＡＭの一実施例の概略レイアウト図が示されている。
同図においては、ダイナミック型ＲＡＭを構成する各回
路ブロックのうち、この発明に関連する部分が判るよう
に簡略化されて示されており、それが公知の半導体集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上において形成される。

【００３９】この実施例では、特に制限されないが、メ
モリアレイは、全体として８個に分けられる。半導体チ
ップの長手方向に沿った上下に４個、左右に２個ずつの
メモリアレイが分割されて設けられ、上記チップの長手
方向に沿った中央部分にアドレス入力回路、データ入出
力回路及びボンディングパッド列からなる入出力インタ
ーフェイス回路等の周辺回路（Peripheral) 等が設けら
れる。上記メモリアレイの上記中央側にはメインアンプ
ＭＡが配置される。

【００４０】上述のように半導体チップの長手方向に沿
った上下に２個ずつの４個と、左右に２個ずつに分けら
れて合計８個からなる各メモリアレイにおいて、長手方
向に対して左右方向の中間部にＸ系プリデコーダ回路Ｒ
ＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコー
ダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置さ
れる。上記メモリアレの上記中間部分に沿ってメインワ
ードドライバ領域ＭＷＤが形成されて、それぞれのメモ
リアレイに対応して下、上方側に延長するように設けら
れたメインワード線をそれぞれが駆動するようにされ
る。

【００４１】上記メモリアレイにおいて、特に制限され
ないが、上記チップ中央部分とは反対側のチップ周辺側
にＹデコーダＹＤＣが設けられる。この実施例において
は、上記中央側に配置されたメインアンプＭＡと周辺側
に配置されたＹデコーダＹＤＣとにより上記８分割され
てなる各メモリアレイが挟さまれるように配置される。
上記メモリアレイは、後述するように複数のサブアレイ
に分割される。かかるサブアレイは、それを挟むように
配置されたセンスアンプ領域、サブワードドライバ領域
に囲まれて形成される。上記センスアンプアンプ領域
と、上記サブワードドライバ領域の交差部は交差領域と
される。上記センスアンプ領域に設けられるセンスアン
プは、シェアードセンス方式により構成され、メモリセ
ルアレイの両端に配置されるセンスアンプを除いて、セ
ンスアンプを中心にして左右に相補ビット線が設けら
れ、左右いずれかのメモリセルアレイの相補ビット線に
選択的に接続される。

【００４２】上述のように半導体チップの長手方向に沿
って４個ずつに分けられたメモリアレイは、２個ずつ組
となって配置される。このように２個ずつ組となって配
置された２つのメモリアレイは、その中間部分にＸ系プ
リデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥ
Ｄ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路Ｃ
ＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコー
ダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プ
リデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤ
を中心として、メモリアレイが上下に配置される。上記
メインワードドライバＭＷＤは、上記１つのメモリアレ
イを貫通するようにチップ長手方向に延長されるメイン
ワード線の選択信号を形成する。また、上記メインワー
ドドライバＭＷＤにサブワード選択用のドライバも設け
れら、後述するように上記メインワード線と平行に延長
されてサブワード選択線の選択信号を形成する。

【００４３】１つのサブアレイは、図示しないが５１２
本のサブワード線と、それと直交する５１２対からなる
相補ビット線（又はデータ線）とにより構成される。な
お、不良ワード線又は不良ビット線の救済のために予備
のワード線及び予備の相補ビット線に設けられるもので
ある。上記１つのメモリアレイにおいて、上記サブアレ
イがワード線の配列方向に１６個設けられるから、全体
としての上記サブワード線は約８Ｋ分設けられ、ビット
線の配列方向に８個設けられるから、相補ビット線は全
体として約４Ｋ分設けられる。このようなメモリアレイ
が全体で８個設けられるから、全体では８×８Ｋ×４Ｋ
＝２５６Ｍビットのような大記憶容量を持つようにされ
る。これにより、相補ビット線その長さが、上記１６個
のサブアレイに対応して１／１６の長さに分割される。
サブワード線は、上記８個のサブアレイに対応して１／
８の長さに分割される。

【００４４】上記１つのメモリアレイの分割されたサブ
アレイ毎にサブワードドライバ（サブワード線駆動回
路）が設けられる。サブワードドライバは、上記のよう
にメインワード線に対して１／８の長さに分割され、そ
れと平行に延長されるサブワード線の選択信号を形成す
る。この実施例では、メインワード線の数を減らすため
に、言い換えるならば、メインワード線の配線ピッチを
緩やかにするために、特に制限されないが、１つのメイ
ンワード線に対して、相補ビット線方向に４本からなる
サブワード線を配置させる。このようにメインワード線
方向には８本に分割され、及び相補ビット線方向に対し
て４本ずつが割り当てられたサブワード線の中から１本
のサブワード線を選択するために、メインワードドライ
バＭＷＤには図示しないサブワード選択ドライバが配置
される。このサブワード選択ドライバは、上記サブワー
ドドライバの配列方向に延長される４本のサブワード選
択線の中から１つを選択する選択信号を形成する。

【００４５】図７のようなレイアウトを採用した場合に
おいて、Ｙアドレスが入力されると、アドレスバッファ
ＡＤＤＢＵＰを通して上記メモリアレイの中間部に設け
られた救済回路、プリデコーダを介してチップの周辺側
に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選
択信号が形成される。上記Ｙ選択信号より１つのサブア
レイの相補ビット線が選択されて、それと反対側のチッ
プ中央部側のメインアンプＭＡに伝えられ、増幅されて
図示しない出力回路を通して出力される。

【００４６】この構成は、一見すると信号がチップを引
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。

【００４７】この実施例では、メモリアレイを挟んでメ
インアンプＭＡとＹデコーダＹＤＣが両側に配置される
ため、サブアレイの相補ビット線を選択するための信号
伝達経路と、選択された相補ビット線から入出力線を通
ってメインアンプＭＡの入力に至る信号伝達経路との和
は、いずれの相補ビット線を選択しようともメモリアレ
イを横断するだけの信号伝達経路となって上記のように
１往復するものの半分に短縮できるものである。これに
より、メモリアクセスの高速化が可能になるものであ
る。

【００４８】図８には、この発明に係るダイナミック型
ＲＡＭをより詳細に説明するための概略レイアウト図が
示されている。同図には、メモリチップ全体の概略レイ
アウトと、８分割された１つのメモリアレイのレイアウ
トが示されている。同図は、図１の実施例を別の観点か
ら図示したものである。つまり、図１と同様にメモリチ
ップは、長手方向（ワード線方向）に沿った上下に４
個、左右に２個ずつのメモリアレイ（Array)が８分割さ
れ、その長方向における中央部分には複数からなるボン
ディングパッド及び入出力回路等の周辺回路（Bonding
Pad & peripheralCircuit) が設けられる。

【００４９】上記８個のメモリアレイは、前記のように
それぞれが約３２Ｍビットの記憶容量を持つようにされ
るものであり、そのうちの１つが拡大して示されている
ように、ワード線方向に８分割され、ビット線方向に１
６分割されたサブアレイが設けられる。上記サブアレイ
のビット線方向の両側には、上記ビット線方向に対して
センスアンプ（Sence Amplifier)が配置される。上記サ
ブアレイのワード線方向の両側には、サブワードドライ
バ（Sub-Word Driver)が配置される。

【００５０】上記１つのメモリアレイには、全体で８１
９２本のワード線と４０９６対の相補ビット線が設けら
れる。これにより、全体で約３２Ｍビットの記憶容量を
持つようにされる。上記のように８１９２本のワード線
が１６個のサブアレイに分割して配置されるので、１つ
のサブアレイには５１２本のワード線（サブワード線）
が設けられる。また、上記のように４０９６対の相補ビ
ット線が８個のサブアレイに分割して配置されるので、
１つのサブアレイには５１２対の相補ビット線が設けら
れる。

【００５１】メモリアレイのメインワード線に対応して
メインワードドライバＭＷＤが設けられる。つまり、同
図に示されたメモリアレイの左側には、アレイコントロ
ール（Array control)回路及びメインワードドライバ(M
ain Word dricer)が設けられる。上記アレイコントロー
ル回路には、第１のサブワード選択線を駆動するドライ
バが設けられる。上記メモリアレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの下部（チ
ップ周辺側）には、Ｙデコーダ（YDecoder) 及びＹ選択
線ドライバ（YSdriver) が設けられる。

【００５２】図９には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図８に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。

【００５３】サブアレイＳＢＡＲＹ（１５）は、ワード
線の延長方向を水平方向とすると、サブワード線ＳＷＬ
が５１２本配置され、相補ビット線対は５１２対から構
成される。それ故、上記５１２本のサブワード線ＳＷＬ
に対応した５１２個のサブワードドライバＳＷＤ（１
７）は、かかるサブアレイの左右に２５６個ずつに分割
して配置される。上記５１２対の相補ビット線ＢＬに対
応して設けられる５１２個のセンスアンプＳＡ（１６）
は、前記のようなシェアードセンスアンプ方式とされ、
かかるサブアレイの上下に２５６個ずつに分割して配置
される。

【００５４】上記サブアレイＳＢＡＲＹ（１５）は、正
規のサブワード線ＳＷＬが５１２本に加えて、図示しな
いが予備ワード線も設けられる。それ故、上記５１２の
サブワード線ＳＷＬと上記予備ワード線に対応したサブ
ワードドライバＳＷＤ（１７）が、かかるサブアレイ
（１５）の左右に分割して配置される。上記のように右
下のサブアレイ（１５）が５１２対の相補ビット線ＢＬ
からなり、上記同様に２５６個のセンスアンプ（１６）
が上下に配置される。上記右側の上下に配置されるサブ
アレイＳＢＡＲＹに形成される２５６対の相補ビット線
は、それに挟まれたセンスアンプＳＡに対してシェアー
ドスイッチＭＯＳＦＥＴを介して共通に接続される。上
記同様に図示しないが、予備のビット線も設けられ、そ
れに対応したセンスアンプ（１６）も上下に振り分けら
れた設けられる。

【００５５】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表として例示的に示
されるように同図の縦方向に延長される。上記メインワ
ード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、
上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示
ぜす）が配置されるものである。上記４個からなるサブ
アレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜Ｆ
Ｘ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）
のサブアレイを貫通するように延長される。そして、サ
ブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、Ｆ
Ｘ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上
に分けて延長させるようにする。このように２つのサブ
アレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを割り当て、かつ、それらをサブアレイ上を延長さ
せるようにする理由は、メモリチップサイズの小型化を
図るためである。

【００５６】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図４のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。

【００５７】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。

【００５８】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列されるサ
ブワードドライバに選択信号を供給する第２のサブワー
ド線ＦＸ０が設けられる。上記第１のサブワード選択線
ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線
ＳＷＬと平行に延長されるのに対して上記第２のサブワ
ード選択線は、それと直交するカラム選択線ＹＳ及び相
補ビット線ＢＬと平行に延長される。上記８本の第１の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第
２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，
２，４，６と、奇数ＦＸ１，３，５，７とに分割されて
サブアレイＳＢＡＲＹの左右に設けられたサブワードド
ライバＳＷＤに振り分けられて配置される。

【００５９】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。

【００６０】中央上部のクロスエリア（１８）では、下
側に配置されたサブワード選択線駆動回路が上記第１の
サブワード選択線ＦＸ１Ｂに対応され、中央中間部のク
ロスエリアに設けられた２つのサブワード選択線駆動回
路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ
５Ｂに対応され、中央下部のクロスエリアに設けられた
上側に配置されたサブワード選択線駆動回路が上記第１
のサブワード選択線ＦＸ７Ｂに対応される。そして、右
上部のクロスエリアでは、下側に配置されたサブワード
選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂ
に対応され、右中間部のクロスエリアに設けられた２つ
のサブワード選択線駆動回路ＦＸＤが、第１のサブワー
ド選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のク
ロスエリアに設けられた上側に配置されたサブワード選
択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに
対応される。このようにメモリアレイの端部に設けられ
たサブワードドライバは、その右側にはサブアレイが存
在しないから、左側だけのサブワード線ＳＷＬを駆動す
る。

【００６１】この実施例のようにサブアレイ上のメイン
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。

【００６２】サブワードドライバにおいては、上記第２
のサブワード選択線ＦＸ０〜６等には、それと平行に第
１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号
を通す配線が設けられるものであるが、その負荷が後述
するように小さいので、上記第２のサブワード選択線Ｆ
Ｘ０〜６のように格別なドライバＦＸＤを設けることな
く、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接
続される配線によって構成される。ただし、その配線層
は上記第２のサブワード選択線ＦＸ０〜６と同じものが
用いられる。

【００６３】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、○にＰで示したようにセンスアン
プに対して降圧電圧ＶＤＬを供給するＮチャンネル型の
パワーＭＯＳＦＥＴと、○にＯで示したようにセンスア
ンプに対して後述するようなオーバードライブ用の電源
電圧ＶＤＤを供給するＮチャンネル型のパワーＭＯＳＦ
ＥＴ、及び○にＮで示したようにセンスアンプに対して
回路の接地電位ＶＳＳを供給するためのＮチャンネル型
のパワーＭＯＳＦＥＴが設けられる。

【００６４】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮ
で示したようにセンスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴが設けられる。このＮチャンネル型のパワーＭＯＳ
ＦＥＴは、センスアンプ列の両側からセンスアンプを構
成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴ
のソースに接地電位を供給するものである。つまり、セ
ンスアンプエリアに設けられる１２８個又は１３０個の
センスアンプに対しては、上記Ａ側のクロスエリアに設
けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記
Ｂ側のクロスエリアに設けられたＮチャンネル型のパワ
ーＭＯＳＦＥＴの両方により接地電位が供給される。

【００６５】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。これに対して、メモリアレイの端に設
けられたサブアレイの右側に設けられたサブワード線駆
動回路ＳＷＤでは、上記サブアレイのサブワード線しか
選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワ
ーＭＯＳＦＥＴは、上記サブアレイに対応したセンスア
ンプのみを活性化するものである。

【００６６】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すというリライト動作を行う。

【００６７】図１０には、この発明に係るダイナミック
型ＲＡＭにおけるサブアレイとその周辺回路を形成する
ウェル領域の一実施例の概略レイアウト図が示されてい
る。同図には、図８に示されたメモリアレイの中の点線
で囲まれたように、上記斜線を付した位置に配置された
４つのサブアレイＳＢＡＲＹを含む８個が代表として例
示的に示されている。

【００６８】同図において、白地の部分はＰ型基板（Ｐ
ＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回
路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵ
Ｂには、斜線で示したように２種類のＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤ又はＶＤＤＣ
ＬＰ）とが形成される。つまり、センスアンプＳＡを構
成するＰチャンネル型の増幅ＭＯＳＦＥＴが形成される
Ｎ型ウェル領域と、前記Ａ列のクロスエリアに配置され
る前記パワースイッチＭＯＳＦＥＴが形成されるＮ型ウ
ェル領域は、昇圧電圧ＶＰＰを利用して形成されたクラ
ンプ電圧ＶＤＤＣＬＰ又はＶＤＤが供給される。

【００６９】前記Ｂ列のクロスエリアには、サブ入出力
線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを
構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力
線に設けられるプリチャージ用とイコライズ用のＰチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形
成され、降圧電圧ＶＤＬが供給される。

【００７０】サブアレイと、サブワード線駆動回路ＳＷ
Ｄが形成される全体には、深い深さに形成されされたＮ
型ウェル領域ＤＷＥＬＬが形成される。この深い深さの
Ｎ型ウェル領域には、ワード線の選択レベルに対応され
た昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウ
ェル領域ＤＷＥＬＬには、上記サブワード線駆動回路Ｓ
ＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成され
るＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さ
のＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが
印加される。

【００７１】上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
には、メモリセルを構成するＮチャンネル型のアドレス
選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチ
ャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領
域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域Ｐ
ＷＥＬＬには、負の電圧にされた基板バックバイアス電
圧ＶＢＢが供給される。

【００７２】図８で示された８分割された１つのアレイ
でみると、特に制限されないが、上記深い深さのＮ型ウ
ェル領域ＤＷＥＬＬは、ワード線方向に対応して並べら
れた８個のサブアレイを１つの単位として、全体で１６
個がビット線方向に並べられて形成される。そして、ア
レイ上を延長されるメインワード線の両端に配置された
サブワードドライバ（Sub-Word Driver)に対応されたク
ロスエリアが前記Ａ列とされ、前記同様にＢ列のように
交互に配置される。それ故、端部を除いて上記Ａ列とそ
れの両側に配置される２つのセンスアンプ（Sence Ampl
ifier)のＰチャンネル型ＭＯＳＦＥＴを形成するための
Ｎ型ウェル領域ＮＷＥＬＬ（ＶＤＤ又はＶＤＤＣＬＰ）
が共通化して設けられる。

【００７３】図１１には、この発明に係るダイナミック
型ＲＡＭのセンスアンプ部を中心にして、アドレス入力
からデータ出力までの簡略化された一実施例の回路図が
示されている。同図においては、２つのサブアレイ１５
に上下から挟まれるようにされたセンスアンプ１６と前
記交差エリア１８に設けられる回路が例示的に示され、
他はブロック図として示されている。また、点線で示さ
れた回路ブロックは、前記符号によりそれぞれが示され
ている。

【００７４】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。上記バックバイアス電圧Ｖ
ＢＢは、−１Ｖのようなバックバイアス電圧ＶＢＢに設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００７５】センスアンプを降圧電圧ＶＤＬで動作させ
るようにした場合、センスアンプにより増幅されてビッ
ト線に与えられるハイレベルは、上記内部電圧ＶＤＬレ
ベルにされる。したがって、上記ワード線の選択レベル
に対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。
センスアンプの左側に設けられたサブアレイの一対の相
補ビット線ＢＬとＢＬＢは、同図に示すように平行に配
置され、ビット線の容量バランス等をとるために必要に
応じて適宜に交差させられる。かかる相補ビット線ＢＬ
とＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ
２によりセンスアンプの単位回路の入出力ノードと接続
される。

【００７６】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００７７】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから得られるわずかに降圧したク
ランプ電圧ＶＤＤＣＬＰを用いるようにするものでもよ
い。

【００７８】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分
にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５
がオフ状態の後にはＭＯＳＦＥＴＱ１６のオン状態によ
りソース側から内部電圧ＶＤＬに対応した電圧を出力さ
せることができる。

【００７９】上記センスアンプの駆動回路において、上
記信号ＳＡＰ１とＳＡＰ２は、ＶＰＰレベルに対応され
た高電圧にする必要があるため、前記タイミング回路で
形成されたＶＤＬレベルのタイミング信号をレベル変換
して形成される。したがって、ＭＯＳＦＥＴＱ１５とＱ
１６は厚いゲート絶縁膜のＭＯＳＦＥＴで構成される。
これに対して、接地電位側のＭＯＳＦＥＴＱ１４のゲー
トに供給されるタイミング信号ＳＡＮは、前記ＶＤＬレ
ベルの信号がそのまま供給され、かかるＭＯＳＦＥＴＱ
１４は薄いゲート絶縁膜とされる。

【００８０】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち下がりを高速にする。つまり、メモリアクセスの
開始時にワード線選択タイミングに先行して、各クロス
エリアに分散して設けられたインバータ回路を通して上
記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１
１を高速に切り替えるようにするものである。

【００８１】上記クロスエリア１８には、図１１に示し
た回路以外にも、必要に応じて、センスアンプのコモン
ソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロ
ーカル入出力線ＬＩＯのハーフプリチャージ回路、シェ
アード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等
も設けられる。

【００８２】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムス
イッチ回路を構成するものであり、上記選択信号ＹＳが
選択レベル（ハイレベル）にされるとオン状態となり、
上記センスアンプの単位回路の入出力ノードとローカル
入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ
等とを接続させる。例えば、上側のサブアレイのサブワ
ード線ＳＷＬが選択されたときには、センスアンプの上
側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状
態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。

【００８３】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷ
によりスイッチ制御され、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チとされる。

【００８４】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢを二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂと接続させる。それ故、
１つのメインワード線の選択動作により選択されたサブ
アレイにおいて、その両側に設けられる一対のセンスア
ンプに対応して設けられる上記二対のカラムスイッチ回
路により合計四対の相補ビット線が選択されることにな
る。バーストモードでは、上記カラム選択信号ＹＳが切
り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１
Ｂとサブレイの相補ビット線ＢＬ，ＢＬＢとが順次に切
り換えられる。

【００８５】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＤＬにより動作させられ、上記
メインワードドライバ１２は、昇圧電圧ＶＰＰにより動
作させられる。カラムデコーダ（ドライバ）５３は、上
記アドレスバフッァ５１の時分割的な動作によって供給
されるＹアドレス信号を受けて、上記選択信号ＹＳを形
成する。

【００８６】上記メインアンプ６１は、降圧電圧ＶＤＬ
により動作させられ、外部端子から供給される電源電圧
ＶＤＤで動作させられる出力バッファ６２を通して外部
端子Ｄout から出力される。外部端子Ｄinから入力され
る書き込み信号は、入力バッファ６３を通して取り込ま
れ、同図においてメインアンプ６１に含まれる後述する
ようなライトアンプを通して上記メイン入出力線ＭＩＯ
とＭＩＯＢに書き込み信号を供給する。上記出力バッフ
ァの入力部には、レベルシフト回路とその出力信号を上
記クロック信号に対応したタイミング信号に同期させて
出力させるための論理部が設けられる。

【００８７】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＤＬは２．０Ｖに設定され、ワ
ード線の選択信号（昇圧電圧）は、３．８Ｖにされる。
ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に
対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．
０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖに
される。

【００８８】図１２には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略レイアウト図が示されて
いる。この実施例では、メモリアレイは、全体として４
個に分けられる。半導体チップの長手方向に沿った上下
に２個、左右に２個ずつのメモリアレイが分割されて設
けられ、前記同様に上記チップの長手方向に沿った中央
部分にアドレス入力回路、データ入出力回路及びボンデ
ィングパッド列からなる入出力インターフェイス回路
（Periphral)等が設けられる。上記メモリアレイの上記
中央側にはメインアンプＭＡが配置される。

【００８９】上述のように半導体チップの長手方向に沿
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。

【００９０】上記メモリアレの上記中間部分に沿って前
記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。そして、上記メモ
リアレイにおいて、上記チップ中央部分とは反対側のチ
ップ周辺側にＹデコーダＹＤＣが設けられる。つまり、
この実施例においても、上記中央側に配置されたメイン
アンプＭＡと周辺側に配置されたＹデコーダＹＤＣとに
より上記４分割されてなる各メモリアレイがそれぞれ挟
さまれるように配置されるものである。

【００９１】図１３には、この発明に用いられるキャパ
シタの一実施例の回路図が示されている。この実施例で
は、ＭＯＳＦＥＴのゲート電極を一方の電極とし、ゲー
ト絶縁膜を誘電体とし、ソースとドレインを共通接続し
て他方の電極として容量素子として利用する。この場
合、そのキャパシタの両電極間にＶＰＰあるいはＶＤＤ
のような大きな電圧が印加される平滑容量、あるいは位
相補償容量は、厚いゲート絶縁膜のＭＯＳＦＥＴを利用
し、キャパシタの両電極間にＶＳＬのような降圧電圧し
か印加されない平滑容量、あるいは位相補償容量は、薄
いゲート絶縁膜のＭＯＳＦＥＴを利用するものである。
これにより、誘電体として利用するゲート絶縁膜の耐圧
破壊を防止しつつ、低電圧ＶＤＬしか印加されない容量
は、ゲート絶縁膜が薄くされることによって小さな面積
で大きな容量を得ることができる。

【００９２】図１４には、基板電圧発生回路に設けられ
る電圧検出回路の一実施例の構成図が示されている。図
１４（Ａ）の回路図に示されているように、薄いゲート
絶縁膜のＭＯＳＦＥＴＱ４０のドレインに定電流源を設
け、ゲートに回路の接地電位を供給する。このＭＯＳＦ
ＥＴＱ４０のソースと基板電圧ＶＢＢとの間に、直列形
態にされたＭＯＳＦＥＴＱ３７、Ｑ３８及びＱ３９を設
け、それぞれのゲートを上記ＭＯＳＦＥＴＱ４０のソー
スに接続する。そして、それぞれのドレイン，ソース間
にヒューズを設けて短絡状態にしておく。

【００９３】上記ＭＯＳＦＥＴＱ３７〜Ｑ３９のうち、
ＭＯＳＦＥＴＱ３７とＱ３８が厚いゲート絶縁膜を持つ
ようにされ、ＭＯＳＦＥＴＱ３９が薄いゲート絶縁膜を
持つようにされる。そして、図１４（Ｂ）のゲート長と
しきい値電圧ＶＴＨとの特性図に示すように、ゲート長
ＬＧを比較的長くしてしきい値電圧ＶＴＨのばらつきが
小さな領域を用い、ＭＯＳＦＥＴ３８とＱ３９はゲート
長ＬＧ＝ａのように短く形成して、ＭＯＳＦＥＴＱ３７
のゲート長ＬＧ＝ｃのように大きく形成して、３通りの
しきい値電圧ＶＴＨの設定を行う。

【００９４】そして、上記ＭＯＳＦＥＴＱ４０のしきい
値電圧との関係で、基板電圧ＶＢＢが−１Ｖになったと
きに、ＭＯＳＦＥＴＱ４０のドレイン電圧がインバータ
回路のロジックスレッショルド電圧以下になるようなＭ
ＯＳＦＥＴＱ３７〜Ｑ３９の組み合わせをヒューズの選
択的な切断によって選ぶようにするものである。このよ
うな検出電圧調整部を用いることにより、ＭＯＳＦＥＴ
のプロセスばらつきを補償して上記基板電圧ＶＢＢの設
定を行うことができる。つまり、上記ＭＯＳＦＥＴＱ４
０のドレイン電圧の低下よりインバータ回路を通した出
力信号がハイレベルにされると、基板電圧ＶＢＢを発生
させるチャージポンプ回路の動作を停止させる。基板電
圧ＶＢＢがリーク電流等によって絶対値的に小さく、バ
ックバイアスが浅くなると、上記ＭＯＳＦＥＴＱ４０の
ドレインが上昇してインバータ回路を通した出力信号の
ロウレベルにより、上記基板電圧ＶＢＢを発生させるチ
ャージポンプ回路の動作を再開させる。このようなチャ
ージポンプ回路の間欠的な動作によって、基板電圧ＶＢ
Ｂをほぼ−１Ｖのような一定電圧にすることができるも
のとなる。

【００９５】本願発明では、前記のようなメモリセルの
情報保持特性、バーンイン時のＭＯＳＦＥＴの耐圧の確
保と、低消費電力化のための内部電圧の低電圧化と動作
速度の維持という互いに相反するような技術的課題を、
それぞれの動作電圧に対応した２種類のゲート絶縁膜を
用いて回路を構成することを活用し、上記２種類のＭＯ
ＳＦＥＴのゲート絶縁膜の膜厚とゲート長Ｌｇとの組み
合わせにより３通りのしきい値電圧を実現し、電圧検出
回路の調整範囲、言い換えるならば、基板電圧のプロセ
スばらつきの補償範囲を広く、しかも設定電圧を精度よ
くすることができる。

【００９６】図１５には、内部電圧発生回路の一実施例
のブロック図が示されている。この実施例の電圧発生回
路は、チャージポンプ回路を利用して昇圧電圧ＶＰＰ又
は負電圧ＶＢＢを形成するものである。電圧発生回路
は、ＶＰＰ又はＶＢＢと所望の設定電圧との比較を行う
検出回路と、この検出信号を受けて制御信号を形成する
制御回路、この制御回路により動作制御が行われる発振
回路、上記発振回路の発振信号を受けて昇圧電圧ＶＰＰ
又は基板電圧ＶＢＢを発生するチャージポンプ回路から
なる発生回路で構成される。

【００９７】上記の各回路ブロックのうち、斜線を付し
た検出回路及び発生回路は、厚膜ＭＯＳＦＥＴで構成さ
れ、降圧電圧ＶＤＬで動作させられる制御回路及び発振
回路は薄膜ＭＯＳＦＥＴで構成される。上記検出回路
は、動作電圧が降圧電圧ＶＤＬとされるために、本来な
ら薄膜ＭＯＳＦＥＴを用いるものであるが、上記調整範
囲に上記のような調整範囲を広く、あるいは精度よくす
るために厚膜ＭＯＳＦＥＴが用いられる。また、ＶＰＰ
用の検出回路では、必然的に厚膜ＭＯＳＦＥＴが用いら
れる。

【００９８】図１６には、この発明に用いられるレベル
シフト回路の一実施例の回路図が示されている。図１６
（Ａ）において、降圧電圧ＶＤＬに対応した低振幅の入
力信号Ｄinは、Ｎチャンネル型ＭＯＳＦＥＴＱ４４のゲ
ートと、Ｎチャンネル型ＭＯＳＦＥＴＱ４２のソースに
接続される。このＭＯＳＦＥＴＱ４２のゲートには、上
記降圧電圧ＶＤＬが供給される。上記一対のＭＯＳＦＥ
ＴＱ４２とＱ４４のドレインと電源電圧ＶＤＤ（又はＶ
ＰＰ）との間には、互いにゲートとドレインとが交差接
続されたＰチャンネル型ＭＯＳＦＥＴＱ４１とＱ４３が
設けられる。

【００９９】この回路の動作は、次の通りである。上記
入力信号Ｄinがハイレベル（ＶＤＬ）なら、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ４２がオフ状態に、Ｎチャンネル型
ＭＯＳＦＥＴＱ４４がオン状態にされる。ＭＯＳＦＥＴ
Ｑ４４のオン状態により、出力信号Ｄout はロウレベル
にされ、ＭＯＳＦＥＴＱ４１をオン状態にさせる。ＭＯ
ＳＦＥＴＱ４１のオン状態により、ＭＯＳＦＥＴＱ４３
のゲートをＶＤＤ（又はＶＰＰ）にするので、ＭＯＳＦ
ＥＴＱ４３はオフ状態にされる。上記入力信号Ｄinがロ
ウレベル（０Ｖ）なら、Ｎチャンネル型ＭＯＳＦＥＴＱ
４２がオン状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ４４
がオフ状態にされる。ＭＯＳＦＥＴＱ４２のオン状態に
より、入力信号ＤinのロウレベルがＰチャンネル型ＭＯ
ＳＦＥＴＱ４３のゲートに伝えられてオン状態にされ
る。ＭＯＳＦＥＴＱ４３のオン状態により、ＭＯＳＦＥ
ＴＱ４１のゲートをＶＤＤ（又はＶＰＰ）にするので、
ＭＯＳＦＥＴＱ４１はオフ状態にされ、出力信号Ｄout
はＶＤＤ（又はＶＰＰ）のようなハイレベルにされる。

【０１００】図１６（Ｂ）において、降圧電圧ＶＤＬに
対応した入力信号Ｄ１は、上記同様にＮチャンネル型Ｍ
ＯＳＦＥＴＱ４４のゲートと、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ４２のソースに接続される。このＭＯＳＦＥＴＱ
４２のゲートには、上記降圧電圧ＶＤＬが供給される。
上記一対のＭＯＳＦＥＴＱ４２とＱ４４のドレインと電
源電圧ＶＤＤ（又はＶＰＰ）との間には、互いにゲート
とドレインとが交差接続されたＰチャンネル型ＭＯＳＦ
ＥＴＱ４１とＱ４３が設けられる。

【０１０１】例えば、ノア（ＮＯＲ）論理を実現するた
めに、そのドレインが出力端子Ｄout に接続されたＮチ
ャンネル型ＭＯＳＦＥＴＱ４４には並列形態にＮチャン
ネル型ＭＯＳＦＥＴＱ４６が設けられ、上記出力端子Ｄ
out にドレインが接続されたＰチャンネル型ＭＯＳＦＥ
ＴＱ４３には、Ｐチャンネル型ＭＯＳＦＥＴＱ４５が直
列形態に設けられる。これらのＮチャンネル型ＭＯＳＦ
ＥＴＱ４６とＰチャンネル型ＭＯＳＦＥＴＱ４５のゲー
トには、電源電圧ＶＤＤ（又はＶＰＰ）に対応したタイ
ミング信号Ｄ２が供給される。なお、ＭＯＳＦＥＴＱ４
５とＱ４３とは接続の上下を逆にしてもよい。

【０１０２】この回路の動作は、次の通りである。上記
低振幅信号Ｄ１がロウレベル（０Ｖ）なら、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ４２がオン状態に、Ｎチャンネル型
ＭＯＳＦＥＴＱ４４がオフ状態にされている。したがっ
て、タイミング信号Ｄ２がハイレベルのときには、上記
Ｐチャンネル型ＭＯＳＦＥＴＱ４１とＱ４３によるラッ
チ動作とは無関係に、タイミング信号Ｄ２のハイレベル
によりオン状態にされるＮチャンネル型ＭＯＳＦＥＴＱ
４６によって、出力端子Ｄout は回路の接地電位ＶＳＳ
のようなロウレベルにされる。

【０１０３】タイミング信号Ｄ２がハイレベルからロウ
レベルに変化すると、上記Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ４５がオン状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ４
６がオフ状態にされる。したがって、上記信号Ｄ１がロ
ウレベルならＮチャンネル型ＭＯＳＦＥＴＱ４２がオン
状態になって、信号Ｄ１のロウレベルを上記Ｐチャンネ
ル型ＭＯＳＦＥＴＱ４３のゲートに供給してオン状態に
させる。したがって、オン状態にされた上記ＭＯＳＦＥ
ＴＱ４５とＱ４３によって出力端子Ｄout はロウレベル
からハイレベルに変化させられる。もしも、信号Ｄ１が
ハイレベルなら、Ｎチャンネル型ＭＯＳＦＥＴＱ４２が
オフ状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ４４がオン
状態にされので、上記出力端子Ｄout からは上記接地電
位ＶＳＳのようなロウレベルが引き続き出力される。こ
のように図１６（Ｂ）の回路では、低振幅信号Ｄ１と大
振幅信号Ｄ２との論理を採りながらレベル変換動作も合
わせて行うようにすることができる。

【０１０４】図１７には、上記内部電圧回路の電圧特性
図が示されている。降圧回路及び昇圧回路のそれぞれ
は、外部電圧ＶＤＤの許容変動範囲を含んでほほ一定の
電圧を形成する。つまり、３．３Ｖ版ではＶＰＰは３．
６Ｖ、ＶＤＬは２．０Ｖに安定化される。２．５Ｖ版で
も、特に制限されないが、ＶＰＰは３．６Ｖ、ＶＤＬは
２Ｖに安定化される。上記ＶＤＬは１．８Ｖのようにい
っそう低電圧化することも可能である。

【０１０５】３．３Ｖ版では電源電圧ＶＤＤの検出回路
が設けられて、４．２Ｖ以上に電源電圧を高くすると、
ＶＰＰは昇圧動作が停止させて電源電圧ＶＤＤがそのま
ま出力され、降圧電圧ＶＤＬはＶＤＤに追従してＶＤＤ
−２．３Ｖになるように変化し、電源電圧ＶＤＤが５．
５Ｖに設定されるバーンイン試験時には、上記ＶＰＰは
ＶＤＤに対応して５．５Ｖまで高くなる。しかし、降圧
電圧ＶＤＬは、３．２Ｖのような低い電圧にとどまるた
めに、上記のように約４ｎｍのような薄いゲート絶縁膜
にしても絶縁破壊が生じない。

【０１０６】２．５Ｖ版でも上記同様に電源電圧ＶＤＤ
の検出回路が設けられて、３．２Ｖ以上に電源電圧を高
くすると、ＶＰＰはＶＤＤ＋０．８Ｖを出力させるよう
に動作し、降圧電圧ＶＤＬはＶＤＤに追従してＶＤＤ−
０．８Ｖになるように変化し、電源電圧ＶＤＤが４．０
Ｖに設定されるバーンイン試験時には、上記ＶＰＰはＶ
ＤＤに対応して４．８Ｖまで高くなる。しかし、降圧電
圧ＶＤＬは、やはり３．２Ｖ程度にとどまるために、上
記のように約４ｎｍのような薄いゲート絶縁膜にしても
絶縁破壊は生じない。

【０１０７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給された電源電圧を受けて動作
する内部電圧発生回路より、降圧電圧及び必要に応じて
昇圧電圧を形成して内部回路を動作させる半導体集積回
路装置において、上記外部端子から供給された電源電圧
又は上記内部電圧発生回路で形成された昇圧電圧を受け
て動作する第１の内部回路を上記電源電圧又は昇圧電圧
に対応した厚い膜厚のゲート絶縁膜を持つ第１のＭＯＳ
ＦＥＴで構成し、上記降圧電圧を受けて動作する第２の
内部回路を上記降圧電圧に対応した薄い膜厚のゲート絶
縁膜を持つ第２のＭＯＳＦＥＴで構成することにより、
信頼性を損なうことなく、デバイスの微細化と高速化及
び低消費電力化を実現することができるという効果が得
られる。

【０１０８】（２） 上記昇圧電圧として、電源電圧が
所定電圧以上にされたときにはそれに依存して上昇され
て上記所定電圧以上の電源電圧又は昇圧電圧にされたバ
ーンイン試験時での上記電源電圧及昇圧電圧を含もので
あり、上記降圧電圧として、電源電圧が所定電圧以上に
されたときにはそれに依存して上昇されるものであり、
上記電源電圧が上記所定電圧以上にされたバーンイン試
験時での降圧電圧も含むものとすることにより、半導体
集積回路装置の高信頼性を実現することができるという
効果が得られる。

【０１０９】（３） 外部端子から供給されに入力信号
を受ける入力回路及び外部端子へ出力信号を送出する出
力回路と、上記内部電圧発生回路と、上記内部電圧発生
回路で形成された昇圧電圧で動作させられる内部回路に
対して厚い膜厚のゲート絶縁膜を持つＭＯＳＦＥＴを用
いことにより、外部とのインターフェイスを実現しつ
つ、上記バーンイン試験を含めたデバイスの耐圧を確保
することができるという効果が得られる。

【０１１０】（４） 降圧電圧で動作させられる内部回
路であっても、上記電源電圧又は昇圧電圧で動作させら
れる内部回路の動作タイミング信号に対応して降圧電圧
で動作させられる内部回路の動作タイミング信号を形成
するものは、上記厚いゲート絶縁膜のＭＯＳＦＥＴが支
配的に作用する遅延回路とすることにより、厚いゲート
絶縁膜のＭＯＳＦＥＴのプロセスばらつきに対応したタ
イミング設定ができ、時間マージンを最小に設定するこ
とができるから２種類のゲート絶縁膜のＭＯＳＦＥＴを
用いつつ、高速化を維持することができるという効果が
得られる。

【０１１１】（５） ダイナミック型ＲＡＭを構成する
アドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダ
イナミック型メモリセルと、かかるダイナミック型メモ
リセルが接続されたワード線の選択信号を形成するワー
ドドライバを昇圧電圧で動作させ、アドレス信号及び必
要に応じて設けられるクロック信号を含む制御入力信号
と書き込み入力信号を入力させる入力回路及び、上記メ
モリセルから読み出された読み出し信号を出力させる出
力回路を電源電圧で動作させることにより、メモリセル
の情報保持時間を確保しつつ、外部装置との入出力イン
ターフェイスを実現することができるという効果が得ら
れる。

【０１１２】（６） 上記メモリセルのアドレス選択Ｍ
ＯＳＦＥＴが形成された半導体領域に負電圧にされたバ
ックバイアス電圧を供給し、かるバックバイアス電圧を
上記内部電圧発生回路により形成することにより、アド
レス選択ＭＯＳＦＥＴのしきい値電圧をいっそう高くす
ることができ、情報保持特性を改善を図ることができる
という効果が得られる。

【０１１３】（７） 上記ワードドライバの動作タイミ
ング信号を上記厚いゲート絶縁膜のＭＯＳＦＥＴが支配
的に作用する遅延回路により遅延させた動作タイミング
信号により動作させることにより、メモリセルからビッ
ト線に読み出された読み出し信号に対応したセンスアン
プの動作タイミングを設定することができ、高速なメモ
リアクセスを実現できるという効果が得られる。

【０１１４】（８） 上記センスアンプの動作タイミン
グ信号を第２のＭＯＳＦＥＴにより構成されてセンスア
ンプに対応された薄いゲート絶縁膜のＭＯＳＦＥＴを用
いた遅延回路の遅延信号により、上記電源電圧又は昇圧
電圧に対応したセンスアンプを構成するＰチャンネル型
ＭＯＳＦＥＴのソースに電源電圧を供給するオーバード
ライブ用Ｎチャンネル型ＭＯＳＦＥＴの動作時間を設定
し、かかる動作時間後に上記センスアンプを構成するＰ
チャンネル型ＭＯＳＦＥＴのソースに上記降圧電圧を供
給するドライブ用Ｎチャンネル型ＭＯＳＦＥＴを駆動す
ることにより、オーバードライブ時間をセンスアンプの
動作に対応させて実施することができるという効果が得
られる。

【０１１５】（９） 上記厚いゲート絶縁膜のＭＯＳＦ
ＥＴが支配的に作用する遅延回路は、上記厚いゲート絶
縁膜のＭＯＳＦＥＴにより構成され、遅延すべき入力信
号が入力端子に供給されたインバータ回路と、このイン
バータ回路の出力信号を伝達する抵抗手段と、上記抵抗
手段を通した信号が伝えられ、上記第２のＭＯＳＦＥＴ
のゲート容量を利用して構成されたキャパシタと、上記
第２のＭＯＳＦＥＴにより構成され、上記抵抗とキャパ
シタからなる時定数回路の出力信号が入力端子に供給さ
れて、上記遅延信号を形成する１ないし２つのインバー
タ回路で構成することにより、少ない素子数で比較的大
きな遅延時間を低消費電力により形成することができる
という効果が得られる。

【０１１６】（１０） 上記電源電圧又は上記内部電圧
発生回路で形成された昇圧電圧を受けて動作する内部回
路には、かかる電圧がゲートに印加された平滑用ＭＯＳ
容量、位相補償用容量を含み、内部電圧発生回路で形成
された降圧電圧を受けて動作する第２の内部回路には、
かかる電圧がゲートに印加された平滑用ＭＯＳ容量、位
相補償用容量を含むように使い分けることにより、耐圧
の確保と小さなサイズでの大きな容量値を実現できると
いう効果が得られる。

【０１１７】（１１） 上記内部電圧発生回路には、定
電流源がドレインに設けられ、ゲートが回路の接地電位
に接続され、ソースと基板電圧との間に検出電圧調整部
が設けられた上記薄いゲート絶縁膜のＭＯＳＦＥＴで構
成された第４のＮチャンネル型ＭＯＳＦＥＴと、上記第
４のＭＯＳＦＥＴのドレイン出力を受けて検出信号を形
成するインバータ回路で構成されて基板電圧を所望の電
圧に設定する電圧検出回路を備えた基板電圧発生回路を
含み、上記検出電圧調整部をゲートが上記第４のＮチャ
ンネル型ＭＯＳＦＥＴのソースに接続され、ドレイン，
ソース経路が直列形態にされた第５、第６及び第７のＮ
チャンネル型ＭＯＳＦＥＴ及びそれぞれのドレイン，ソ
ース間を短絡するヒューズ手段で構成しておいて、上記
第５及び第６のＮチャンネル型ＭＯＳＦＥＴをゲート絶
縁膜の膜厚が厚く形成し、上記第７のＮチャンネル型Ｍ
ＯＳＦＥＴは、ゲート絶縁の膜厚を薄く形成し、かつ、
それぞれのＭＯＳＦＥＴのゲート長としきい値電圧との
関係においてしきい値電圧のばらつきの小さなゲート長
の範囲であって、しきい値電圧がそれぞれ異なるように
それぞれのゲート長を設定し、上記ヒューズの選択的な
切断によって上記検出電圧の調整を行うことよりＭＯＳ
ＦＥＴのプロセスばらつきの補償範囲を広くでき高精度
にＶＢＢ電圧の設定を行うことができるという効果が得
られる。

【０１１８】（１２） ダイナミック型ＲＡＭとして、
上記メインワード線の延長方向に対して分割された長さ
とされ、かつ、上記メインワード線と交差するビット線
方向に対して複数配置され、複数からなるダイナミック
型メモリセルのアドレス選択端子が接続されてなるサブ
ワード線及び上記複数のサブワード線とそれと直交する
ように配置され、上記ダイナミック型メモリセルの入出
力端子がその一方に接続された複数の相補ビット線対か
らなるサブアレイと、上記メインワード線の選択信号と
上記サブワード選択線を通して伝えられた選択信号とを
受けて、上記サブワード線の選択信号を形成する複数か
らなるサブワード線駆動回路と、上記メインワード線の
選択信号を形成するメインワード線駆動回路とを含むも
のとすることにより、大記憶容量化と高速化を実現でき
るという効果が得られる。

【０１１９】（１３） 上記ダイナミック型ＲＡＭにお
いて、上記サブアレイに対応した上記複数からなるサブ
ワード線配列の両端側にサブワード線駆動回路が振り分
けられて分割して配置し、上記複数からなる相補ビット
線配列の両端側にセンスアンプが振り分けられて分割し
て配置し、上記１つのサブアレイを、上記複数のサブワ
ード線駆動回路列と上記複数のセンスアンプ列とにより
囲まれるように形成することにより、大記憶容量化と高
速化を実現できるという効果が得られる。

【０１２０】（１４） 上記センスアンプを、シェアー
ドセンス方式とし、それを中心にして隣接するサブアレ
イのビット線に対応して設け、上記サブワード線駆動回
路を中心にして隣接するサブアレイのサブワード線を選
択することにより、大記憶容量化と高速化を実現できる
という効果が得られる。

【０１２１】（１５） 上記降圧電圧を、ほぼ２Ｖ以下
あって薄いゲート絶縁膜のＭＯＳＦＥＴで構成されるＣ
ＭＯＳ回路の下限動作電圧よりも高い電圧に設定するこ
とにより、低消消費電力化を図りつつ、動作速度を維持
することができるという効果が得られる。

【０１２２】（１６） 外部端子から供給された電源電
圧を受け、それを降圧した降圧電圧を発生させる降圧回
路と、上記高圧電圧より高い電圧を受けて動作する第１
の内部回路と、上記降圧電圧で動作する第２の内部回路
とを備え、上記第１の内部回路を基本的に第１膜厚のゲ
ート絶縁膜を持つ第１のＭＯＳＦＥＴで構成し、上記第
２の内部回路を基本的に上記第１膜厚より薄い第２膜厚
のゲート絶縁膜を持つ第２のＭＯＳＦＥＴで構成し、上
記第２の内部回路において、上記第１の内部回路に対す
るタイミング信号を形成する遅延回路を上記第１のＭＯ
ＳＦＥＴを用いて構成することにより、プロサスばらつ
きを考慮した時間マージンの設定を最小にすることがで
きるという効果が得られる。

【０１２３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭにおいて、サブアレイの構成、または
半導体チップに搭載される複数のメモリアレイの配置
は、その記憶容量等に応じて種々の実施形態を採ること
ができる。また、サブワードドライバの構成は、種々の
実施形態を採ることができる。入出力インターフェイス
の部分は、クロック信号に従ってリード／ライト動作が
行われるようなシンクロナスあるいはランバス仕様のダ
イナミック型ＲＡＭとしてもよい。ダイナミック型ＲＡ
Ｍは、ＣＭＯＳ回路等のロジック回路と混在されて１つ
の半導体集積回路装置を構成するものであってもよい。
昇圧電圧で動作させられる回路は、前記メモリセルやそ
の選択回路の他、何であってもよい。

【０１２４】この発明は、外部端子から供給される電源
電圧又はそれを昇圧した電圧で動作する内部回路と、上
記電源電圧の降圧電圧で動作する内部回路とを備えた半
導体集積回路装置に広く利用することができる。この場
合、ゲート絶縁膜の膜厚は、その動作電圧に対応して、
前記のようなバーンイン試験時の電圧を考慮した耐圧
や、その回路に要求される特別な理由によって決められ
るものであればよい。

【０１２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧を受けて動作する内部電圧発生回路より、降圧電
圧及び必要に応じて昇圧電圧を形成して内部回路を動作
させる半導体集積回路装置において、上記外部端子から
供給された電源電圧又は上記内部電圧発生回路で形成さ
れた昇圧電圧を受けて動作する第１の内部回路を上記電
源電圧又は昇圧電圧に対応した厚い膜厚のゲート絶縁膜
を持つ第１のＭＯＳＦＥＴで構成し、上記降圧電圧を受
けて動作する第２の内部回路を上記降圧電圧に対応した
薄い膜厚のゲート絶縁膜を持つ第２のＭＯＳＦＥＴで構
成することにより、信頼性を損なうことなく、デバイス
の微細化と高速化及び低消費電力化を実現することがで
きる。

【０１２６】上記第１の内部回路の動作に対応して第２
の内部回路を動作させるるときには、上記第２の内部回
路の動作タイミング信号を上記第１の内部回路を構成す
る第１のＭＯＳＦＥＴが支配的に作用するようにされた
遅延回路で第１の内部回路の動作状態をモニタして形成
することにより、プロサスばらつきを考慮した時間マー
ジンの設定を最小にすることができるという効果が得ら
れる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す全体ブロック図である。

【図２】図１のタイミング回路の一実施例を示す概略ブ
ロック図である。

【図３】図２の遅延回路ＤＬ２の一実施例を示す回路図
である。

【図４】この発明に係るダイナミック型ＲＡＭに用いら
れるサブワードドラバの一実施例を示す回路図である。

【図５】この発明に係るダイナミック型ＲＡＭのロウ系
の選択動作の一例を説明するためのタイミング図であ
る。

【図６】この発明に係るダイナミック型ＲＡＭの一実施
例を説明するための素子構造断面図である。

【図７】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。

【図８】この発明に係るダイナミック型ＲＡＭをより詳
細に説明するための概略レイアウト図である。

【図９】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図１０】この発明に係るダイナミック型ＲＡＭにおけ
るサブアレイとその周辺回路を形成するウェル領域の一
実施例の概略レイアウト図である。

【図１１】この発明に係るダイナミック型ＲＡＭのセン
スアンプ部を中心にして、アドレス入力からデータ出力
までの簡略化された一実施例を示す回路図である。

【図１２】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略レイアウト図である。

【図１３】この発明に用いられるキャパシタの一実施例
を示す回路図である。

【図１４】この発明に係るダイナミック型ＲＡＭの基板
電圧発生回路に設けられる電圧検出回路の一実施例を示
す構成図である。

【図１５】この発明に係るダイナミック型ＲＡＭに設け
られる内部電圧発生回路の一実施例を示すブロック図で
ある。

【図１６】この発明に用いられるレベルシフト回路の一
実施例を示す回路図である。

【図１７】この発明に係るダイナミック型ＲＡＭの内部
電圧回路の一例を示す電圧特性図である。

【符号の説明】

ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥ
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、ＭＷＬ…メイ
ンワード線、ＳＷＬ…サブワード線、ＹＳ…カラム選択
線、ＳＢＡＲＹ…サブアレイ、１５…メセリセルアレイ
（サブアレイ）、１６…センスアンプ領域、１７…サブ
ワードドライバ領域、１８…交差領域（クロスエリ
ア）、５１…アドレスバッファ、５２…プリデコーダ、
５３…デコーダ、６１…メインアンプ、６２…出力バッ
ファ、６３…入力バッファ、Ｑ１〜Ｑ４６…ＭＯＳＦＥ
Ｔ、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福井 健一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 立花 利一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給された電源電圧を受
   け、それを降圧した降圧電圧を発生させる降圧回路及び
   必要に応じて設けられる昇圧電圧発生回路を含む内部電
   圧発生回路と、 上記外部端子から供給された電源電圧又は上記内部電圧
   発生回路で形成された昇圧電圧を受けて動作する第１の
   内部回路と、 上記内部電圧発生回路で形成された降圧電圧で動作する
   第２の内部回路とを備え、 上記第１の内部回路は、上記電源電圧又は昇圧電圧に対
   応した厚い膜厚のゲート絶縁膜を持つ第１のＭＯＳＦＥ
   Ｔで構成され、 上記第２の内部回路は、上記降圧電圧に対応した薄い膜
   厚のゲート絶縁膜を持つ第２のＭＯＳＦＥＴで構成され
   てなることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記昇圧電圧は、電源電圧が所定電圧以
   上にされたときにはそれに依存して上昇されるものであ
   り、上記所定電圧以上の電源電圧又は昇圧電圧にされた
   バーンイン試験時での上記電源電圧及昇圧電圧を含み、 上記降圧電圧は、電源電圧が所定電圧以上にされたとき
   にはそれに依存して上昇されるものであり、上記電源電
   圧が上記所定電圧以上にされたバーンイン試験時での降
   圧電圧も含むものであることを特徴とする請求項１の半
   導体集積回路装置。
3. 【請求項３】 上記第１の内部回路は、 外部端子から供給された入力信号を受ける入力回路及び
   外部端子へ出力信号を送出する出力回路と、 上記内部電圧発生回路で形成された昇圧電圧で動作させ
   られる第３の内部回路とからなるものであることを特徴
   とする請求項１の半導体集積回路装置。
4. 【請求項４】 上記第２の内部回路は、上記第３の内部
   回路の動作に対応して動作させられる第４内部回路を備
   え、 上記第４の内部回路は、上記第３内部回路の動作タイミ
   ング信号を上記第１のＭＯＳＦＥＴが支配的に作用する
   第１の遅延回路により遅延させた動作タイミング信号に
   より動作させられるものであることを特徴とする請求項
   ３の半導体集積回路装置。
5. 【請求項５】 上記第３の内部回路は、アドレス選択Ｍ
   ＯＳＦＥＴと記憶キャパシタからなるダイナミック型メ
   モリセルと、かかるダイナミック型メモリセルが接続さ
   れたワード線の選択信号を形成するワードドライバであ
   り、 上記入力回路は、アドレス信号及び必要に応じて設けら
   れるクロック信号を含む制御入力信号と書き込み入力信
   号に対応されたものであり、 上記出力回路は、上記メモリセルから読み出された読み
   出し信号を出力させるものであることを特徴とする請求
   項４の半導体集積回路装置。
6. 【請求項６】 上記メモリセルのアドレス選択ＭＯＳＦ
   ＥＴが形成された半導体領域には、負電圧にされたバッ
   クバイアス電圧が供給されるものであり、 かかるバックバイアス電圧は、上記内部電圧発生回路に
   より形成されるものであることを特徴とする請求項５の
   半導体集積回路装置。
7. 【請求項７】 上記第４の内部回路は、センスアンプを
   駆動するドライブ回路であり、 その動作タイミング信号は、上記ワードドライバの動作
   タイミング信号を上記第１のＭＯＳＦＥＴが支配的に作
   用する第１の遅延回路により遅延させた動作タイミング
   信号により動作させられるものであることを特徴とする
   請求項５の半導体集積回路装置。
8. 【請求項８】 上記センスアンプを駆動するドライブ回
   路は、 上記動作タイミング信号に対応して立ち上がり、上記動
   作タイミング信号を第２のＭＯＳＦＥＴにより構成され
   てセンスアンプに対応された第２の遅延回路の遅延信号
   に対応して立ち下がり、上記電源電圧又は昇圧電圧に対
   応した第１のタイミング信号を受けてセンスアンプを構
   成するＰチャンネル型ＭＯＳＦＥＴのソースに電源電圧
   を供給するオーバードライブ用の第１のＮチャンネル型
   ＭＯＳＦＥＴと、 上記第１のタイミング信号の立ち下がりに対応して立ち
   上がり、上記電源電圧又は昇圧電圧に対応した第２のタ
   イミング信号を受けて上記センスアンプを構成するＰチ
   ャンネル型ＭＯＳＦＥＴのソースに上記降圧電圧を供給
   するドライブ用の第２のＮチャンネル型ＭＯＳＦＥＴ
   と、 上記動作タイミング信号を受けてオン状態にされて、上
   記センスアンプを構成するＮチャンネル型ＭＯＳＦＥＴ
   のソースに回路の接地電位を供給するドライブ用の第３
   のＮチャンネル型ＭＯＳＦＥＴとからなり、 上記第１と第２のＮチャンネル型ＭＯＳＦＥＴは、その
   ゲート絶縁膜が厚い膜厚にされた上記第１のＭＯＳＦＥ
   Ｔにより構成され、 上記第３のＮチャンネル型ＭＯＳＦＥＴは、そのゲート
   絶縁膜が薄い膜厚にされた上記第２のＭＯＳＦＥＴによ
   り構成されてなることを特徴とする請求項７の半導体集
   積回路装置。
9. 【請求項９】 上記第１の遅延回路は、上記第１のＭＯ
   ＳＦＥＴにより構成され、遅延すべき入力信号が入力端
   子に供給されたインバータ回路と、 上記インバータ回路の出力信号を伝達する抵抗手段と、
   上記抵抗手段を通した信号が伝えられ、上記第２のＭＯ
   ＳＦＥＴのゲート容量を利用して構成されたキャパシタ
   と、 上記第２のＭＯＳＦＥＴにより構成され、上記抵抗とキ
   ャパシタからなる時定数回路の出力信号が入力端子に供
   給されて、上記遅延信号を形成する１ないし２つのイン
   バータ回路からなることを特徴とする請求項４又は請求
   項８の半導体集積回路装置。
10. 【請求項１０】 上記電源電圧又は上記内部電圧発生回
    路で形成された昇圧電圧を受けて動作する第１の内部回
    路には、かかる電圧がゲートに印加された平滑用ＭＯＳ
    容量、位相補償用容量を含み、 上記内部電圧発生回路で形成された降圧電圧を受けて動
    作する第２の内部回路には、かかる電圧がゲートに印加
    された平滑用ＭＯＳ容量、位相補償用容量を含むもので
    あることを特徴とする請求項１の半導体集積回路装置。
11. 【請求項１１】 上記内部電圧発生回路は、基板バック
    バイアス電圧発生回路を含み、 かかる基板バックバイアス電圧発生回路は、基板電圧を
    所望の電圧に設定する電圧検出回路を備え、 上記電圧検出回路は、定電流源がドレインに設けられ、
    ゲートが回路の接地電位に接続され、ソースと基板電圧
    との間に検出電圧調整部が設けられた上記第２のＭＯＳ
    ＦＥＴで構成された第４のＮチャンネル型ＭＯＳＦＥＴ
    と、上記第４のＭＯＳＦＥＴのドレイン出力を受けて検
    出信号を形成するインバータ回路からなり、 上記検出電圧調整部は、上記第４のＮチャンネル型ＭＯ
    ＳＦＥＴのソースと基板電圧との間に設けられ、それぞ
    れのゲートが上記第４のＮチャンネル型ＭＯＳＦＥＴの
    ソースに接続され、ドレイン，ソース経路が直列形態に
    された第５、第６及び第７のＮチャンネル型ＭＯＳＦＥ
    Ｔ及びそれぞれのドレイン，ソース間を短絡するヒュー
    ズ手段からなり、 上記第５及び第６のＮチャンネル型ＭＯＳＦＥＴは、ゲ
    ート絶縁膜の膜厚が厚く形成された上記第１のＭＯＳＦ
    ＥＴからなり、上記第７のＮチャンネル型ＭＯＳＦＥＴ
    は、ゲート絶縁の膜厚が薄く形成された上記第２のＭＯ
    ＳＦＥＴからなり、かつ、それぞれのＭＯＳＦＥＴのゲ
    ート長としきい値電圧との関係においてしきい値電圧の
    ばらつきの小さなゲート長の範囲であって、しきい値電
    圧がそれぞれ異なるようにそれぞれのゲート長を設定し
    てなり、 上記ヒューズの選択的な切断によって上記検出電圧の調
    整を行うようにするものであることを特徴とする請求項
    ６の半導体集積回路装置。
12. 【請求項１２】 上記第３の内部回路は、 メインワード線と、 上記メインワード線の延長方向に対して分割された長さ
    とされ、かつ、上記メインワード線と交差するビット線
    方向に対して複数配置され、複数からなるダイナミック
    型メモリセルのアドレス選択端子が接続されてなるサブ
    ワード線及び上記複数のサブワード線とそれと直交する
    ように配置され、上記ダイナミック型メモリセルの入出
    力端子がその一方に接続された複数の相補ビット線対か
    らなるサブアレイと、 上記メインワード線の選択信号と上記サブワード選択線
    を通して伝えられた選択信号とを受けて、上記サブワー
    ド線の選択信号を形成する複数からなるサブワード線駆
    動回路と、 上記メインワード線の選択信号を形成するメインワード
    線駆動回路とを含むものであることを特徴とする請求項
    ５の半導体集積回路装置。
13. 【請求項１３】 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
    ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
    ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
    回路列と上記複数のセンスアンプ列とにより囲まれるよ
    うに形成されるものであることを特徴とする請求項１２
    の半導体集積回路装置。
14. 【請求項１４】 上記センスアンプは、シェアードセン
    ス方式とされ、それを中心にしてに隣接するサブアレイ
    のビット線に対応して共通に設けられるものであり、 上記サブワード線駆動回路は、それを中心にして隣接す
    るサブアレイのサブワード線を選択するものであること
    を特徴とする請求項１３の半導体集積回路装置。
15. 【請求項１５】 上記降圧電圧は、ほぼ２Ｖ以下であっ
    て、第２のＭＯＳＦＥＴで構成されるＣＭＯＳ回路の下
    限動作電圧よりも高い電圧であることを特徴とする請求
    項１又は請求項５の半導体集積回路装置。
16. 【請求項１６】 外部端子から供給された電源電圧を受
    け、それを降圧した降圧電圧を発生させる降圧回路と、 上記高圧電圧より高い電圧を受けて動作する第１の内部
    回路と、 上記降圧電圧で動作する第２の内部回路とを備え、 上記第１の内部回路は、第１膜厚のゲート絶縁膜を持つ
    第１のＭＯＳＦＥＴを有し、 上記第２の内部回路は、上記第１膜厚より薄い第２膜厚
    のゲート絶縁膜を持つ第２のＭＯＳＦＥＴを有し、 上記第２の内部回路は、上記第１の内部回路に対するタ
    イミング信号を形成する遅延回路を備え、 上記遅延回路は、上記第１のＭＯＳＦＥＴを含むことを
    特徴とする半導体集積回路装置。