JPH0964172A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0964172A
JPH0964172A JP7209831A JP20983195A JPH0964172A JP H0964172 A JPH0964172 A JP H0964172A JP 7209831 A JP7209831 A JP 7209831A JP 20983195 A JP20983195 A JP 20983195A JP H0964172 A JPH0964172 A JP H0964172A
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semiconductor integrated
circuit device
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貴範 早藤
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一郎 森山
Seiji Hayashida
精二 林田
Toshiaki Hasegawa
利昭 長谷川
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路装置の高集積化により、配線
となる導電体間の寄生容量による電気信号の伝達遅延や
混信、また容量低減のために形成した空孔による層間絶
縁膜の機械的強度の低下や導電体の腐食等が問題となっ
ている。 【解決手段】 第1層間絶縁膜11上には複数の導電体1
2,13 が形成され、各導電体12,13 が第2層間絶縁膜14
で覆われた配線構造を備えた半導体集積回路装置におい
て、各導電体12,13 の上下端を越える空洞15を導電体1
2,13 間に設けたものである。その空洞15内には導電体1
2,13 間の絶縁性を保持するように配設される固体より
なる物質(図示省略)を設けてもよい。また上記空洞15
は1nPa以上100Pa以下の気圧雰囲気に保持され
るか、または気体または液体からなりゲッタリング作用
または吸着作用を有する物質を空洞15内に導入してもよ
い。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、特に、0.25μ
m以下の設計ルールの高密度な配線構造を有する半導体
集積回路装置に関するものである。
【0002】
【従来の技術】従来の技術を図19の概略断面図によっ
て説明する。図19では、半導体集積回路装置に用いら
れる従来の基本的な2層配線構造を示す。なお、現在で
は、5層〜6層の配線構造の半導体集積回路装置が開発
されている。
【0003】図19に示すように、化学的気相成長(以
下、CVDという、CVDはChemical Vapour Depositi
onの略)法または物理的気相成長(以下、PVDとい
う、PVDはPhysical Vapour Depositionの略)法によ
って、シリコン基板101上に第1層間絶縁膜102を
形成する。そしてリソグラフィー技術とエッチング技術
とによって、第1層間絶縁膜102を選択的にコンタク
トホールをパターニングした後、コンタクトホールに第
1プラグ103を形成する。次いでCVD法またはPV
D法で形成した導電体膜をリソグラフィー技術とエッチ
ング技術とによって選択的にパターニングして、上記第
1層間絶縁膜102上に第1配線層を構成するもので第
1プラグ103に接続する第1配線111を形成する。
【0004】さらに上記第1層間絶縁膜102の形成方
法と同様にして、上記第1配線111を覆う状態に第2
層間絶縁膜104を形成し、この第2層間絶縁膜104
に第1配線111に接続する第2プラグ105を形成す
る。次いで上記第1配線111の形成方法と同様にし
て、上記第2層間絶縁膜104上には第2配線層を構成
するもので第2プラグ105に接続する第2配線112
を形成する。同時に第2層間絶縁膜104上に第2配線
層を構成する別の第2配線113を形成する。また、上
記第1層間絶縁膜102の形成方法と同様にして、上記
第2配線112,113を覆う状態に、上記第2層間絶
縁膜104上には第3層間絶縁膜106を形成する。な
お、上記第1配線111,第2配線112,113、第
1プラグ103および第2プラグ105の各下層にはバ
リアメタル(符号による指示は省略)を形成し、上記第
1配線111,第2配線112,113の上層にはいわ
ゆる反射防止膜(符号による指示は省略)を形成する。
【0005】このように、層間絶縁膜の形成、層間絶縁
膜のパターニング、配線を形成するための導電体層の形
成、導電体層のパターニングの各プロセスを順次繰り返
すことによって、多層配線構造が形成される。
【0006】上記配線構造の特徴は、例えば第2層の配
線に着目すると、第1配線112,113間に、酸化ケ
イ素(SiO2 )を出発材料とした絶縁材料を充填し
て、第3層間絶縁膜106を形成していることにある。
また、特開昭57−190331号公報および特開昭6
3−179548号公報には、上記基本的な配線構造の
改良構造として、導電体間に該導電体と同等の高さの空
孔を設ける構造が開示されている。また特開昭56−1
9636号公報および特開昭57−43444号公報に
は、導電体の一部分を空中に浮かせた構造が開示されて
いる。
【0007】
【発明が解決しようとする課題】半導体集積回路装置の
集積度が高くなるにつれて、それを構成する各部分、領
域は微細になり、近接する。そのため、図20に示すよ
うに、配線層を構成する導電体131,132,133
の間隔は狭くなる。それが原因となって配線間容量
1 ,C1 ’が増加するために、同一層内では容量抵抗
結合による電気信号の伝達遅延が発生するという不都合
が生じる。また第1配線層121,第2配線層122,
第3配線層123間でも各層間の間隔が狭くなると、層
間の配線間容量C2 ,C3 が増加するために、配線間に
おいて電気信号の混信等の不都合が生じる。これらの不
都合は、上記挙げた従来技術の改良構造、すなわち、導
電体間への空孔の設置や空気中配線によって、部分的に
解消される。しかしながら、半導体集積回路装置のさら
なる微細化が進むと、導電体の上下端をこえる部分の絶
縁体に容量が形成されるため、これらの改良構造では、
上記の不都合は十分には解消されない。また、空孔(空
洞)を設けたことにより、層間絶縁膜の機械的強度の低
下や導電体の腐食等の新たな問題が生じる。
【0008】本発明は、空洞の大きさや形成位置を最適
化することで配線間容量が十分に低減される半導体集積
回路装置を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体集積回路装置である。すな
わち、第1絶縁膜上に形成した複数の導電体と、各導電
体を覆う状態に形成した第2絶縁膜とよりなる配線構造
を備えた半導体集積回路装置において、導電体間に、各
導電体の上下端を越えて第1絶縁膜中と第2絶縁膜中と
に入り込む状態に空洞を設けたものである。上記空洞は
1nPa以上100Pa以下の気圧雰囲気とする。
【0010】また、第1絶縁膜上に形成した複数の導電
体と、各導電体を覆う状態に形成した第2絶縁膜とより
なる配線構造を備えた半導体集積回路装置において、導
電体間に空洞を設けるとともに、その空洞の一部分に、
導電体間の絶縁性を保つように配設した固体よりなる物
質を設けたものである。上記固体よりなる物質は吸着作
用およびゲッタリング作用のうち少なくとも何方か一方
の作用を有するものである。また空洞は1nPa以上1
00Pa以下の気圧雰囲気とする。
【0011】また、第1絶縁膜上に形成した複数の導電
体と、各導電体を覆う状態に形成した第2絶縁膜とより
なる配線構造を備えた半導体集積回路装置において、導
電体間に空洞を設けるとともに、その空洞の一部または
全部に導電体間の絶縁性を保つ液体よりなる物質が導入
されているものである。上記空洞の一部分に、導電体間
の絶縁性を保つように配設した固体よりなる物質を設け
てもよい。上記固体よりなる物質は吸着作用およびゲッ
タリング作用のうち少なくとも何方か一方の作用を有す
るものである。また上記液体は吸着作用およびゲッタリ
ング作用のうちの少なくとも何方か一方の作用を有する
ものである。
【0012】また、第1絶縁膜上に形成した複数の導電
体と、各導電体を覆う状態に形成した第2絶縁膜とより
なる配線構造を備えた半導体集積回路装置において、導
電体間に空洞を設けるとともに、その空洞に導電体間の
絶縁性を保つ気体よりなる物質が導入されているもので
ある。上記空洞の一部分に、導電体間の絶縁性を保つよ
うに配設した固体よりなる物質を設けてもよい。上記固
体よりなる物質は吸着作用およびゲッタリング作用のう
ち少なくとも何方か一方の作用を有するものである。上
記気体は吸着作用またはゲッタリング作用のうちの少な
くとも何方か一方の作用を有するものである。
【0013】上記のように、導電体間に各導電体の上下
端を越える空洞を設けたことから、導電体の上下端を越
える部分に形成されていた絶縁体からなる容量が無くな
るので、配線間容量は低減される。また上記空洞が1n
Pa以上100Pa以下の気圧雰囲気となっているもの
では、導電体は腐食を起こさない。
【0014】また、導電体間の形成した空洞内の一部分
に、導電体間の絶縁性を保持する状態に固体よりなる物
質が設けられていることから、空洞を設けたことによる
配線構造の機械的強度の低下を抑制する。
【0015】また、導電体間に形成した空洞内に絶縁性
を保持する液体または気体よりなる物質が導入されてい
ることから、空洞周囲から放出される物質が、液体また
は気体に吸収またはゲッタリングされるので、導電体は
放出された気体による腐食から保護される。また電子が
放出される場合にはその電子がゲッタリングされるの
で、導電体間の絶縁性が確保される。
【0016】
【発明の実施の形態】本発明に係わる第1の実施形態の
第1例を、図1の概略構成断面図によって説明する。図
では、半導体集積回路装置における多層配線構造の第2
層目の配線領域を模して示す。
【0017】図1に示すように、基板(図示省略)上に
設けた第1層目の配線(図示省略)を覆う状態に形成し
た第1絶縁膜となる第1層間絶縁膜11上には、第2層
目の配線となる複数(ここでは2本)の導電体12,1
3が形成されている。さらに上記導電体12,13を覆
う状態に第2絶縁膜となる第2層間絶縁膜14が形成さ
れている。そして導電体12,13間には各導電体1
2,13の上下端を越える高さの空洞15が設けられて
いる。したがって、この空洞15は、第1層間絶縁膜1
1の上層部分にも形成されるとともに、各導電体12,
13の上面よりも高い部分に形成される第2層間絶縁膜
14の下層部分にも形成されることになる。そして上記
空洞15の高さHは、例えば導電体12,13の厚さを
hとすれば例えば1.1h≦H≦2.5hになってい
る。
【0018】次に、上記第1の実施形態の一例に係わる
実施例を前記図1によって説明する。上記図1に示した
ように、空洞15の高さをH、導電体12,13の厚さ
をhとすれば、導電体12,13の上下端を越えて形成
された部分の空洞15の高さの和はH−hになる。実際
に導電体12,13間に空洞15を形成して調べた結
果、H−hがhの5%、10%、20%、30%、40
%のそれぞれに達したものでは、導電体12,13間の
実効的な比誘電率はそれぞれに対応して5%、10%、
14%、16%、18%と小さくなった。そして、導電
体12,13の上下端を越えて形成された空洞15の高
さH−hが導電体12,13の厚さhの10%以上の場
合に、導電体12,13間に空洞15を形成してなる構
造の実効的な比誘電率は2以下になった。
【0019】なお、Hをhの1.1倍よりも小さくする
と、導電体12,13間の容量低減効果が小さく十分で
はない。他方、Hをhの1.9倍よりも大きくすると、
多層配線を構成するために第1,第2層間絶縁膜11,
14を厚く形成しなければならない。しかしながら、第
1,第2層間絶縁膜11,14には通常コンタクトホー
ルを形成するため、過度に厚くすることはできない。そ
れはコンタクトホールのアスペクト比が大きくなって、
コンタクトホールの形成が困難になるためである。また
コンタクトホールを形成できたとしてもこのコンタクト
ホール内に配線材料を埋め込むことが困難になるためで
ある。したがって、空洞15の高さHは導電体12,1
3の厚さhに対して、1.1h≦H≦2.5hの範囲に
設定したが、コンタクトホールの形成技術および配線材
料の埋め込み技術の進歩によって、上記範囲の上限は変
動するとはいうまでもない。
【0020】また、第1の実施形態の第2例を図2の概
略構成断面図に示す。図2に示すように、空洞15と導
電体12,13との間に、例えば酸化ケイ素(Si
2 )からなる絶縁膜16が形成されていてもよい。こ
の絶縁膜16は、上記第2層間絶縁膜14と一体に形成
されているものでも、別体に形成されているものであっ
てもよい。
【0021】次に上記図1,図2によって説明した空洞
15について以下に説明する。上記空洞15は、その内
部の雰囲気圧が例えば1nPa以上100Pa以下のい
わゆる工学的な高真空状態に保持されている。以下、上
記圧力範囲の雰囲気を高真空状態という。上記空洞15
がこのような高真空状態に保持されていれば、その空洞
15の実効的な比誘電率はほぼ1になり、導電体12,
13は腐食されることがなくなる。なお、1nPaより
もさらに低い圧力状態にできれば、その方が望ましい
が、現時点ではそれを達成する手段は見当たらない。一
方、100Paを越える状態では、空洞15内の気体に
よっては導電体12,13を腐食する可能性が生じる。
そのため、空洞15内の雰囲気圧を上記範囲に設定し
た。
【0022】次に、前記図1で説明した空洞15の製造
方法に係わる一実施例を以下、図3の製造工程図によっ
て説明する。
【0023】図3(1)に示すように、シリコン基板
(図示省略)に形成した下層配線(図示省略)を覆う状
態に酸化ケイ素を0.6μmの厚さに堆積して第1層間
絶縁膜11を形成した。さらに上記第1層間絶縁膜11
上に、PVD法、特には反応性スパッタ法によって、バ
リアメタルとして窒化チタン(TiN)膜を例えば10
0nmの厚さに堆積した。そして上記成膜表面を大気に
さらさずに、反応性スパッタ法によって、例えば350
℃の温度雰囲気で、アルミニウム、シリコン、銅よりな
るアルミニウム合金を例えば400nmの厚さに堆積し
た。引き続いて、反応性スパッタ法によって、上記アル
ミニウム合金膜上に反射防止膜として窒化チタン(Ti
N)膜を例えば100nmの厚さに堆積して、導電性の
積層膜61を形成した。
【0024】次いで通常のリソグラフィー技術(例え
ば、レジスト塗布、露光、現像、ベーキング等の処理)
とエッチング技術とによって、上記導電性の積層膜61
の2点鎖線で示す部分を除去し、第2層目の配線となる
導電体12,13に形成した。導電体12,13の幅は
例えば300nmとし、導電体12,13の間隔も30
0nmとした。そして上記積層膜61からなる導電体1
2,13の厚さが600nmであるから、したがって、
上記エッチング技術ではアスペクト比が2のエッチング
を行うことになる。さらに上記導電体12,13をマス
クにしたエッチングによって、第1層間絶縁膜11の上
層の1点鎖線で示す部分を除去して、例えば100nm
の深さに掘り下げた。なお、半導体集積回路装置の微細
化が進むにつれて、このアスペクト比は大きくなる傾向
にある。
【0025】次に図3の(2)に示すように、反応性ス
パッタ法によって、1Paの雰囲気中で、上記導電体1
2,13の上部側に、酸化ケイ素(SiO2 )膜を出発
材料とした高品質の第2層間絶縁膜14を600nmの
厚さに堆積した。このとき、斜め入射反応性スパッタ法
を用いることによって、導電体12,13間にほぼスパ
ッタリング雰囲気の圧力と同等の雰囲気を有する空洞1
5を形成した。
【0026】上記したように、導電体12,13間の間
隔が狭くなり、アスペクト比が大きくなるにつれ、通常
の反応性スパッタ法であっても、導電体12,13間に
上記同様の空洞を容易に形成することができた。上記製
造方法によれば、空洞15内の雰囲気の圧力が1Pa程
度の高真空状態になるので、アルミニウム合金からなる
導電体12,13の腐食を十分に抑えることが可能にな
った。そのため半導体集積回路装置の信頼性が著しく向
上することになった。なお、上記導電体12,13は、
銅、シリコンの他に、スカンジウム(Sc)、ニッケル
(Ni)、マグネシウム(Mg)等が添加されたアルミ
ニウム合金であってもよく、また銅または銅合金であっ
てもよい。
【0027】また、図4の製造方法の説明図に示すよう
に、例えば、バイアスECR〔ECRはElectron Cycro
tron Resonanceの略で電子サイクロトロン共鳴という〕
CVD法によって、上記導電体12,13の表面を覆う
状態に高品質の絶縁膜16を酸化ケイ素(SiO2 )で
形成した。その後、高真空状態(例えば雰囲気圧が1P
a〜100Paの範囲の所定圧力)における反応性スパ
ッタ法もしくはCVD法によって、上記導電体12,1
3の上部側に、酸化ケイ素(SiO2 )膜を出発材料と
した第2層間絶縁膜14を堆積して空洞15を形成して
もよい。
【0028】または、例えば汎用の枚葉式の低圧(以
下、LPと記す)CVD装置を用い、原料ガスにオゾン
−テトラエトキシシラン(O3 −TEOS)を用いて、
絶縁膜16を成膜(膜厚を例えば100nm)した。こ
のときのLPCVD条件としては、例えば流量が100
0sccm〔以下、sccmは標準状態における体積流
量(cm3 /分)を表す〕のオゾン(5%O 3 )と流量
が50sccmのテトラエトキシシラン(TEOS)と
を用い、成膜雰囲気の圧力を667Pa、基板温度を4
00℃に設定した。
【0029】次いで汎用の平行平板式プラズマCVD装
置を用いて、いわゆるプラズマCVD膜からなる第2層
間絶縁膜14を成膜(膜厚を例えば600nm)する。
このように成膜した第2層間絶縁膜14はカバリッジが
非常に悪くなるため、上記図4に示したように、導電体
12,13間に空洞15を生じた。上記プラズマCVD
条件としては、例えば流量が10sccmのモノシラン
(SiH4 )と流量が100sccmの酸素(O2 )と
を用い、RFパワーを200W、成膜雰囲気の圧力を1
3.3Pa、基板温度を400℃に設定した。
【0030】また上記図3の場合でも、アスペクト比が
小さい場合(例えば、アスペクト比が1.5程度の場
合)には、図5に示すように、導電体12,13間の空
洞15の内壁に第2層間絶縁膜14を構成する粒子が堆
積された構造になる。この構造も、半導体集積回路装置
の信頼性を高める。
【0031】上記図3〜図5に示したいずれかの方法に
よれば、空洞15の形成位置を導電体12,13間の高
さ方向のほぼ中央に形成できる。また、空洞15の大き
さ(幅w)は少なくとも0.1μm程度は確保できる。
また、空洞15の高さHをもっと大きく確保する場合に
は、導電体12,13間の第1層間絶縁膜11のエッチ
ング量を増やせばよい。または、図6の空洞に係わる別
の製造方法の説明図に示すように、導電体12,13上
にいわゆるキャップ絶縁膜(例えば、酸化ケイ素膜、酸
化ケイ素膜を出発材料とした誘電率が2〜3程度のいわ
ゆる低誘電率膜等)17を形成して、実質的な導電体1
2,13の高さhを高くすればよい。
【0032】上記図1〜図6に示した構造は、導電体間
に酸化ケイ素(SiO2 )膜を出発材料とした絶縁材料
を充填した従来の配線構造と比較して、導電体12,1
3間の容量(C2 )を最大1/3、少なくとも1/2に
低減できる。
【0033】次に上記図1〜図6で説明した空洞15の
幅と導電体12,13間の容量(配線間容量)との関係
を、図7によって説明する。ここでいう容量とは、導電
体12,13の厚さ方向に対して空洞15がほぼ中央部
に位置する構成の静電容量である。そして上記導電体1
2,13は、幅が0.3μmで高さが0.6μmのもの
が0.3μmの間隔に配置されている、いわゆる、サブ
クォータミクロンのデバイスルールを想定したものであ
る。また図に示す比較例は、上記導電体12,13の構
成と同様の構成のものに対して、CVD法によって、そ
の導電体12,13間を比誘電率が4.0の酸化ケイ素
(SiO2 )膜で埋め込むときに自然に空洞が形成され
る従来の技術の場合を示している。
【0034】実線で示した実施例と破線で示した比較例
とを比較すると、実施例の構造の方が比較例の構造より
も導電体12,13間の容量が大きく低下することがわ
かる。これは、実施例の構造の場合、導電体12,13
間に生じる電界が対称となるため、導電体12,13間
の容量の低減が図れる。一方、比較例の場合、導電体1
2,13間に生じる電界が片寄るので、導電体12,1
3間の容量が十分に低減されない。
【0035】そこで導電体12,13間の容量を十分に
低減させるためには、空洞15をできるだけ広く形成す
ればよいことになる。しかしながら、空洞15を広くし
すぎるとデバイスの信頼性に問題が生じてくる。特に耐
圧の問題が顕著になる。通常のCVD法により形成し
た、いわゆるCVD酸化膜の耐圧は9MV/cm程度で
ある。そこで導電体12,13間の電圧を高めに2Vと
して考えると、少なくともCVD酸化膜は0.2μm程
度の厚さは必要となる。この場合には空洞15の幅を
0.1μm程度に抑えなければならないことになる。そ
こで空洞15の幅の上限は0.15μm程度に設定する
ことが望ましい。その空洞15の上限値での導電体1
2,13間の容量は、およそ0.07fF/μmであ
り、そのときの基板(図示省略)と導電体12,13と
の間の容量がおよそ0.04fF/μmであるのと、こ
れ以上空洞15を増加させても0.06fF/μm程度
にしかならないことを考えると、0.15μmの幅の空
洞15だけでも十分その効果を発揮できることがわか
る。
【0036】次に第2の実施形態の一例を図8および図
9を用いて説明する。導電体12,13間に形成された
空洞15に、固体よりなる物質を導入する場合、導電体
12,13間の実効的な比誘電率εは、固体よりなる物
質の設置の仕方によって変わる。なお、図8では、導電
体12,13の上部および下部に形成される絶縁膜の図
示は省略した。
【0037】図8の(1),(2)および(3)は、固
体よりなる物質の設置の仕方に係わる3種類の典型的な
例を示している。図中のε1 はいわゆる理想真空の比誘
電率、ε2 は固体よりなる物質の比誘電率であり、φは
空洞15中に設置された固体よりなる物質の体積分率で
ある。
【0038】図8の(1)は、導電体12,13の各側
壁に対して平行に固体よりなる物質21を設置した例で
あって、導電体12,13に対して固体よりなる物質2
1と空洞15とがいわゆる直列に配置されたものであ
る。以下、このような例を直列モデルという。したがっ
て、直列モデルにおける導電体12,13間の実効的な
比誘電率εは(1)式で表せる。
【0039】
【数1】 1/ε=(1−φ)/ε1 +φ/ε2 ・・・(1)
【0040】図8の(2)は、導電体12,13間の空
洞15中に分散した状態に固体よりなる物質21を設置
した例であって、導電体12,13に対して固体よりな
る物質21と空洞15とがいわゆる直列かつ並列に配置
されたものである。以下、この例を直並列モデルとい
う。したがって、直並列モデルにおける導電体12,1
3間の実効的な比誘電率εは(2)式で表せる。
【0041】
【数2】 ε=〔2ε1 +ε2 −2φ(ε1 −ε2 )〕ε1 /〔2ε1 +ε2 −φ(ε1 −ε2 )〕 ・・・(2)
【0042】図8の(3)は、導電体12,13の各側
壁に対して接続する状態に固体よりなる物質21を設置
した例であって、導電体12,13に対して固体よりな
る物質21と空洞15とがいわゆる並列に配置されたも
のである。以下、この例を並列モデルという。したがっ
て、並列モデルにおける導電体12,13間の実効的な
比誘電率εは(3)式で表せる。
【0043】
【数3】 ε=(1−φ)/ε1 +φε2 ・・・(3)
【0044】また図9には、上記図8の(1),(2)
および(3)のそれぞれで説明した導電体12,13間
の実効的な比誘電率εを示す。図では、縦軸に実効的な
比誘電率εを示し、横軸に固体よりなる物質の体積分率
φを示す。上記図9では、一例として、いわゆる理想真
空の比誘電率ε1 =1と酸化ケイ素(SiO2 )の比誘
電率ε2 =4とを用いている。
【0045】前記図8の(1)によって説明した、空洞
15内に設置された固体よりなる物質が導電体12,1
3の側壁に対してほぼ平行に設置した直列モデルは、図
9に示すように破線で示され、最小の実効的な比誘電率
εを半導体集積回路装置に与えることが分かる。
【0046】次に図10と図11とを用いて、前記図8
の(1)に示した直列モデルの実施例を説明する。
【0047】図10の(1),(2)は、導電体12,
13間に空洞15が形成され、この空洞15内に固体よ
りなる物質21が導電体12,13の側壁に対してほぼ
平行に設置されている二例である。以下、固体よりなる
物質21はスペーサ31と呼ぶことにする。そして空洞
15に占めるスペーサ31の体積は、スペーサ31の設
置数やスペーサの幅等によって、適宜選択される。また
上記スペーサ31は、金属でも非金属でも良く、また、
有機物でも無機物でもよい。
【0048】次に、導電体12,13間の実効誘電率ε
e と空洞15内のスペーサ31の体積分率φとの関係を
図11に示す。図では、空洞15内の圧力は1nm〜1
00Pa程度の高真空状態とし、スペーサ31(図10
参照)が金属(ε2 =∞)の場合と酸化ケイ素(ε2
4)の場合を代表的に示している。
【0049】図11に示すように、いずれの場合におい
ても、スペーサ31の体積分率φが0.5(50%)以
下では導電体12,13間の実効誘電率εe はおよそ1
〜2程度になった。以下、説明文中では体積分率を%で
記述する。また将来の半導体集積回路装置が必要とする
導電体12,13間の実効誘電率εe はおよそ2程度で
あるから、スペーサ31の体積分率を以下の値にするこ
とによって、導電体12,13間の容量を格段に低減で
きる。
【0050】例えば、スペーサ31が金属または比誘電
率が8以上5000以下の物質からなる構成では、空洞
15に対してスペーサ31は少なくとも存在しかつ空洞
15の容積の50%以下の体積を占めるものとして、ス
ペーサ31の体積分率を決めた。なお、比誘電率が8以
上5000以下の物質としては、例えばニオブ酸リチウ
ム(LiNbO3 )、ジルコン酸チタン酸ランタン鉛
(PLZT)、チタン酸バリウム(BaTiO3 )等が
ある。また、スペーサ31が酸化ケイ素(SiO2 )ま
たは酸化アルミニウムまたは比誘電率が1より大きく8
以下の物質からなる構成では、空洞15に対してスペー
サ31は少なくとも存在しかつ空洞15の容積の70%
以下の体積を占めるものとして、スペーサ31の体積分
率を決めた。
【0051】上記のようにスペーサ31の体積分率を決
定したことによって、導電体12,13間の実効的な比
誘電率はおよそ1〜2程度になった。
【0052】また、上記説明した空洞15内に設けられ
るスペーサ31は、複数の物質からなる対称性を持つ多
層構造もしくは超格子構造、または複数の物質からなる
対称性を持たない多層構造もしくは超格子構造、または
材料の組成が連続的にもしくは不連続的に変化する構造
であってもよい。また上記スペーサは導電体に接してい
てもよい。
【0053】ここでは、スペーサが導電体に接してお
り、材料の組成が連続的に変化する構造の製造方法の一
例を図12によって説明する。図12に示すように、第
1層間絶縁膜11上に導電体12,13を形成した後、
例えばCVD法によって、導電体12,13の表面には
高品質な酸化ケイ素(SiO2 :ε=4)膜18を形成
した。そして空洞15側に近づくにつれて、比誘電率が
4より小さくなるような酸化ケイ素(SiO2 )を出発
材料にした絶縁材料からなる絶縁膜19を形成した。こ
の絶縁膜19は、例えば、CVD法による成膜におい
て、酸化ケイ素(SiO2 )にフッ素(F)やホウ素
(B)、さらにはそれに微量のリン(P)が連続的また
は段階的に添加されるようにこのCVDの原料ガスを調
整することによって、比誘電率が連続的または段階的に
変化するようにしたものである。
【0054】例えばフッ素(F)を添加するならば、C
VD原料ガスには、例えばモノシラン(SiH4 )とジ
フロロシラン(SiH2 2 )とを用いる。そして両者
の流量比を連続的または段階的に変えることによって、
比誘電率が連続的または段階的に変化する絶縁膜19を
形成した。またホウ素(B)やリン(P)を添加した絶
縁膜19を形成するならば、上記原料ガスの他に、例え
ばジボラン(B2 6 )やホスフィン(PH3 )を添加
すればよい。
【0055】このように形成した酸化ケイ素膜18と絶
縁膜19とで、導電体12,13の側部にスペーサ31
を形成した。そしてCVD法によって、導電体12,1
3とスペーサ31との上部に第2層間絶縁膜14を形成
することによって、スペーサ31間に空洞15を形成し
た。この場合、導電体12,13間でスペーサ31を構
成する絶縁材料の比誘電率と空洞15の容量は、導電体
12,13間の実効的な比誘電率が概ね2程度になるよ
うに決めた。
【0056】上記説明では、スペーサ31の組成が連続
的または段階的に変化する例を説明したが、上記スペー
サ31は、複数の物質からなる対称性を持つ多層構造も
しくは超格子構造、または複数の物質からなる対称性を
持たない多層構造もしくは超格子構造であってもよい。
【0057】上記第2の実施形態の一例で説明したスペ
ーサ31は、導電体12,13間の実効的な比誘電率を
わずかに増加させるが、その影響は小さく、空洞15の
機械的強度を高める有効な作用を有する。特に、導電体
12,13間の間隔が広い部分では、空洞15を安定し
て形成する作用を有する。
【0058】ところで、半導体集積回路装置が熱を被っ
た場合には、上記説明した高真空状態(例えば雰囲気圧
が1nPa〜100Pa程度)よりなる空洞15内には
第1層間絶縁膜11や第2層間絶縁膜14からガスが放
出される場合がある。このガスは、例えば、水蒸気やO
H基である。そのため、導電体12,13が、例えばア
ルミニウムあるいはアルミニウム合金からなる場合に
は、そのガスによって導電体12,13が腐食される場
合がある。そこで第3の実施形態として、例えば導電体
12,13の腐食を防止する構成およびその製造方法の
一例を以下に説明する。
【0059】この第3の実施形態の構成としては、図1
3の概略構成断面図に示すように、上記空間15の内部
に、吸着作用やゲッタリング作用を持つ物質(以下、吸
着媒41という)として、例えば活性炭,シリカゲル,
ゼオライト,アルミナ(例えば活性アルミナ)のうちの
少なくとも1種類からなる吸着媒41を設けたものであ
る。この吸着媒41は上記図10によって説明したスペ
ーサ31を兼ねることも可能である。
【0060】上記吸着媒41が活性炭で形成されている
場合には例えば水蒸気や気体を吸着し、シリカゲルで形
成されている場合には例えば水分を吸着し、ゼオライト
で形成されている場合には例えば水分,イオンを吸着
し、活性アルミナで形成されている場合には例えば気体
や液体からの蒸気を吸着する。そのため、上記のように
空洞15内に設置された吸着媒41は、空洞15内に存
在しかつ導電体12,13を腐食させる気体や蒸気等を
吸着するために、導電体12,13の腐食や劣化が防止
される。よって、半導体集積回路層装置の信頼性が向上
する。
【0061】また上記吸着媒41は、空洞15側や先に
説明したスペーサ(31)の表面側に形成することも可
能である。さらには、例えば活性炭、シリカゲル、ゼオ
ライト、アルミナ(例えば活性アルミナ)のうちの1種
類または複数種類からなる吸着媒(図示省略)を形成し
てもよい。このように複数種類で吸着媒41を形成する
際には、空洞15内に存在する複数の吸着質のそれぞれ
を最も吸着するような物質で形成することが望ましい。
【0062】なお、上記吸着媒41は、それぞれ、吸着
する物質(以下、吸着質という)を選択する固有の能力
や吸着する固有の力の強さを持っているので、空洞15
に存在する吸着質の種類や量によって、適切な吸着媒4
1を選択しなければならない。しかも吸着媒41の多く
は、常圧(1気圧)かつ室温(例えば23℃)近傍もし
くはそれ以下の温度で吸着質を吸着し、100℃〜20
0℃の温度で吸着質を離脱する。例えばシリカゲルにお
いては、その表面に吸着・凝縮した水は110℃で離脱
し、またそのマクロ孔内に吸着・凝縮した水は150℃
から170℃で離脱する。
【0063】次いで上記構成の製造方法を上記図13に
基づいて説明する。前記図3によって説明した製造プロ
セスと同様にして、例えば、下層の第1層間絶縁膜11
の上に、バリアメタルとなる窒化チタンや主配線材料と
なるアルミニウム合金などをPVD法やCVD法によっ
て堆積した後、リソグラフィー技術およびエッチング技
術によりそれらをパターニングして配線となる導電体1
2,13を形成した。導電体12,13の間隔が広い領
域として、例えば導電体12,13の間隔が導電体1
2,13の幅より広い領域には、半導体集積回路装置が
必要とする配線のための導電体12,13の他に、ダミ
ーパターンとしての導電体(図示省略)を形成しておい
てもよい。
【0064】次に、例えばPVD法またはCVD法によ
る成膜、およびリソグラフィー技術とエッチング技術に
よるパターニングによって、導電体12,13間の一部
(もしくは全部)に、また導電体12,13に対してほ
ぼ平行に、吸着作用やゲッタリング作用を持つものとし
て、例えば活性炭,シリカゲル,ゼオライト,アルミナ
(例えば活性アルミナ)のうちの少なくとも1種類から
なる吸着媒41を設けた。次に、酸化ケイ素(Si
2 )などの膜を第2層間絶縁膜14として、吸着媒4
1を含む空洞15の上に堆積した。
【0065】上記第1の実施形態〜第3の実施形態で説
明した各例は、空洞15が高真空状態の場合を扱った
が、以下に説明する第4,第5の実施形態の各例は、空
洞15が高真空状態でない場合であって、例えば空洞1
5内に液体や気体が存在する場合である。
【0066】まず第4の実施形態の一例として空洞内に
液体を導入した一例を、図14の概略構成断面図によっ
て説明する。図14に示すように、第1層間絶縁膜11
上には、配線となる導電体12,13が形成され、さら
に導電体12,13を覆う状態に第2層間絶縁膜14が
形成されている。そして導電体12,13間には各導電
体12,13の上下端を越える高さの空洞15が形成さ
れている。したがって、この空洞15は、第1層間絶縁
膜11の上層部分にも形成されるとともに、各導電体1
2,13の上面よりも高い部分に形成される第2層間絶
縁膜14の下層部分にも形成されることになる。そして
上記空洞15の高さHは、例えば導電体12,13の厚
さをhとすれば1.1h≦H≦2.5hになっている。
【0067】上記空洞15の内部には、空洞15の一部
または全部に導電体12,13間の絶縁性を保持する液
体51が導入されている。この液体51には、例えば無
定形コロイド状シリカの1種のアエロシルを液状の樹脂
に分散させたものが用いられる。上記アエロシルは、粒
子径が数nmから数十nmの、凝集性が低い、単分散性
の非多孔性の極微粉体であって、これを液状の樹脂に分
散させるると、粒子が線状につながり、絶縁性かつ流動
性のある吸着媒となる。
【0068】上記のように空洞15の内部に液体51
(例えばアエロシルを含む液状の樹脂)が導入された配
線構造を有する半導体集積回路装置では、アエロシルが
吸着作用やゲッタリング作用を持つため、導電体12,
13に到達してその導電体12,13を腐食するような
気体(例えば水蒸気)あるいは液体(例えば水分)など
を取り込むため、導電体12,13の腐食や劣化を防止
し、半導体集積回路装置の信頼性を高める。
【0069】上記のような液体51は半導体集積回路装
置の設置状態によって、例えば空洞15内ではその側部
に移動したりその底部に移動したりする。ここでは一例
として、前記図8(1)で示した直列モデルによって、
空洞15の実効的な比誘電率を規定することとする。す
なわち、半導体集積回路装置の配線である導電体12,
13間の空洞15は、比誘電率がε2 で空洞15の容積
に対する体積分率がφの液体51と、比誘電率がε1
空洞15の容積に対する体積分率が1−φの高真空状態
または気体(図示省略)で満たされている状態とする。
一例として、ε1 =1、ε2 =4の場合の空洞15の実
効的な比誘電率は、前記図9の破線で示される。
【0070】そして将来の半導体集積回路装置が必要と
する導電体12,13間の実効的な比誘電率は2程度で
ある。そこで液体51の体積と空洞15の容積との関係
は、例えば、以下に示すように設定される。空洞15の
一部もしくは全部に導入された液体51の比誘電率が4
以上35以下の場合には、その液体51の体積が空洞1
5の容積の65%を越えない。液体51の比誘電率が3
以上4未満の場合には、その液体51の体積が空洞15
の容積の70%を越えない。液体51の比誘電率が2以
上3未満の場合には、その液体51の体積が空洞15の
容積の90%を越えない。液体51の比誘電率が1以上
2未満の場合には、その液体51が少なくとも上記空洞
15内に存在していればよい。しががって、空洞15の
全体に液体51が満たされていてもよい。
【0071】次いで上記第4の実施形態の一例の製造方
法を、図15に基づいて以下に説明する。図15(1)
に示すように、前記第1実施例で説明したのと同様の方
法によって、シリコン基板(図示省略)に形成した下層
配線(図示省略)を覆う状態に酸化ケイ素を0.6μm
の厚さに堆積して第1層間絶縁膜11を形成した。そし
て積層構造の導電体よりなる膜を形成した後、通常のリ
ソグラフィー技術とエッチング技術とによって、配線と
なる導電体12,13を形成する。この導電体12,1
3の幅は、例えば300nmであり、導電体12,13
の間隔も300nmである。その後、エッチングによっ
て上記エッチングでは導電体12,13間の第1層間絶
縁膜11の上層部を例えば100nm程度掘り下げた。
【0072】次に、例えばガラス状の物質を含みかつ絶
縁性を有する液体(ここでいう液体にはコロイド状物質
も含む)51を、導電体12,13間の一部もしくは全
部に充填した。液体51の充填は、予め製造された液体
を塗布した後、回転塗布技術によって充填してもよく、
または、CVD法などによって空洞15の内部を含む導
電体12,13の近傍で製造された液体を流し込む方法
(例えばリフロー法)によってもよい。なお、導電体1
2,13間に形成されることになる空洞15内の全部に
上記液体51が充填された場合には、基板(図示省略)
の表面を平坦にする作用を持つことはいうまでもない。
【0073】その後図15の(2)に示すように、例え
ばCVD法またはスパッタリング等によって、上記導電
体12,13上に第2層間絶縁膜14を形成した。この
とき、導電体12,13間に空洞15が形成された。
【0074】次に第5の実施形態の一例として導電体間
に形成した空洞内に気体を導入した一例を、図16の概
略構成断面図によって説明する。図16に示すように、
第1層間絶縁膜11上には、配線となる導電体12,1
3が形成され、さらに導電体12,13を覆う状態に第
2層間絶縁膜14が形成されている。そして導電体1
2,13間には各導電体12,13の上下端を越える高
さの空洞15が形成されている。したがって、この空洞
15は、第1層間絶縁膜11の上層部分にも形成される
とともに、各導電体12,13の上面よりも高い部分に
形成される第2層間絶縁膜14の下層部分にも形成され
ることになる。そして上記空洞15の高さHは、例えば
導電体12,13の厚さをhとすれば1.1h≦H≦
2.5hになっている。
【0075】上記空洞15の内部には、導電体12,1
3間の絶縁性を保持する気体(図示省略)が導入されて
いる。この気体が入れられた空洞15内の気圧は、20
℃において1Pa以上100kPa以下となるように設
定されている。そして上記気体には、例えば六フッ化イ
オウ(SF6 )が用いられる。
【0076】上記のように空洞15の内部に気体(例え
ば六フッ化イオウ)が導入された配線構造を有する半導
体集積回路装置では、六フッ化イオウが主に電子の吸着
媒となり、導電体12,13間の放電を防止し、半導体
集積回路装置の導電体12,13間の絶縁特性を向上さ
せる。
【0077】また、半導体集積回路装置の配線である導
電体12,13間の空洞15に、多孔質の物質が充填さ
れる場合には、空洞内の実効的な比誘電率は、前記図8
の(2)によって説明した(2)式で表される直並列モ
デルで表現することができる。
【0078】すなわち、図17に示すように、第1層間
絶縁膜11上には、配線となる導電体12,13が形成
され、さらに導電体12,13を覆う状態に第2層間絶
縁膜14が形成されている。そして導電体12,13間
には各導電体12,13の上下端を越える高さの空洞1
5が形成されている。したがって、この空洞15は、第
1層間絶縁膜11の上層部分にも形成されるとともに、
各導電体12,13の上面よりも高い部分に形成される
第2層間絶縁膜14の下層部分にも形成されることにな
る。そして上記空洞15の高さHは、例えば導電体1
2,13の厚さをhとすれば1.1h≦H≦2.5hに
なっている。
【0079】上記空洞15内には多孔質物質71が充填
され、この多孔質物質71には多数の孔72が形成され
ている。そして上記多孔質物質71は、例えば活性炭,
シリカゲル,ゼオライトもしくは多孔質アルミナまたは
発泡性の樹脂(例えばポリイミド類もしくはシリコーン
類)で形成されている。
【0080】上記多孔質物質71の固体部分は比誘電率
がε2 で空洞15の容積に対する体積分率がφとなって
いる。一方上記多孔質物質71内の空間(孔72の部
分)と多孔質物質71が充填されていない空洞15の部
分とは比誘電率がε1 で空洞15の容積に対する体積分
率が1−φの高真空状態または気体を含んでいる状態に
なっている。一例として、高真空状態もしくは気体を含
んでいる状態の比誘電率ε1 =1として、また多孔質物
質71の固体部分が酸化ケイ素(SiO2 )で形成され
ているとしてその比誘電率ε2 =4とした場合には、導
電体12,13間の実効的な比誘電率は前記図9の1点
鎖線で示される。
【0081】将来の半導体集積回路装置が必要とする導
電体12,13間の実効的な比誘電率は2程度である。
このような比誘電率は、以下の条件で表される。例えば
多孔質物質71の固体部分の比誘電率を4として、空洞
15の全部または一部分に多孔質物質71を充填した場
合、空洞15内に存在する高真空状態の空間または気体
が存在する空間(多孔質物質71内の孔部分も含む)の
容積を50%以上99%以下にすることによって達成で
きる。なお、空間の容積が50%に満たない場合には、
導電体12,13間の実効的な比誘電率は2よりも大き
くなる。また空間の容積が99%よりも大きくなると、
多孔質物質71の形成が困難になる。したがって、空間
の容積を上記範囲に設定した。
【0082】上記説明では、同一層配線を構成する導電
体12,13間に空洞15を形成した構成を説明した
が、例えば異なる層間に形成された配線間に上記説明し
たのと同様の空洞を形成しても、配線間の容量低減効果
が得られる。
【0083】なお、前記空洞15内に固体よりなる物質
を設けた半導体集積回路装置、前記空洞15内に液体を
導入した半導体集積回路装置および前記空洞15内に気
体を導入した半導体集積回路装置においては、図18に
示すように、空洞15は、導電体12,13の上下端を
越えて形成されたもの〔図18の(1)〕、導電体1
2,13の上方端を越えて形成されたもの〔図18の
(2)〕、導電体12,13の下方端を越えて形成され
たもの〔図18の(3)〕、導電体とほぼ同等の高さに
形成されたもの〔図18の(4)〕のいずれであっても
よい。
【0084】
【発明の効果】以上、説明したように、導電体間に各導
電体の上下端を越える空洞を設けた発明によれば、導電
体の上下端を越える部分に形成されていた絶縁体からな
る容量が無くなる。そのため、導電体間の比誘電率が小
さくなるので、導電体間の容量を低減することができ
る。また空洞が1nPa〜100Pa以下の気圧雰囲気
となっているので導電体の腐食を防止することができ
る。
【0085】空洞の一部分に、固体よりなる物質を導電
体間の絶縁性を保持する状態に設けた発明によれば、固
体よりなる物質によって空洞の機械的強度を増すことが
できる。
【0086】空洞に、導電体間の絶縁性を保持しかつ吸
着作用またはゲッタリング作用を有する液体または気体
を導入した発明によれば、空洞周囲から放出されるガス
が液体または気体に吸収またはゲッタリングされるの
で、導電体をそのガスによる腐食から保護することがで
きる。また、電子が放出された場合にはその電子が捕獲
されるので、導電体間の絶縁性を確保することができ
る。
【0087】よって、本発明の配線構造を有する半導体
集積回路装置では、電気信号の伝達遅延や混信の不都合
が解消され、また導電体の腐食耐性が向上するため、信
頼性の向上が図れる。
【図面の簡単な説明】
【図1】第1の実施形態の第1例を示す概略構成断面図
である。
【図2】第1の実施形態の第2例を示す概略構成断面図
である。
【図3】空洞の製造方法に係わる実施例の製造工程図で
ある。
【図4】空洞に係わる別の製造方法の説明図である。
【図5】空洞に係わる別の製造方法の説明図である。
【図6】空洞に係わる別の製造方法の説明図である。
【図7】配線間容量と空洞の幅との関係図である。
【図8】第2の実施形態の一例を示す模式断面図であ
る。
【図9】比誘電率と固体よりなる物質の体積分率との関
係図である。
【図10】スペーサの配置例の概略構成断面図である。
【図11】実効誘電率とスペーサの体積分率との関係図
である。
【図12】スペーサの製造方法の一例を示す概略構成断
面図である。
【図13】第3の実施形態の一例を示す概略構成断面図
である。
【図14】第4の実施形態の一例を示す概略構成断面図
である。
【図15】第4の実施形態の一例に係わる製造方法の説
明図である。
【図16】第5の実施形態の一例を示す概略構成断面図
である。
【図17】多孔質物質を充填した例の概略構成断面図で
ある。
【図18】空洞の形態の説明図である。
【図19】従来技術の説明図である。
【図20】課題の説明図である。
【符号の説明】
11 第1層間絶縁膜 12 導電体 13 導電体 14 第2層間絶縁
膜 15 空洞
フロントページの続き (72)発明者 長谷川 利昭 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 第1絶縁膜上に形成した複数の導電体
    と、各導電体を覆う状態に形成した第2絶縁膜とよりな
    る配線構造を備えた半導体集積回路装置において、 前記導電体間に、各導電体の上下端を越えて前記第1絶
    縁膜中と前記第2絶縁膜中とに入り込む状態に空洞が設
    けられていることを特徴とする半導体集積回路装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置にお
    いて、 前記空洞は1nPa以上100Pa以下の気圧雰囲気で
    あることを特徴とする半導体集積回路装置。
  3. 【請求項3】 第1絶縁膜上に形成した複数の導電体
    と、各導電体を覆う状態に形成した第2絶縁膜とよりな
    る配線構造を備えた半導体集積回路装置において、 前記導電体間に空洞を設けるとともに、 前記空洞の一部分に、前記導電体間の絶縁性を保つよう
    に配設した固体よりなる物質を設けたことを特徴とする
    半導体集積回路装置。
  4. 【請求項4】 請求項3記載の半導体集積回路装置にお
    いて、 前記固体よりなる物質は吸着作用およびゲッタリング作
    用のうち少なくとも何方か一方の作用を有するものであ
    ることを特徴とする半導体集積回路装置。
  5. 【請求項5】 請求項3記載の半導体集積回路装置にお
    いて、 前記空洞は1nPa以上100Pa以下の気圧雰囲気で
    あることを特徴とする半導体集積回路装置。
  6. 【請求項6】 請求項4記載の半導体集積回路装置にお
    いて、 前記空洞は1nPa以上100Pa以下の気圧雰囲気で
    あることを特徴とする半導体集積回路装置。
  7. 【請求項7】 第1絶縁膜上に形成した複数の導電体
    と、各導電体を覆う状態に形成した第2絶縁膜とよりな
    る配線構造を備えた半導体集積回路装置において、 前記導電体間に空洞を設けるとともに、 前記空洞の一部または全部に前記導電体間の絶縁性を保
    つ液体よりなる物質が導入されていることを特徴とする
    半導体集積回路装置。
  8. 【請求項8】 請求項7記載の半導体集積回路装置にお
    いて、 前記空洞の一部分に、前記導電体間の絶縁性を保つよう
    に配設した固体よりなる物質を設け、 かつ前記空洞の一部または全部に前記導電体間の絶縁性
    を保つ液体よりなる物質が導入されていることを特徴と
    する半導体集積回路装置。
  9. 【請求項9】 請求項8記載の半導体集積回路装置にお
    いて、 前記固体よりなる物質は吸着作用およびゲッタリング作
    用のうち少なくとも何方か一方の作用を有するものであ
    ることを特徴とする半導体集積回路装置。
  10. 【請求項10】 請求項7記載の半導体集積回路装置に
    おいて、 前記液体は吸着作用およびゲッタリング作用のうちの少
    なくとも何方か一方の作用を有するものであることを特
    徴とする半導体集積回路装置。
  11. 【請求項11】 請求項8記載の半導体集積回路装置に
    おいて、 前記液体は吸着作用およびゲッタリング作用のうちの少
    なくとも何方か一方の作用を有するものであることを特
    徴とする半導体集積回路装置。
  12. 【請求項12】 請求項9記載の半導体集積回路装置に
    おいて、 前記液体は吸着作用およびゲッタリング作用のうちの少
    なくとも何方か一方の作用を有するものであることを特
    徴とする半導体集積回路装置。
  13. 【請求項13】 第1絶縁膜上に形成した複数の導電体
    と、各導電体を覆う状態に形成した第2絶縁膜とよりな
    る配線構造を備えた半導体集積回路装置において、 前記導電体間に空洞を設けるとともに、 前記空洞に前記導電体間の絶縁性を保つ気体よりなる物
    質が導入されていることを特徴とする半導体集積回路装
    置。
  14. 【請求項14】 請求項13記載の半導体集積回路装置
    において、 前記空洞の一部分に、前記導電体間の絶縁性を保つよう
    に配設した固体よりなる物質を設け、 前記空洞に前記導電体間の絶縁性を保つ気体よりなる物
    質が導入されていることを特徴とする半導体集積回路装
    置。
  15. 【請求項15】 請求項14記載の半導体集積回路装置
    において、 前記固体よりなる物質は吸着作用およびゲッタリング作
    用のうち少なくとも何方か一方の作用を有するものであ
    ることを特徴とする半導体集積回路装置。
  16. 【請求項16】 請求項13記載の半導体集積回路装置
    において、 前記気体は吸着作用またはゲッタリング作用のうちの少
    なくとも何方か一方の作用を有するものであることを特
    徴とする半導体集積回路装置。
  17. 【請求項17】 請求項14記載の半導体集積回路装置
    において、 前記気体は吸着作用またはゲッタリング作用のうちの少
    なくとも何方か一方の作用を有するものであることを特
    徴とする半導体集積回路装置。
  18. 【請求項18】 請求項15記載の半導体集積回路装置
    において、 前記気体は吸着作用またはゲッタリング作用のうちの少
    なくとも何方か一方の作用を有するものであることを特
    徴とする半導体集積回路装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054381A (en) * 1997-06-20 2000-04-25 Nec Corporation Semiconductor device, and method of manufacturing same
US6303487B1 (en) 1998-12-03 2001-10-16 Nec Corporation Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device
WO2001095390A1 (fr) * 2000-06-02 2001-12-13 Sumitomo Precision Products Co., Ltd. Dispositif semi-conducteur et son procede de fabrication
JP2006269925A (ja) * 2005-03-25 2006-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2007088439A (ja) * 2005-08-19 2007-04-05 Infineon Technologies Ag 導体トラック配列およびその製造方法
WO2009104233A1 (ja) * 2008-02-18 2009-08-27 パナソニック株式会社 半導体装置及びその製造方法
JP2014183094A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2017005227A (ja) * 2015-06-16 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054381A (en) * 1997-06-20 2000-04-25 Nec Corporation Semiconductor device, and method of manufacturing same
US6303487B1 (en) 1998-12-03 2001-10-16 Nec Corporation Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device
WO2001095390A1 (fr) * 2000-06-02 2001-12-13 Sumitomo Precision Products Co., Ltd. Dispositif semi-conducteur et son procede de fabrication
JP2002057215A (ja) * 2000-06-02 2002-02-22 Sumitomo Precision Prod Co Ltd 半導体装置及びその製造方法
JP2006269925A (ja) * 2005-03-25 2006-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2007088439A (ja) * 2005-08-19 2007-04-05 Infineon Technologies Ag 導体トラック配列およびその製造方法
JP2011129939A (ja) * 2005-08-19 2011-06-30 Infineon Technologies Ag 導体トラック配列の製造方法
WO2009104233A1 (ja) * 2008-02-18 2009-08-27 パナソニック株式会社 半導体装置及びその製造方法
JP2014183094A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2017005227A (ja) * 2015-06-16 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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