JPH0964185A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0964185A JPH0964185A JP23476195A JP23476195A JPH0964185A JP H0964185 A JPH0964185 A JP H0964185A JP 23476195 A JP23476195 A JP 23476195A JP 23476195 A JP23476195 A JP 23476195A JP H0964185 A JPH0964185 A JP H0964185A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 Ｐ−Ｎ接合耐圧を変動させることなく、金属
配線層とＰ型高濃度不純物層との間で任意の接触抵抗値
を得ることができ、かつウエファ面内の抵抗値のばらつ
きを抑制することができるようにする。 【解決手段】 半導体基板１１の表面に層間絶縁膜１６
を形成し、この層間絶縁膜１６にコンタクトホール１７
を形成する。このコンタクトホール１７を介してＰ型不
純物１８ａ、例えばＢＦ2 のイオン注入を行い、Ｐ型不
純物層１５の表面不純物濃度を濃くしてＰ型高濃度不純
物層１８を形成する。その後、ｐ型不純物層１５に打ち
込んだ不純物イオンを活性化させるために熱処理を施
す。次に、密着用のＴｉ膜１９ａ、バリア用のＴｉＷ膜
１９ｂ、更に配線用のＡｌ−Ｓｉ膜１９ｃを順次堆積
し、パターニングすることにより金属配線層１９を形成
する。
配線層とＰ型高濃度不純物層との間で任意の接触抵抗値
を得ることができ、かつウエファ面内の抵抗値のばらつ
きを抑制することができるようにする。 【解決手段】 半導体基板１１の表面に層間絶縁膜１６
を形成し、この層間絶縁膜１６にコンタクトホール１７
を形成する。このコンタクトホール１７を介してＰ型不
純物１８ａ、例えばＢＦ2 のイオン注入を行い、Ｐ型不
純物層１５の表面不純物濃度を濃くしてＰ型高濃度不純
物層１８を形成する。その後、ｐ型不純物層１５に打ち
込んだ不純物イオンを活性化させるために熱処理を施
す。次に、密着用のＴｉ膜１９ａ、バリア用のＴｉＷ膜
１９ｂ、更に配線用のＡｌ−Ｓｉ膜１９ｃを順次堆積
し、パターニングすることにより金属配線層１９を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板内に形
成されたＰ型不純物層とオーミック接触をなす金属配線
層を有する半導体装置の製造方法に関する。
成されたＰ型不純物層とオーミック接触をなす金属配線
層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、各種半導体装置では、その配線技
術として、加工性と熱処理性に優れ、半導体、特にＳｉ
（シリコン）との間でオーミック接触を作りやすい、抵
抗値が小さいなどの種々の長所を有するＡｌ（アルミニ
ウム）が用いられている。
術として、加工性と熱処理性に優れ、半導体、特にＳｉ
（シリコン）との間でオーミック接触を作りやすい、抵
抗値が小さいなどの種々の長所を有するＡｌ（アルミニ
ウム）が用いられている。
【０００３】このような長所を有する一方、Ａｌ配線で
は電流密度が高いと、結晶面と金属のオーミック接触界
面において、Ａｌスパイクが発生し、このＡｌスパイク
がＰ−Ｎ接合部（ジャンクション）を通過し、ジャンク
ションリーク不良ならびに不純物層とＡｌ配線層との接
触面（コンタクト領域）に、Ｓｉ（シリコン）が析出
し、これによりオープン不良が発生するという問題があ
る。このようなことから、近年、オーミック接触部で
は、ＴｉＷ（チタニウムタングステン）などの金属シリ
サイド層が用いられている。
は電流密度が高いと、結晶面と金属のオーミック接触界
面において、Ａｌスパイクが発生し、このＡｌスパイク
がＰ−Ｎ接合部（ジャンクション）を通過し、ジャンク
ションリーク不良ならびに不純物層とＡｌ配線層との接
触面（コンタクト領域）に、Ｓｉ（シリコン）が析出
し、これによりオープン不良が発生するという問題があ
る。このようなことから、近年、オーミック接触部で
は、ＴｉＷ（チタニウムタングステン）などの金属シリ
サイド層が用いられている。
【０００４】ところで、ＴｉＷ（チタニウムタングステ
ン）などを金属シリサイド層として用いた際、Ｐ型不純
物層との間の接触抵抗が著しく高くなるといった問題が
あり、この問題を解決するために、技術的な幾つかの手
法が採られている。
ン）などを金属シリサイド層として用いた際、Ｐ型不純
物層との間の接触抵抗が著しく高くなるといった問題が
あり、この問題を解決するために、技術的な幾つかの手
法が採られている。
【０００５】その一例を挙げると、例えばＰ型不純物層
上のコンタクト領域に金属シリサイド層をＴｉＷでなく
Ｔｉ（チタン）で形成し、構造的にＴｉ／ＴｉＷの２層
構造とする方法がある。以下にその代表的な製造方法を
示す。
上のコンタクト領域に金属シリサイド層をＴｉＷでなく
Ｔｉ（チタン）で形成し、構造的にＴｉ／ＴｉＷの２層
構造とする方法がある。以下にその代表的な製造方法を
示す。
【０００６】まず、図２（ａ）に示したように、例えば
Ｎ型半導体基板２１の表面にＬＯＣＯＳ(Local Oxidati
on of Silicon)法により厚い素子分離層（フィールド酸
化膜）２３を形成すると共に、この素子分離層２３内に
熱酸化法により薄いゲート酸化膜２２ａを形成し、この
ゲート酸化膜２２ａ上に多結晶シリコン膜からなるゲー
ト電極２２ｂを形成する。
Ｎ型半導体基板２１の表面にＬＯＣＯＳ(Local Oxidati
on of Silicon)法により厚い素子分離層（フィールド酸
化膜）２３を形成すると共に、この素子分離層２３内に
熱酸化法により薄いゲート酸化膜２２ａを形成し、この
ゲート酸化膜２２ａ上に多結晶シリコン膜からなるゲー
ト電極２２ｂを形成する。
【０００７】次に、図２（ｂ）に示したように、ゲート
電極２２ｂおよび素子分離層２３をマスクとしてＰ型不
純物のイオン注入を行いソースまたはドレインとなるＰ
型不純物層（Ｐ+ 拡散層）２４を自己整合的に形成す
る。続いて、図２（ｃ）に示したように、例えばＢＰＳ
Ｇ（ボロン・リン・シリケート・ガラス）膜等からなる
層間絶縁膜２６を全面に形成し、ソース・ドレイン部を
電極につなぐためのコンタクトホール２５を選択的に形
成する。次に、図２（ｄ）に示したように、密着層とし
てのＴｉ（チタン）層２７ａ、バリヤ層としてのＴｉＷ
（チタニウムタングステン）層２７ｂ、および配線層と
してのＡｌ−Ｓｉ（アルミニウム−シリコン）層２７ｃ
からなる金属配線層２７を選択的に形成する。
電極２２ｂおよび素子分離層２３をマスクとしてＰ型不
純物のイオン注入を行いソースまたはドレインとなるＰ
型不純物層（Ｐ+ 拡散層）２４を自己整合的に形成す
る。続いて、図２（ｃ）に示したように、例えばＢＰＳ
Ｇ（ボロン・リン・シリケート・ガラス）膜等からなる
層間絶縁膜２６を全面に形成し、ソース・ドレイン部を
電極につなぐためのコンタクトホール２５を選択的に形
成する。次に、図２（ｄ）に示したように、密着層とし
てのＴｉ（チタン）層２７ａ、バリヤ層としてのＴｉＷ
（チタニウムタングステン）層２７ｂ、および配線層と
してのＡｌ−Ｓｉ（アルミニウム−シリコン）層２７ｃ
からなる金属配線層２７を選択的に形成する。
【０００８】
【発明が解決しようとする課題】上述の方法では、Ｐ型
不純物層２４とＴｉＷ層２７ｂとを直接接触させた場合
には接触抵抗が高くかつオーミック特性が取れないとい
う課題を、Ｔｉ層２７ａをＴｉＷ層２７ｂとＰ型不純物
層２４との界面に形成、すなわちＴｉ層２７ａとＴｉＷ
層２７ｂという２層構造を採用することにより解決して
いる。
不純物層２４とＴｉＷ層２７ｂとを直接接触させた場合
には接触抵抗が高くかつオーミック特性が取れないとい
う課題を、Ｔｉ層２７ａをＴｉＷ層２７ｂとＰ型不純物
層２４との界面に形成、すなわちＴｉ層２７ａとＴｉＷ
層２７ｂという２層構造を採用することにより解決して
いる。
【０００９】しかし、このようなＴｉ／ＴｉＷの構造を
用いてＰ型不純物層２４上のコンタクト領域に金属シリ
サイド層を形成する場合、接触抵抗をさらに低下させる
ためには、例えばＵＳＰ（米国特許公報）５，２３８，
８７２号に開示されているように、Ｐ型不純物層２４の
不純物濃度を高くする必要がある。
用いてＰ型不純物層２４上のコンタクト領域に金属シリ
サイド層を形成する場合、接触抵抗をさらに低下させる
ためには、例えばＵＳＰ（米国特許公報）５，２３８，
８７２号に開示されているように、Ｐ型不純物層２４の
不純物濃度を高くする必要がある。
【００１０】しかしながら、この方法では、Ｐ型不純物
層２４全体の不純物濃度を高くすることから、接触抵抗
値が低下する一方、Ｐ−Ｎ接合耐圧が低下してしまうと
いう問題がある。また、接触抵抗の値によっては、例え
ば高い抵抗値となる場合、ウエファ面内の抵抗値のばら
つきが大きくなるという問題がある。
層２４全体の不純物濃度を高くすることから、接触抵抗
値が低下する一方、Ｐ−Ｎ接合耐圧が低下してしまうと
いう問題がある。また、接触抵抗の値によっては、例え
ば高い抵抗値となる場合、ウエファ面内の抵抗値のばら
つきが大きくなるという問題がある。
【００１１】この問題を解決する手段として、Ｔｉ層を
まず形成し、窒素により熱処理（アニール）した後、こ
のＴｉ層を介してＰ型不純物イオンを注入し、Ｐ型高濃
度不純物層を形成する方法（特開平３−２７３６２３号
公報）がある。
まず形成し、窒素により熱処理（アニール）した後、こ
のＴｉ層を介してＰ型不純物イオンを注入し、Ｐ型高濃
度不純物層を形成する方法（特開平３−２７３６２３号
公報）がある。
【００１２】しかしながら、この方法では、Ｔｉ層およ
びＴｉＮ層という金属材料を通過するエネルギーでイオ
ンを打ち込むため、金属内で物理的衝突が発生し、これ
により基板のＳｉ結晶内にＮ，Ｔｉなどの原子が混入す
ることとなり、信頼性の点において問題があった。
びＴｉＮ層という金属材料を通過するエネルギーでイオ
ンを打ち込むため、金属内で物理的衝突が発生し、これ
により基板のＳｉ結晶内にＮ，Ｔｉなどの原子が混入す
ることとなり、信頼性の点において問題があった。
【００１３】なお、以上の問題は、金属配線層としてＴ
ｉ，ＴｉＮおよびＡｌを用いた場合だけでなく、その他
バリアとして使用する可能性がある金属系材料全てにつ
いていえるものである。
ｉ，ＴｉＮおよびＡｌを用いた場合だけでなく、その他
バリアとして使用する可能性がある金属系材料全てにつ
いていえるものである。
【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、Ｐ−Ｎ接合耐圧を変動させることな
く、金属配線層とＰ型高濃度半導体層との間で任意の接
触抵抗値を得ることができ、かつウエファ面内のばらつ
きを抑制することができ、しかも信頼性を向上させるこ
とができる半導体装置の製造方法を提供することにあ
る。
ので、その目的は、Ｐ−Ｎ接合耐圧を変動させることな
く、金属配線層とＰ型高濃度半導体層との間で任意の接
触抵抗値を得ることができ、かつウエファ面内のばらつ
きを抑制することができ、しかも信頼性を向上させるこ
とができる半導体装置の製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板内のＰ型不純物層と、前記半導体基板の上に
形成されると共に前記Ｐ型不純物層との間でオーミック
接触をなす金属配線層とを有する半導体装置の製造方法
において、前記半導体基板上にＰ型不純物層を覆うよう
に絶縁層を形成し、前記絶縁層の前記Ｐ型不純物層と金
属配線層との接触予定領域を選択的に除去してコンタク
トホールを形成する工程と、前記絶縁膜に形成されたコ
ンタクトホールを通して前記Ｐ型不純物層内にＰ型の不
純物イオンを導入し、前記Ｐ型不純物層の表面にＰ型高
濃度不純物層を形成する工程と、前記Ｐ型高濃度不純物
層を形成した後に熱処理を施し、不純物イオンを活性化
させる工程と、前記半導体基板上に金属層を堆積させて
パターニングすることにより前記Ｐ型高濃度不純物層と
オーミック接触をなす金属配線層を形成する工程とを含
むものである。
半導体基板内のＰ型不純物層と、前記半導体基板の上に
形成されると共に前記Ｐ型不純物層との間でオーミック
接触をなす金属配線層とを有する半導体装置の製造方法
において、前記半導体基板上にＰ型不純物層を覆うよう
に絶縁層を形成し、前記絶縁層の前記Ｐ型不純物層と金
属配線層との接触予定領域を選択的に除去してコンタク
トホールを形成する工程と、前記絶縁膜に形成されたコ
ンタクトホールを通して前記Ｐ型不純物層内にＰ型の不
純物イオンを導入し、前記Ｐ型不純物層の表面にＰ型高
濃度不純物層を形成する工程と、前記Ｐ型高濃度不純物
層を形成した後に熱処理を施し、不純物イオンを活性化
させる工程と、前記半導体基板上に金属層を堆積させて
パターニングすることにより前記Ｐ型高濃度不純物層と
オーミック接触をなす金属配線層を形成する工程とを含
むものである。
【００１６】この半導体装置の製造方法では、半導体基
板上にＰ型不純物層を覆うように絶縁層を形成し、この
絶縁層のＰ型不純物層と金属配線層との接触予定領域を
選択的に除去してコンタクトホールを形成した後、コン
タクトホールを通してＰ型不純物層内にＰ型の不純物イ
オンを導入することによりＰ型高濃度不純物層を形成、
すなわちＰ型不純物層内に直接に不純物イオンを打ち込
むようにしたので、Ｐ型不純物層の表面、すなわちＰ型
高濃度不純物層の濃度をコントロールすることが容易で
あり、任意の接触抵抗値を得ることができる。また、こ
の方法によれば、Ｐ型不純物層の抵抗値が変動すること
がなく、Ｐ−Ｎ接合耐圧の低下を防止することができ
る。
板上にＰ型不純物層を覆うように絶縁層を形成し、この
絶縁層のＰ型不純物層と金属配線層との接触予定領域を
選択的に除去してコンタクトホールを形成した後、コン
タクトホールを通してＰ型不純物層内にＰ型の不純物イ
オンを導入することによりＰ型高濃度不純物層を形成、
すなわちＰ型不純物層内に直接に不純物イオンを打ち込
むようにしたので、Ｐ型不純物層の表面、すなわちＰ型
高濃度不純物層の濃度をコントロールすることが容易で
あり、任意の接触抵抗値を得ることができる。また、こ
の方法によれば、Ｐ型不純物層の抵抗値が変動すること
がなく、Ｐ−Ｎ接合耐圧の低下を防止することができ
る。
【００１７】また、請求項２記載の半導体装置の製造方
法は、請求項１記載の方法において、Ｐ型の不純物イオ
ンとしてＢまたはＢＦ2 を用いるようにしたものであ
る。
法は、請求項１記載の方法において、Ｐ型の不純物イオ
ンとしてＢまたはＢＦ2 を用いるようにしたものであ
る。
【００１８】更に、請求項３記載の半導体装置の製造方
法は、請求項１または２記載の方法において、前記金属
配線層を、前記Ｐ型高濃度不純物層と直接接触する密着
用の第１の金属層と、この第１の金属層上に形成された
バリヤ用の第２の金属層と、この第２の金属層上に形成
された配線用の第３の金属層との積層構造により構成す
るようにしたものである。
法は、請求項１または２記載の方法において、前記金属
配線層を、前記Ｐ型高濃度不純物層と直接接触する密着
用の第１の金属層と、この第１の金属層上に形成された
バリヤ用の第２の金属層と、この第２の金属層上に形成
された配線用の第３の金属層との積層構造により構成す
るようにしたものである。
【００１９】更に、請求項４記載の半導体装置の製造方
法は、請求項１ないし３のいずれか１に記載の方法にお
いて、前記第１の金属層の材料としてＴｉ、第２の金属
層の材料としてＴｉＷ、第３の金属層の材料としてＡｌ
−Ｓｉ，Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕを用いるよ
うにしたものである。
法は、請求項１ないし３のいずれか１に記載の方法にお
いて、前記第１の金属層の材料としてＴｉ、第２の金属
層の材料としてＴｉＷ、第３の金属層の材料としてＡｌ
−Ｓｉ，Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕを用いるよ
うにしたものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して具体的に説明する。
を参照して具体的に説明する。
【００２１】図１（ａ）〜（ｄ）は、本発明の一実施の
形態に係る半導体装置の製造方法を表す工程図である。
形態に係る半導体装置の製造方法を表す工程図である。
【００２２】まず、図１（ａ）に示したように、例えば
Ｐ型の半導体基板（シリコン単結晶基板）１１内に、Ｎ
型不純物例えばＡｓ（砒素）を例えばイオン打ち込み法
を用いることにより選択的に導入し、濃度４Ｅ１２ion
／ｃｍ2 程度のＮ型不純物層１２を形成する。続いて、
半導体基板１１の表面にＬＯＣＯＳ法により厚い素子分
離層（フィールド酸化膜）１３を形成すると共に、この
素子分離層１３内に熱酸化法により薄いゲート酸化膜１
４ａを形成し、このゲート酸化膜１４ａ上に例えばＣＶ
Ｄ（Chemical Vapor Deposition:化学的気相成長 )法お
よびフォトリソグラフィ技術により多結晶シリコン膜か
らなるゲート電極１４ｂを形成する。続いて、ゲート電
極１４ｂおよび素子分離層１３をマスクとしてＰ型不純
物、例えばＢ（ボロン）のイオン注入を行い、Ｐチャネ
ルＭＯＳトランジスタのソースまたはドレインとなるＰ
型不純物層（Ｐ+ 型拡散層）１５を自己整合的に形成す
る。
Ｐ型の半導体基板（シリコン単結晶基板）１１内に、Ｎ
型不純物例えばＡｓ（砒素）を例えばイオン打ち込み法
を用いることにより選択的に導入し、濃度４Ｅ１２ion
／ｃｍ2 程度のＮ型不純物層１２を形成する。続いて、
半導体基板１１の表面にＬＯＣＯＳ法により厚い素子分
離層（フィールド酸化膜）１３を形成すると共に、この
素子分離層１３内に熱酸化法により薄いゲート酸化膜１
４ａを形成し、このゲート酸化膜１４ａ上に例えばＣＶ
Ｄ（Chemical Vapor Deposition:化学的気相成長 )法お
よびフォトリソグラフィ技術により多結晶シリコン膜か
らなるゲート電極１４ｂを形成する。続いて、ゲート電
極１４ｂおよび素子分離層１３をマスクとしてＰ型不純
物、例えばＢ（ボロン）のイオン注入を行い、Ｐチャネ
ルＭＯＳトランジスタのソースまたはドレインとなるＰ
型不純物層（Ｐ+ 型拡散層）１５を自己整合的に形成す
る。
【００２３】次に、ＭＯＳトランジスタの各電極を形成
するために配線工程を行う。すなわち、図１（ｂ）に示
したように、例えばＣＶＤ法等によりＢＰＳＧ膜等から
なる膜厚８０００Å程度の層間絶縁膜１６を形成し、フ
ォトレジスト（図示せず）をマスクにしてＭＯＳトラン
ジスタの各電極領域を選択し、例えばウェットならびに
ドライエッチングにより層間絶縁膜１６を選択的に除去
して半導体基板１１に達するコンタクトホール１７を形
成する。
するために配線工程を行う。すなわち、図１（ｂ）に示
したように、例えばＣＶＤ法等によりＢＰＳＧ膜等から
なる膜厚８０００Å程度の層間絶縁膜１６を形成し、フ
ォトレジスト（図示せず）をマスクにしてＭＯＳトラン
ジスタの各電極領域を選択し、例えばウェットならびに
ドライエッチングにより層間絶縁膜１６を選択的に除去
して半導体基板１１に達するコンタクトホール１７を形
成する。
【００２４】次に、図１（ｃ）に示したように、ＭＯＳ
トランジスタのソースおよびドレインのコンタクト領域
に対応して開口を有するフォトレジスト膜（図示せず）
を形成し、このフォトレジスト膜をマスクとして、Ｐ型
不純物１８ａ例えばＢＦ2 を用いてイオン注入を行い、
Ｐ型不純物層１５の表面不純物濃度を濃くしてＰ型高濃
度不純物層１８を形成する。Ｐ型不純物１８ａの打ち込
みエネルギーは、例えば５０ｋｅｖとし、濃度は５×１
０15 ion ／ｃｍ2 とする。その後、フォトレジスト膜
を除去し、ｐ型高濃度不純物層１８に打ち込んだ不純物
イオンを活性化させるために、例えば９００°Ｃの熱処
理（アニール）を行う。
トランジスタのソースおよびドレインのコンタクト領域
に対応して開口を有するフォトレジスト膜（図示せず）
を形成し、このフォトレジスト膜をマスクとして、Ｐ型
不純物１８ａ例えばＢＦ2 を用いてイオン注入を行い、
Ｐ型不純物層１５の表面不純物濃度を濃くしてＰ型高濃
度不純物層１８を形成する。Ｐ型不純物１８ａの打ち込
みエネルギーは、例えば５０ｋｅｖとし、濃度は５×１
０15 ion ／ｃｍ2 とする。その後、フォトレジスト膜
を除去し、ｐ型高濃度不純物層１８に打ち込んだ不純物
イオンを活性化させるために、例えば９００°Ｃの熱処
理（アニール）を行う。
【００２５】次に、図１（ｄ）に示したように、例えば
スパッタ法によりコンタクトホール１７のコンタクト領
域を含む領域に配線材となる金属膜を形成する。このと
き、例えば、スパッタを行う前にコンタクト領域に形成
された自然酸化膜を例えばフッ化アンモニウム等を用い
て洗浄することにより除去する。その後、まず、例えば
膜厚２００Å程度の密着用のＴｉ膜１９ａを堆積形成す
る。続いて、膜厚１０００Å程度のバリア用のＴｉＷ膜
１９ｂを堆積形成し、最後に例えば膜厚１００００Å程
度の配線用のＡｌ−Ｓｉ膜１９ｃを堆積形成し、パター
ニングすることにより金属配線層１９を形成する。続い
て、Ａｌ−Ｓｉのシンタリング並びにＴｉのシリサイド
化のために、４５０°Ｃ程度の熱処理を施す。
スパッタ法によりコンタクトホール１７のコンタクト領
域を含む領域に配線材となる金属膜を形成する。このと
き、例えば、スパッタを行う前にコンタクト領域に形成
された自然酸化膜を例えばフッ化アンモニウム等を用い
て洗浄することにより除去する。その後、まず、例えば
膜厚２００Å程度の密着用のＴｉ膜１９ａを堆積形成す
る。続いて、膜厚１０００Å程度のバリア用のＴｉＷ膜
１９ｂを堆積形成し、最後に例えば膜厚１００００Å程
度の配線用のＡｌ−Ｓｉ膜１９ｃを堆積形成し、パター
ニングすることにより金属配線層１９を形成する。続い
て、Ａｌ−Ｓｉのシンタリング並びにＴｉのシリサイド
化のために、４５０°Ｃ程度の熱処理を施す。
【００２６】このように本実施の形態による方法によれ
ば、半導体基板１１上にＰ型不純物層１５を覆うように
層間絶縁膜１６を形成し、この層間絶縁膜１６のコンタ
クト形成予定領域を選択的に除去しコンタクトホール１
７を形成した後、このコンタクトホール１７を通してＰ
型不純物層１５内にＰ型不純物イオン１８ａを直接導入
させることにより、Ｐ型高濃度不純物層１８を形成する
ようにしたので、Ｐ型不純物層１５の表面濃度のコント
ロールが容易であり、任意のコンタクト抵抗値を得るこ
とができる。また、この方法によれば、Ｐ型不純物層１
５の抵抗値が変動することがなく、Ｐ−Ｎ接合耐圧の低
下を防止することができる。更に、Ｐ型不純物１８を、
従来のようにＴｉやＴｉＮの金属膜を介して注入するの
ではなく、コンタクトホール１７を通してＰ型不純物層
１５に直接導入するようにしたので、Ｓｉ結晶内にＮ，
Ｔｉなどの原子が混入することがない。従って、ウエフ
ァ面内の抵抗値のばらつきを抑制することができ、製品
の信頼性が向上する。
ば、半導体基板１１上にＰ型不純物層１５を覆うように
層間絶縁膜１６を形成し、この層間絶縁膜１６のコンタ
クト形成予定領域を選択的に除去しコンタクトホール１
７を形成した後、このコンタクトホール１７を通してＰ
型不純物層１５内にＰ型不純物イオン１８ａを直接導入
させることにより、Ｐ型高濃度不純物層１８を形成する
ようにしたので、Ｐ型不純物層１５の表面濃度のコント
ロールが容易であり、任意のコンタクト抵抗値を得るこ
とができる。また、この方法によれば、Ｐ型不純物層１
５の抵抗値が変動することがなく、Ｐ−Ｎ接合耐圧の低
下を防止することができる。更に、Ｐ型不純物１８を、
従来のようにＴｉやＴｉＮの金属膜を介して注入するの
ではなく、コンタクトホール１７を通してＰ型不純物層
１５に直接導入するようにしたので、Ｓｉ結晶内にＮ，
Ｔｉなどの原子が混入することがない。従って、ウエフ
ァ面内の抵抗値のばらつきを抑制することができ、製品
の信頼性が向上する。
【００２７】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記実施の形態においては、Ｐ型不純物１８ａとしてＢＦ
2 を用いるようにしたが、Ｂ（ボロン）等の他の不純物
を用いるようにしてもよい。また、上記実施の形態にお
いては、金属配線層１９として、Ｔｉ膜１９ａ、ＴｉＷ
膜１９ｂおよびＡｌ−Ｓｉ膜１９ｃの積層構造として説
明したが、Ａｌ−Ｓｉ膜１９ｃの代わりにＡｌ−Ｃｕ
（アルミニウム−銅）膜，Ａｌ−Ｓｉ−Ｃｕ（アルミニ
ウム−シリコン−銅）膜を用いるようにしてもよい。更
に、密着層としてのＴｉ膜１９ａ、バリア層としてのＴ
ｉＷ膜１９ｂの代わりに、グラファイトなどの半金属等
を用いるようにしてもよい。
が、本発明は上記実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記実施の形態においては、Ｐ型不純物１８ａとしてＢＦ
2 を用いるようにしたが、Ｂ（ボロン）等の他の不純物
を用いるようにしてもよい。また、上記実施の形態にお
いては、金属配線層１９として、Ｔｉ膜１９ａ、ＴｉＷ
膜１９ｂおよびＡｌ−Ｓｉ膜１９ｃの積層構造として説
明したが、Ａｌ−Ｓｉ膜１９ｃの代わりにＡｌ−Ｃｕ
（アルミニウム−銅）膜，Ａｌ−Ｓｉ−Ｃｕ（アルミニ
ウム−シリコン−銅）膜を用いるようにしてもよい。更
に、密着層としてのＴｉ膜１９ａ、バリア層としてのＴ
ｉＷ膜１９ｂの代わりに、グラファイトなどの半金属等
を用いるようにしてもよい。
【００２８】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、半導体基板上にＰ型不純物層を覆
うように絶縁層を形成し、この絶縁層のＰ型不純物層と
金属配線層との接触予定領域を選択的に除去してコンタ
クトホールを形成した後、このコンタクトホールをマス
クとしてＰ型不純物層内にＰ型の不純物イオンを導入さ
せることによりＰ型高濃度不純物層を形成、すなわちＰ
型不純物層内に直接に不純物イオンを打ち込むようにし
たので、Ｐ型不純物層の表面、すなわち、Ｐ型高濃度不
純物層の濃度をコントロールすることが容易であり、任
意の接触抵抗値を得ることができる。また、Ｐ型不純物
層の抵抗値が変動することがなく、Ｐ−Ｎ接合耐圧の低
下を防止することができると共に、ウエファ面内の抵抗
値のばらつきも抑制することができ、信頼性が向上す
る。
の製造方法によれば、半導体基板上にＰ型不純物層を覆
うように絶縁層を形成し、この絶縁層のＰ型不純物層と
金属配線層との接触予定領域を選択的に除去してコンタ
クトホールを形成した後、このコンタクトホールをマス
クとしてＰ型不純物層内にＰ型の不純物イオンを導入さ
せることによりＰ型高濃度不純物層を形成、すなわちＰ
型不純物層内に直接に不純物イオンを打ち込むようにし
たので、Ｐ型不純物層の表面、すなわち、Ｐ型高濃度不
純物層の濃度をコントロールすることが容易であり、任
意の接触抵抗値を得ることができる。また、Ｐ型不純物
層の抵抗値が変動することがなく、Ｐ−Ｎ接合耐圧の低
下を防止することができると共に、ウエファ面内の抵抗
値のばらつきも抑制することができ、信頼性が向上す
る。
【図１】本発明の一実施の形態に係る半導体装置の製造
工程を説明するための縦断面図である。
工程を説明するための縦断面図である。
【図２】従来の半導体装置の製造工程を説明するための
縦断面図である。
縦断面図である。
１１ 半導体基板（シリコン単結晶基板） １２ Ｎ型不純物層 １３ 素子分離層 １４ａ ゲート酸化膜 １４ｂ ゲート電極 １５ Ｐ型不純物層 １６ 層間絶縁膜 １７ コンタクトホール １８ Ｐ型高濃度不純物層
Claims (4)
- 【請求項１】 半導体基板内のＰ型不純物層と、前記半
導体基板の上に形成されると共に前記Ｐ型不純物層との
間でオーミック接触をなす金属配線層とを有する半導体
装置の製造方法において、 前記半導体基板上にＰ型不純物層を覆うように絶縁層を
形成し、前記絶縁層の前記Ｐ型不純物層と金属配線層と
の接触予定領域を選択的に除去してコンタクトホールを
形成する工程と、 前記絶縁膜に形成されたコンタクトホールを通して前記
Ｐ型不純物層内にＰ型の不純物イオンを導入し、前記Ｐ
型不純物層の表面にＰ型高濃度不純物層を形成する工程
と、 前記Ｐ型高濃度不純物層を形成した後に熱処理を施し、
不純物イオンを活性化させる工程と、 前記半導体基板上に金属層を堆積させてパターニングす
ることにより前記Ｐ型高濃度不純物層とオーミック接触
をなす金属配線層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 Ｐ型の不純物イオンとしてＢまたはＢＦ
2 を用いることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記金属配線層は、前記Ｐ型高濃度不純
物層と直接接触する密着用の第１の金属層と、この第１
の金属層上に形成されたバリヤ用の第２の金属層と、こ
の第２の金属層上に形成された配線用の第３の金属層と
の積層構造からなることを特徴とする請求項１または２
記載の半導体装置の製造方法。 - 【請求項４】 前記第１の金属層の材料としてＴｉ、第
２の金属層の材料としてＴｉＷ、第３の金属層の材料と
してＡｌ−Ｓｉ，Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕを
用いたことを特徴とする請求項１ないし３のいずれか１
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23476195A JPH0964185A (ja) | 1995-08-21 | 1995-08-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23476195A JPH0964185A (ja) | 1995-08-21 | 1995-08-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964185A true JPH0964185A (ja) | 1997-03-07 |
Family
ID=16975948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23476195A Pending JPH0964185A (ja) | 1995-08-21 | 1995-08-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964185A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049185A (ja) * | 2006-10-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-08-21 JP JP23476195A patent/JPH0964185A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049185A (ja) * | 2006-10-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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