JPH0964295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 低リーク回路による電流カット方法と、ＭＯ
Ｓトランジスタゲート長のレイアウト方法との組み合わ
せにより、レイアウト面積を大きくせずに、ＭＯＳトラ
ンジスタのオフ電流をカットしてスタンバイ電流が低減
できる半導体記憶装置を提供する。 【構成】 階層ワード方式を用いた大容量ＤＲＡＭであ
って、メモリアレイの行方向選択用のロウデコーダを構
成するメインワードドライバにおいて、１段目のＣＭＯ
Ｓインバータを構成するＰＭＯＳトランジスタＰ１に
は、このＰＭＯＳトランジスタＰ１に流れるオフ電流Ｉ
１をカットするための低リーク回路が接続され、また２
段目のＣＭＯＳインバータを構成するＮＭＯＳトランジ
スタＮ２のゲート長は、このＮＭＯＳトランジスタＮ２
に流れるオフ電流Ｉ２をカットするために他のＭＯＳト
ランジスタに比べて大きくレイアウトされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に大容量ＤＲＡＭなどのメモリにおいて、レイア
ウト面積を大きくせずにスタンバイ電流を低減する場合
に好適な半導体記憶装置に適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば、発明者が検討したところによ
れば、電池やバッテリーを電源とする携帯型コンピュー
タなどでは、動作時の消費電力だけではなく、スタンバ
イ時の消費電力も重要視されてきており、このようなコ
ンピュータで使用されるメモリにはスタンバイ電流の少
ないローパワーメモリの要求が望まれてきているものと
考えられる。

【０００３】たとえば、スタンバイ電流の低減技術とし
ては、特開平６−２０８７９０号公報に記載される半導
体装置のように、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタによるＣＭＯＳ構造の２段インバータ回路構成
において、ＭＯＳトランジスタのしきい値Ｖｔｈの設定
やスタンバイ時の電源の可変設定を行うことにより、ス
タンバイ電流を低く抑えることが可能となっている。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なスタンバイ電流の低減技術においては、Ｖｔｈを高く
することでオフ電流の増加によるスタンバイ電流を低減
し、その代わりにチャネル幅を大きくしてスピードの劣
化をなくしており、そのためにＶｔｈをコントロールす
るための工程数の増加、原価上昇が生じ、さらにチャネ
ル幅の拡大によるチップサイズの増大が問題となること
が考えられる。

【０００５】また、スタンバイ時のオフ電流を低減する
ために、前段のインバータのＰＭＯＳトランジスタの電
源電位側と、後段のインバータのＮＭＯＳトランジスタ
のグランド電位側に低リーク回路を接続する方法も用い
られているが、この場合にも低リーク回路へ接続するた
めの専用配線が必要となり、チップサイズの増大の原因
となり得ることが考えられる。

【０００６】そこで、本発明の目的は、低リーク回路に
よる電流のカット方法と、ＭＯＳトランジスタのゲート
長設定を特徴としたレイアウト方法との組み合わせによ
り、レイアウト面積を大きくせずに、ＭＯＳトランジス
タのオフ電流をカットしてスタンバイ電流を低減するこ
とができる半導体記憶装置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体記憶装置は、２
段以上にシリーズ接続されるＭＯＳトランジスタ回路に
よるドライバ回路を有する半導体記憶装置に適用される
ものであり、スイッチング素子により電流を遮断する低
リーク回路と、ＭＯＳトランジスタ回路のそれぞれのＭ
ＯＳトランジスタのゲート長を所定の寸法比に設定する
レイアウト設計とを組み合わせて、奇数段目のＭＯＳト
ランジスタ回路および偶数段目のＭＯＳトランジスタ回
路のスタンバイ時におけるリーク電流を低減するもので
ある。

【００１０】具体的には、前記奇数段目のＭＯＳトラン
ジスタ回路および前記偶数段目のＭＯＳトランジスタ回
路をＰＭＯＳトランジスタとＮＭＯＳトランジスタとに
よるＣＭＯＳ構造として、奇数段目のＭＯＳトランジス
タ回路に流れるスタンバイ時のリーク電流の遮断につい
ては、奇数段目のＭＯＳトランジスタ回路のＰＭＯＳト
ランジスタの電源電位側に低リーク回路を接続するよう
にしたものである。

【００１１】また、前記偶数段目のＭＯＳトランジスタ
回路に流れるスタンバイ時のリーク電流の遮断について
は、奇数段目のＭＯＳトランジスタ回路のＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタ、および偶数段目のＭ
ＯＳトランジスタ回路のＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタのゲート長をそれぞれＬｇｐ１〜Ｌｇｐ
（ｎ−１），Ｌｇｎ１〜Ｌｇｎ（ｎ−１），Ｌｇｐ２〜
Ｌｇｐ（ｎ），Ｌｇｎ２〜Ｌｇｎ（ｎ）とした場合に、 Ｌｇｐ１〜Ｌｇｐ（ｎ−１），Ｌｇｐ２〜Ｌｇｐ
（ｎ），Ｌｇｎ１〜Ｌｇｎ（ｎ−１）《Ｌｇｎ２〜Ｌｇ
ｐ（ｎ） または Ｌｇｐ１〜Ｌｇｐ（ｎ−１）＝Ｌｇｐ２〜Ｌｇｐ（ｎ） 《Ｌｇｎ１〜Ｌｇｎ（ｎ−１）＝Ｌｇｎ２〜Ｌｇｎ
（ｎ） の関係を満足するように設定するようにしたものであ
る。

【００１２】特に、前記ドライバ回路を、メインワード
ドライバまたは周辺回路のコントロールロジック回路に
適用するようにしたものである。

【００１３】

【作用】前記した半導体記憶装置によれば、２段以上に
シリーズ接続されるＭＯＳトランジスタ回路に対して、
低リーク回路とＭＯＳトランジスタのゲート長レイアウ
トとを組み合わせて設計することにより、奇数段目のＭ
ＯＳトランジスタ回路に流れるスタンバイ時のリーク電
流については、このＭＯＳトランジスタ回路の電源電位
側に低リーク回路を接続し、この低リーク回路のスイッ
チング素子をオフにすることによって、奇数段目のＭＯ
Ｓトランジスタ回路に流れるリーク電流を遮断すること
ができる。

【００１４】また、偶数段目のＭＯＳトランジスタ回路
に流れるスタンバイ時のリーク電流については、奇数段
目および偶数段目のそれぞれのＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタのゲート長を所定の寸法比、たと
えば偶数段目のＮＭＯＳトランジスタのゲート長を他の
ＭＯＳトランジスタよりも大きくすることによって、偶
数段目のＭＯＳトランジスタ回路に流れるリーク電流を
遮断することができる。

【００１５】特に、メインワードドライバ、たとえば階
層ワード方式を用いたメインワードドライバにおいて
は、オフ電流によるスタンバイ電流の低減方法として、
前記低リーク回路とゲート長レイアウトとを組み合わせ
ることにより、たとえば奇数段目のＰＭＯＳトランジス
タに流れる電流をカットするとともに、偶数段目のＮＭ
ＯＳトランジスタに流れる電流もカットすることができ
る。

【００１６】また、周辺回路のコントロールロジック回
路に適用することによっても、奇数段目のＰＭＯＳトラ
ンジスタのオフ電流の低減については低リーク回路の接
続によって対策でき、さらに偶数段目のＮＭＯＳトラン
ジスタのオフ電流の低減については、このＮＭＯＳトラ
ンジスタのゲート長を他のＭＯＳトランジスタよりも大
きくすることで対策することができる。

【００１７】これにより、スタンバイ電流の低減によっ
てローパワー品の所得が可能となり、たとえば大容量Ｄ
ＲＡＭなどの他にローパワーメモリおよびメモリモジュ
ール、特に携帯型コンピュータで使用されるメモリには
スタンバイ電流の少ないローパワーメモリが要求されて
おり、このような要求に対しても付加価値の高いローパ
ワーメモリを提供することができる。

【００１８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１９】（実施例１）図１は本発明の実施例１であ
る半導体記憶装置を示すチップレイアウト図、図２は本
実施例の半導体記憶装置におけるロウデコーダを示す回
路図、図３はＣＭＯＳインバータの要部を示すレイアウ
ト図である。

【００２０】まず、図１により本実施例の半導体記憶装
置の構成を説明する。

【００２１】本実施例の半導体記憶装置は、たとえばワ
ード線を多分割にしてサブワード線とし、これらの多分
割されたサブワード線で１組のカラムデコーダとロウデ
コーダを共有する階層ワード方式を用いた大容量ＤＲＡ
Ｍとされ、複数のメモリセルによる複数のメモリアレイ
ＭＡＴと、このメモリアレイＭＡＴの行方向を選択する
ためのロウデコーダＲＤＥＣと、列方向を選択するため
のカラムデコーダＣＤＥＣと、周辺回路ＰＲとしてのロ
ウアドレスバッファＲＡＢ、カラムアドレスバッファＣ
ＡＢ、アドレスマルチプレクサＡＭＸ、タイミング発生
回路ＴＧ、データ入出力回路Ｉ／Ｏなどが周知の半導体
製造技術によって１個の半導体チップ上に形成されてい
る。

【００２２】このＤＲＡＭにおいては、たとえば図１の
ように半導体チップの上下端部にメモリアレイＭＡＴが
分割して配置され、この上端部、下端部に配置されたそ
れぞれのメモリアレイＭＡＴは２つずつ中央部にロウデ
コーダＲＤＥＣを挟んで対で配置されている。また、上
下端部に配置されたメモリアレイＭＡＴの中央部側に
は、それぞれのメモリアレイＭＡＴに対応するカラムデ
コーダＣＤＥＣが配置されている。

【００２３】このロウデコーダＲＤＥＣには、行方向の
ワード線を選択するためのメインワードドライバＭＷ
Ｄ、ＦＸドライバＦＸＤ、さらに本発明の特徴である低
リーク回路ＬＬが含まれており、さらにメモリアレイＭ
ＡＴの配置領域内の行方向にはサブワードドライバＳＷ
Ｄが配置されている。また、メモリアレイＭＡＴの配置
領域内の列方向にはセンスアンプＳＡが配置されてい
る。

【００２４】また、半導体チップの中央部には、ロウア
ドレスバッファＲＡＢ、カラムアドレスバッファＣＡ
Ｂ、アドレスマルチプレクサＡＭＸ、タイミング発生回
路ＴＧ、データ入出力回路Ｉ／Ｏなどによる周辺回路Ｐ
Ｒが配置され、さらにこの中央部には外部接続用のボン
ディングパッドＰＡＤが設けられている。

【００２５】以上のようにレイアウトされるＤＲＡＭに
おいて、これらのメインワードドライバＭＷＤ、サブワ
ードドライバＳＷＤ、さらに低リーク回路ＬＬ、特に本
実施例の特徴となるスタンバイ時の動作回路の構成はた
とえば図２に示すようになっており、以下において順に
回路構成を説明する。

【００２６】メインワードドライバＭＷＤは、２段のＣ
ＭＯＳインバータをシリーズ接続する複数組のＭＯＳト
ランジスタ回路とされ、それぞれの組のＭＯＳトランジ
スタ回路は電源電位ＶＰＰとグランド電位間に接続され
るＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジ
スタＮ１，Ｎ２とによるＣＭＯＳ構造が２段に接続され
て構成されている。

【００２７】そして、メインワードドライバＭＷＤに対
して、たとえばスタンバイ時に“Ｈ”レベルとなる信号
／Ｘ０〜／Ｘｉが１段目のゲートに入力されて、１段目
のＭＯＳトランジスタ回路によりスタンバイ時に“Ｌ”
レベルとなる信号が得られ、さらに２段目のＭＯＳトラ
ンジスタ回路からスタンバイ時に“Ｈ”レベルとなる信
号が得られ、この電圧レベルの異なる相補信号がメイン
ワード線選択信号ＭＷＬ０〜ＭＷＬｉ、／ＭＷＬ０〜／
ＭＷＬｉとしてサブワードドライバＳＷＤに入力されて
いる。

【００２８】このサブワードドライバＳＷＤは、たとえ
ば図２に示すように、ＰＭＯＳトランジスタＰ３とＮＭ
ＯＳトランジスタＮ３とによるＣＭＯＳ構造と、ＮＭＯ
ＳトランジスタＮ４とからなる複数組のＭＯＳトランジ
スタ回路とされ、ＣＭＯＳ構造のゲートにスタンバイ時
に“Ｈ”レベルとなる信号が入力され、また他方のＮＭ
ＯＳトランジスタＮ４のゲートにスタンバイ時に“Ｌ”
レベルとなる信号が入力され、そしてサブワード線選択
信号ＳＷＬ０〜ＳＷＬｉが出力されている。

【００２９】また、サブワードドライバＳＷＤにおい
て、ＣＭＯＳ構造のＰＭＯＳトランジスタＰ３と他方の
ＮＭＯＳトランジスタＮ４の電源電位側は、ＦＸドライ
バＦＸＤから出力されるＦＸ信号ＦＸ０〜ＦＸｉに接続
されている。

【００３０】低リーク回路ＬＬは、メインワードドライ
バＭＷＤの１段目のＰＭＯＳトランジスタＰ１に接続さ
れ、電源電位ＶＰＰにソースが接続されるＰＭＯＳトラ
ンジスタＰ４（スイッチング素子）からなり、このＰＭ
ＯＳトランジスタＰ４のゲートにはスタンバイ時に
“Ｈ”レベルとなる信号／φ１が入力され、そしてＰＭ
ＯＳトランジスタＰ４がオフ状態になることによって、
このＰＭＯＳトランジスタＰ４のドレインに接続される
メインワードドライバＭＷＤの１段目のＰＭＯＳトラン
ジスタＰ１に流れるスタンバイ時のリーク電流がカット
されるようになっている。

【００３１】次に、本実施例の作用について、始めにこ
のＤＲＡＭにおけるそれぞれの構成要素の詳細、および
動作概要などを含めて説明する。

【００３２】メモリアレイＭＡＴには、図１において水
平方向に平行して配置される複数のワード線と、垂直方
向に平行して配置される複数の相補ビット線、およびこ
れらのワード線と相補ビット線の交点に格子状に配置さ
れる複数のダイナミック型メモリセルとが含まれてい
る。

【００３３】このメモリアレイＭＡＴを構成するワード
線は、メインワードドライバＭＷＤで上位のワード線を
選択し、ＦＸドライバＦＸＤで下位のワード線を選択す
る信号を活性化し、サブワードドライバＳＷＤでメイン
ワード線とＦＸ線の信号をデコードして１本のワード線
を選択する。

【００３４】ロウデコーダＲＤＥＣには、たとえばロウ
アドレスバッファＲＡＢからｉビットの相補内部アドレ
ス信号、すなわち非反転内部アドレス信号と反転内部ア
ドレス信号が供給される。

【００３５】メインワードドライバＭＷＤは、Ｘタイミ
ング信号が“Ｈ”レベルとされることで、選択的に動作
状態とされる。この動作状態において、ロウデコーダＲ
ＤＥＣは、アドレスマルチプレクサＡＭＸから伝送され
るロウアドレス信号を、タイミング発生回路ＴＧから供
給されるＸタイミング信号に従って取り込み、保持す
る。また、これらのロウアドレス信号を形成してロウデ
コーダＲＤＥＣに供給する。

【００３６】アドレスマルチプレクサＡＭＸは、たとえ
ばＤＲＡＭが通常の動作モードとされ、タイミング発生
回路ＴＧから“Ｌ”レベルのタイミングが供給されると
きに、外部端子を介して時分割的に供給されるロウアド
レス信号を選択し、ロウアドレスバッファＲＡＢに伝達
する。

【００３７】一方、メモリアレイＭＡＴを構成する相補
ビット線は、その一方において、センスアンプＳＡに対
応する単位増幅回路に結合される。また、このセンスア
ンプＳＡには、メモリアレイＭＡＴのそれぞれの相補ビ
ット線に対応して設けられる複数の単位増幅回路の他
に、ＤＲＡＭがスタンバイ時に相補ビット線対をイコラ
イズするＮＭＯＳトランジスタ、相補ビット線を電源の
約１／２の電圧に給電するＮＭＯＳトランジスタ、およ
び相補ビット線をＩ／Ｏ線に接続するＮＭＯＳトランジ
スタなどが含まれている。

【００３８】カラムデコーダＣＤＥＣは、Ｙタイミング
信号が“Ｈ”レベルとされることで、選択的に動作状態
とされる。この動作状態において、カラムデコーダＣＤ
ＥＣは、相補内部アドレス信号をデコードし、対応する
ビット線選択信号を択一的に“Ｈ”レベルとする。

【００３９】カラムアドレスバッファＣＡＢは、外部端
子を介して時分割的に供給されるカラムアドレス信号を
タイミング発生回路ＴＧから供給されるＹタイミング信
号に従って取り込み、保持する。また、これらのカラム
アドレス信号をもとに、相補内部アドレス信号を形成す
る。このうち、上位数ビットはメインアンプセレクタに
供給され、残りの相補内部アドレス信号はカラムデコー
ダＣＤＥＣに供給される。

【００４０】タイミング発生回路ＴＧには、外部装置か
ら起動制御信号として、ロウアドレスストローブ信号、
カラムアドレスストローブ信号、ライトイネーブル信号
およびアウトプットイネーブル信号が供給され、これら
の信号を元にＤＲＡＭの動作モードを判定するととも
に、各種のタイミング信号を形成し、ＤＲＡＭの各部に
供給する。

【００４１】以上のようにして、ＤＲＡＭのそれぞれの
構成要素が動作し、メインワードドライバＭＷＤ、サブ
ワードドライバＳＷＤ、ＦＸドライバＦＸＤなどによる
ロウデコーダＲＤＥＣによりワード線を選択し、カラム
デコーダＣＤＥＣにより相補ビット線を選択し、このワ
ード線および相補ビット線の交点に配置されるメモリア
レイＭＡＴのメモリセルに対して、書き込み、消去およ
び読み出しによるデータの入出力を行うことができる。

【００４２】次に、本実施例の特徴であるメインワード
ドライバＭＷＤにおいて、オフ電流によるスタンバイ電
流の低減方法について説明する。

【００４３】図２に示すメインワードドライバＭＷＤに
おいて、１段目のＣＭＯＳインバータに流れるオフ電流
Ｉ１については、ＰＭＯＳトランジスタＰ１に低リーク
回路ＬＬを接続し、一方２段目のＣＭＯＳインバータに
流れるオフ電流Ｉ２については、ＰＭＯＳトランジスタ
Ｐ１，Ｐ２、ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞ
れのゲート長を所定の寸法比に設定してレイアウトする
ことによって対応することができる。

【００４４】まず、１段目のＣＭＯＳインバータを構成
するＰＭＯＳトランジスタＰ１に流れるオフ電流Ｉ１の
低減については、このＰＭＯＳトランジスタＰ１のソー
スに低リーク回路ＬＬ、すなわち電源電位ＶＰＰにソー
スが接続された低リーク回路ＬＬを構成するＰＭＯＳト
ランジスタＰ４のドレインを接続する。

【００４５】この低リーク回路ＬＬと１段目のＣＭＯＳ
インバータとの接続状態において、スタンバイ時には、
低リーク回路ＬＬのＰＭＯＳトランジスタＰ４のゲート
に“Ｈ”レベルとなる信号／φ１を入力し、これによっ
てＰＭＯＳトランジスタＰ４をオフ状態にして電流が流
れないようにする。

【００４６】このとき、メインワードドライバＭＷＤに
おいては、１段目のＰＭＯＳトランジスタＰ１には低リ
ーク回路ＬＬから電流が流れることがなく、かつＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の共通
接続されたゲートには、スタンバイ時に“Ｈ”レベルと
なる信号／Ｘｉが入力される。

【００４７】これにより、メインワードドライバＭＷＤ
の１段目のＰＭＯＳトランジスタＰ１に流れるリーク電
流Ｉ１をカットすることができ、また共通接続されたゲ
ートに入力される“Ｈ”レベルの信号／Ｘｉによって、
ＰＭＯＳトランジスタＰ１をオフ状態、ＮＭＯＳトラン
ジスタＮ１をオン状態にして、この共通接続されたドレ
インからスタンバイ時に“Ｌ”レベルとなる信号を出力
することができる。

【００４８】一方、２段目のＣＭＯＳインバータを構成
するＮＭＯＳトランジスタＮ２に流れるオフ電流Ｉ２の
低減については、１段目のＰＭＯＳトランジスタＰ１と
ＮＭＯＳトランジスタＮ１、２段目のＰＭＯＳトランジ
スタＰ２とＮＭＯＳトランジスタＮ２のゲート長を所定
の寸法比に設定する。

【００４９】すなわち、１段目のＰＭＯＳトランジスタ
Ｐ１とＮＭＯＳトランジスＮ１、および２段目のＰＭＯ
ＳトランジスタＰ２とＮＭＯＳトランジスＮ２のゲート
長をそれぞれＬｇｐ１，Ｌｇｎ１，Ｌｇｐ２，Ｌｇｎ２
とした場合に、Ｌｇｐ１，Ｌｇｐ２，Ｌｇｎ１《Ｌｇｎ
２の関係を満足するように設定する。

【００５０】たとえば、図３に示すように、２段目のＮ
ＭＯＳトランジスタＮ２のゲート長を他のＰＭＯＳトラ
ンジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ１（図中
においてはＰＭＯＳトランジスタＰ２のみ図示）よりも
大きく、一例として６：５または３：２の寸法比とする
ことにより、ＮＭＯＳトランジスタＮ２に流れる電流を
ゲート長に比例させて小さくし、このリーク電流Ｉ２を
カットすることができる。

【００５１】このとき、スタンバイ時には、前述のよう
に１段目のＣＭＯＳインバータの動作により、２段目の
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２
の共通接続されたゲートには“Ｌ”レベルとなる信号が
入力される。

【００５２】これにより、メインワードドライバＭＷＤ
の２段目のＮＭＯＳトランジスタＮ２に流れるリーク電
流Ｉ２をカットすることができ、また共通接続されたゲ
ートに入力される“Ｌ”レベルの信号によって、ＰＭＯ
ＳトランジスタＰ２をオン状態、ＮＭＯＳトランジスタ
Ｎ２をオフ状態にして、この共通接続されたドレインか
らスタンバイ時に“Ｈ”レベルとなる信号を出力するこ
とができる。

【００５３】なお、このレイアウトにおいては、たとえ
ば Ｌｇｐ１＝Ｌｇｐ２《Ｌｇｎ１＝Ｌｇｎ２ のように設定することも可能であり、この場合にはＰＭ
ＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２、Ｎ
ＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２を
それぞれ同一の寸法でレイアウトすることができるの
で、レイアウト設計を容易に可能とすることができる。

【００５４】以上により、メインワードドライバＭＷＤ
において、１段目のＣＭＯＳインバータを構成するＰＭ
ＯＳトランジスタＰ１に流れるオフ電流Ｉ１をカット
し、かつ２段目のＣＭＯＳインバータを構成するＮＭＯ
ＳトランジスタＮ２に流れるオフ電流Ｉ２もカットする
ことができる。

【００５５】従って、本実施例のＤＲＡＭによれば、特
に階層ワード方式を用いたメインワードドライバＭＷＤ
において、１段目のＣＭＯＳインバータに接続される低
リーク回路ＬＬと、１段目および２段目のＣＭＯＳイン
バータのＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳト
ランジスタＮ１，Ｎ２のゲート長レイアウトとの組み合
わせにより、低リーク回路ＬＬによって１段目のＰＭＯ
ＳトランジスタＰ１に流れるリーク電流Ｉ１をカット
し、かつゲート長レイアウトによって２段目のＮＭＯＳ
トランジスタＮ２に流れるリーク電流Ｉ２をカットして
オフ電流によるスタンバイ電流を低減することができ
る。

【００５６】（実施例２）図４は本発明の実施例２であ
る半導体記憶装置における周辺回路のコントロールロジ
ック回路を示す回路図である。

【００５７】本実施例の半導体記憶装置は、前記実施例
１と同様にワード線を多分割にしてサブワード線とし、
これらの多分割されたサブワード線で１組のカラムデコ
ーダとロウデコーダを共有する階層ワード方式を用いた
大容量ＤＲＡＭとされ、実施例１との相違点は、低リー
ク回路およびゲート長レイアウトの組み合わせを周辺回
路のコントロールロジック回路に適用することである。

【００５８】すなわち、本実施例のＤＲＡＭにおいて
は、周辺回路ＰＲのコントロールロジック回路が図４に
示すような回路構成とされ、複数段のＣＭＯＳインバー
タをシリーズ接続する複数組のＭＯＳトランジスタ回路
とされ、それぞれの組のＭＯＳトランジスタ回路は電源
電位ＶＤＤとグランド電位間に接続されるＰＭＯＳトラ
ンジスタＰ１〜Ｐ４とＮＭＯＳトランジスタＮ１〜Ｎ４
とによるＣＭＯＳ構造に構成されている。

【００５９】そして、このコントロールロジック回路に
おいて、１段目、３段目などの奇数段目のＣＭＯＳイン
バータを構成するＰＭＯＳトランジスタＰ１，Ｐ３のソ
ースに前記実施例１と同様の低リーク回路ＬＬを接続す
ることにより、奇数番目のＰＭＯＳトランジスタＰ１，
Ｐ３に流れるオフ電流Ｉ１，Ｉ３の低減を低リーク回路
ＬＬを用いることによって可能とすることができる。

【００６０】一方、２段目、４段目などの偶数番目のＣ
ＭＯＳインバータを構成するＮＭＯＳトランジスタＮ
２，Ｎ４のゲート長も前記実施例１と同様に他のＰＭＯ
ＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ
１，Ｎ３よりも大きく形成することにより、偶数番目の
ＮＭＯＳトランジスタＮ２，Ｎ４のオフ電流Ｉ２，Ｉ４
の低減対策が可能となる。

【００６１】たとえば、図４において、１段目から４段
目のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトラン
ジスＮ１〜Ｎ４のゲート長をそれぞれＬｇｐ１〜Ｌｇｐ
４、Ｌｇｎ１〜Ｌｇｎ４とした場合に、 Ｌｇｐ１，Ｌｇｎ１，Ｌｇｐ２，Ｌｇｐ３，Ｌｇｎ３，
Ｌｇｐ４《Ｌｇｎ２，Ｌｇｎ４ の関係を満足するように設定することにより、偶数番目
のＮＭＯＳトランジスタＮ２，Ｎ４に流れるオフ電流Ｉ
２，Ｉ４の低減をゲート長のレイアウト設計によって可
能とすることができる。

【００６２】なお、このレイアウトにおいては、たとえ
ば Ｌｇｐ１＝Ｌｇｐ２＝Ｌｇｐ３＝Ｌｇｐ４《Ｌｇｎ１＝
Ｌｇｎ２＝Ｌｇｎ３＝Ｌｇｎ４ のように設定することも可能であり、この場合には同種
のＭＯＳトランジスタを同一の寸法でレイアウトするこ
とができるので、レイアウト設計を容易に可能とするこ
とができる。

【００６３】従って、本実施例のＤＲＡＭによれば、特
に周辺回路ＰＲのコントロールロジック回路において、
奇数段目のＣＭＯＳインバータに接続される低リーク回
路ＬＬと、偶数段目のＣＭＯＳインバータのＮＭＯＳト
ランジスタＮ２，Ｎ４のゲート長を大きくするレイアウ
トとの組み合わせにより、低リーク回路ＬＬによって奇
数段目のＰＭＯＳトランジスタＰ１，Ｐ３に流れるリー
ク電流Ｉ１，Ｉ３をカットし、かつゲート長レイアウト
によって偶数段目のＮＭＯＳトランジスタＮ２，Ｎ４に
流れるリーク電流Ｉ２，Ｉ４をカットしてオフ電流によ
るスタンバイ電流を低減することができる。

【００６４】以上、本発明者によってなされた発明を実
施例１および２に基づき具体的に説明したが、本発明は
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【００６５】たとえば、前記実施例のＤＲＡＭについて
は、ＣＭＯＳサブワードドライバ方式による階層ワード
方式を用いた大容量ＤＲＡＭである場合について説明し
たが、本発明は前記実施例に限定されるものではなく、
ＮＭＯＳサブワードドライバ方式においても同様に適用
可能であり、特に本発明は相補の信号をつくる回路、た
とえばデコーダなどのドライバが多い回路で有効であ
る。

【００６６】また、本発明の適用については、大容量Ｄ
ＲＡＭの他に、ローパワーメモリおよびメモリモジュー
ル、特にＰＣなどの携帯型コンピュータで使用されるメ
モリにはスタンバイ電流の少ないローパワーメモリが要
求されており、本発明により付加価値の高いローパワー
メモリを提供することができる。

【００６７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６８】(1).２段以上にシリーズ接続されるＭＯＳ
トランジスタ回路に対して、奇数段目のＭＯＳトランジ
スタ回路の電源電位側に低リーク回路を接続することに
より、この低リーク回路のスイッチング素子をオフ状態
にして電流が流れないようにすることができるので、奇
数段目のＭＯＳトランジスタ回路に流れるスタンバイ時
のリーク電流の低減が可能となる。

【００６９】(2).２段以上にシリーズ接続されるＭＯＳ
トランジスタ回路に対して、偶数段目のＮＭＯＳトラン
ジスタのゲート長の寸法を他のＭＯＳトランジスタのゲ
ート長に比べて大きくすることにより、偶数段目のＭＯ
Ｓトランジスタ回路に流れるスタンバイ時のリーク電流
の低減が可能となる。

【００７０】(3).特にメインワードドライバにおいて
は、奇数段目のＰＭＯＳトランジスタに流れる電流をカ
ットするとともに、偶数段目のＮＭＯＳトランジスタに
流れる電流もカットすることができるので、オフ電流に
よるスタンバイ電流の低減が可能となる。

【００７１】(4).特に周辺回路のコントロールロジック
回路においても、奇数段目のＰＭＯＳトランジスタのオ
フ電流の低減については低リーク回路の接続によって対
策することができ、かつ偶数段目のＮＭＯＳトランジス
タのオフ電流の低減については、このＮＭＯＳトランジ
スタのゲート長を他のＭＯＳトランジスタよりも大きく
することで対策可能となる。

【００７２】(5).前記(1) 〜(4) により、スタンバイ電
流の低減によってローパワー品の所得が可能となり、た
とえば大容量ＤＲＡＭなどの他にローパワーメモリおよ
びメモリモジュール、特に携帯型コンピュータで使用さ
れるスタンバイ電流の少ないローパワーメモリの要求に
対しても付加価値の高いローパワーメモリを提供するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体記憶装置を示す
チップレイアウト図である。

【図２】実施例１の半導体記憶装置におけるロウデコー
ダを示す回路図である。

【図３】実施例１におけるＣＭＯＳインバータの要部を
示すレイアウト図である。

【図４】本発明の実施例２である半導体記憶装置におけ
る周辺回路のコントロールロジック回路を示す回路図で
ある。

【符号の説明】

ＭＡＴ メモリアレイ ＲＤＥＣ ロウデコーダ ＣＤＥＣ カラムデコーダ ＰＲ 周辺回路 ＲＡＢ ロウアドレスバッファ ＣＡＢ カラムアドレスバッファ ＡＭＸ アドレスマルチプレクサ ＴＧ タイミング発生回路 Ｉ／Ｏ データ入出力回路 ＭＷＤ メインワードドライバ ＦＸＤ ＦＸドライバ ＬＬ 低リーク回路 ＳＷＤ サブワードドライバ ＳＡ センスアンプ ＰＡＤ ボンディングパッド ＶＰＰ 電源電位

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 斎藤 賢孝 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも２段以上に縦続接続されるＭ
   ＯＳトランジスタ回路により電圧レベルの異なる相補信
   号を生成するドライバ回路を有する半導体記憶装置であ
   って、前記ＭＯＳトランジスタ回路に接続され、スイッ
   チング素子により電流を遮断する低リーク回路と、前記
   ＭＯＳトランジスタ回路のそれぞれのＭＯＳトランジス
   タのゲート長を所定の寸法比に設定するレイアウト設計
   とを組み合わせて、奇数段目のＭＯＳトランジスタ回路
   および偶数段目のＭＯＳトランジスタ回路のスタンバイ
   時におけるリーク電流を低減することを特徴とする半導
   体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記奇数段目のＭＯＳトランジスタ回路および前記
   偶数段目のＭＯＳトランジスタ回路を、それぞれ電源電
   位とグランド電位間に接続されるＰＭＯＳトランジスタ
   とＮＭＯＳトランジスタとによるＣＭＯＳ構造とするこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置であっ
   て、前記奇数段目のＭＯＳトランジスタ回路のＰＭＯＳ
   トランジスタの電源電位側に前記低リーク回路を接続
   し、この低リーク回路のスイッチング素子をオフにして
   前記奇数段目のＭＯＳトランジスタ回路に流れるスタン
   バイ時のリーク電流を遮断することを特徴とする半導体
   記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置であっ
   て、前記奇数段目のＭＯＳトランジスタ回路のＰＭＯＳ
   トランジスタとＮＭＯＳトランジスタ、および前記偶数
   段目のＭＯＳトランジスタ回路のＰＭＯＳトランジスタ
   とＮＭＯＳトランジスタのゲート長をそれぞれＬｇｐ１
   〜Ｌｇｐ（ｎ−１），Ｌｇｎ１〜Ｌｇｎ（ｎ−１），Ｌ
   ｇｐ２〜Ｌｇｐ（ｎ），Ｌｇｎ２〜Ｌｇｎ（ｎ）とした
   場合に、 Ｌｇｐ１〜Ｌｇｐ（ｎ−１），Ｌｇｐ２〜Ｌｇｐ
   （ｎ），Ｌｇｎ１〜Ｌｇｎ（ｎ−１）《Ｌｇｎ２〜Ｌｇ
   ｐ（ｎ） の関係を満足するように設定して前記偶数段目のＭＯＳ
   トランジスタ回路に流れるスタンバイ時のリーク電流を
   遮断することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項２記載の半導体記憶装置であっ
   て、前記奇数段目のＭＯＳトランジスタ回路のＰＭＯＳ
   トランジスタとＮＭＯＳトランジスタ、および前記偶数
   段目のＭＯＳトランジスタ回路のＰＭＯＳトランジスタ
   とＮＭＯＳトランジスタのゲート長をそれぞれＬｇｐ１
   〜Ｌｇｐ（ｎ−１），Ｌｇｎ１〜Ｌｇｎ（ｎ−１），Ｌ
   ｇｐ２〜Ｌｇｐ（ｎ），Ｌｇｎ２〜Ｌｇｎ（ｎ）とした
   場合に、 Ｌｇｐ１〜Ｌｇｐ（ｎ−１）＝Ｌｇｐ２〜Ｌｇｐ（ｎ） 《Ｌｇｎ１〜Ｌｇｎ（ｎ−１）＝Ｌｇｎ２〜Ｌｇｎ
   （ｎ） の関係を満足するように設定して前記偶数段目のＭＯＳ
   トランジスタ回路に流れるスタンバイ時のリーク電流を
   遮断することを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１、２、３、４または５記載の半
   導体記憶装置であって、前記ドライバ回路を、メインワ
   ードドライバまたは周辺回路のコントロールロジック回
   路とすることを特徴とする半導体記憶装置。