JPH0964303A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0964303A JPH0964303A JP7217953A JP21795395A JPH0964303A JP H0964303 A JPH0964303 A JP H0964303A JP 7217953 A JP7217953 A JP 7217953A JP 21795395 A JP21795395 A JP 21795395A JP H0964303 A JPH0964303 A JP H0964303A
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Abstract
(57)【要約】
【目的】 キャパシタ・オーバー・ビットライン（ＣＯ
Ｂ）構造のメモリセルを有するＤＲＡＭの製造工程を低
減する。また、メモリセルの領域に形成される接続孔と
周辺回路の領域に形成される接続孔のアスペクト比の差
を小さくする。 【構成】 周辺回路の第１層目の配線２０、２１とメモ
リセルの情報蓄積用容量素子の上部電極１９とを同層の
配線材料を使って同時に形成し、周辺回路の第２層目の
配線２７と上部電極１９上の配線２５とを同層の配線材
料を使って同時に形成する。
Ｂ）構造のメモリセルを有するＤＲＡＭの製造工程を低
減する。また、メモリセルの領域に形成される接続孔と
周辺回路の領域に形成される接続孔のアスペクト比の差
を小さくする。 【構成】 周辺回路の第１層目の配線２０、２１とメモ
リセルの情報蓄積用容量素子の上部電極１９とを同層の
配線材料を使って同時に形成し、周辺回路の第２層目の
配線２７と上部電極１９上の配線２５とを同層の配線材
料を使って同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、ＤＲＡＭ(Dynamic Random Acce
ss Memory)を有する半導体集積回路装置に適用して有効
な技術に関するものである。
製造技術に関し、特に、ＤＲＡＭ(Dynamic Random Acce
ss Memory)を有する半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃs)の減少を補うために、情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上部に配置するスタ
ック・キャパシタ構造を採用している。
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃs)の減少を補うために、情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上部に配置するスタ
ック・キャパシタ構造を採用している。
【０００３】スタック・キャパシタ構造にも種々のもの
があるが、なかでも情報蓄積用容量素子をビット線の上
方に配置するキャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline; ＣＯＢ）構造は、蓄積電極（ス
トレージノード）の下地段差がビット線によって平坦化
されるので、情報蓄積用容量素子を形成する際のプロセ
ス上の負担が小さくなるという特徴がある。また、ビッ
ト線が情報蓄積用容量素子でシールドされるので、高い
信号対雑音（Ｓ／Ｎ）比が得られるという特徴がある。
なお、ＣＯＢ構造のメモリセルを有するＤＲＡＭについ
ては、特開平７−１２２６５４号公報などに記載があ
る。
があるが、なかでも情報蓄積用容量素子をビット線の上
方に配置するキャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline; ＣＯＢ）構造は、蓄積電極（ス
トレージノード）の下地段差がビット線によって平坦化
されるので、情報蓄積用容量素子を形成する際のプロセ
ス上の負担が小さくなるという特徴がある。また、ビッ
ト線が情報蓄積用容量素子でシールドされるので、高い
信号対雑音（Ｓ／Ｎ）比が得られるという特徴がある。
なお、ＣＯＢ構造のメモリセルを有するＤＲＡＭについ
ては、特開平７−１２２６５４号公報などに記載があ
る。
【０００４】
【発明が解決しようとする課題】前述したＣＯＢ構造の
メモリセルの製造プロセスは、概略次の通りである。
メモリセルの製造プロセスは、概略次の通りである。
【０００５】まず、半導体基板上に堆積した第１導電膜
（多結晶シリコン膜あるいはポリサイド膜）でメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極およびワード線を形
成する。続いて、ゲート電極（ワード線）の上層に絶縁
膜を介して堆積した第２導電膜（多結晶シリコン膜また
はポリサイド膜）でビット線を形成し、さらに、ビット
線の上層に絶縁膜を介して堆積した第３導電膜（多結晶
シリコン膜）で情報蓄積用容量素子の下部電極（蓄積電
極）を形成する。
（多結晶シリコン膜あるいはポリサイド膜）でメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極およびワード線を形
成する。続いて、ゲート電極（ワード線）の上層に絶縁
膜を介して堆積した第２導電膜（多結晶シリコン膜また
はポリサイド膜）でビット線を形成し、さらに、ビット
線の上層に絶縁膜を介して堆積した第３導電膜（多結晶
シリコン膜）で情報蓄積用容量素子の下部電極（蓄積電
極）を形成する。
【０００６】次に、下部電極の上層に容量絶縁膜を介し
て堆積した第４導電膜（多結晶シリコン膜）で情報蓄積
用容量素子の上部電極（プレート電極）を形成し、続い
て、上部電極の上層に層間絶縁膜を介して堆積した第５
導電膜（アルミニウム合金膜あるいはタングステン膜）
で情報蓄積用容量素子の上部電極に接続される第１層目
配線および周辺回路のＭＩＳＦＥＴに接続される第１層
目配線を形成する。続いて、第１層目配線の上層に第２
層目の層間絶縁膜を介して堆積した第６導電膜（アルミ
ニウム合金膜）でメインワード線、共通ソース線、周辺
回路の第１層目配線に接続される配線などの第２層目配
線を形成する。その後、層間絶縁膜の堆積と導電膜の堆
積・エッチングとを繰り返して第３層目以降の配線を形
成する。上下の配線層を絶縁する層間絶縁膜には、ＢＰ
ＳＧ(Boro Phospho Silicate Glass) 膜などが用いら
れ、層間絶縁膜に形成された接続孔の内部で上下の配線
層が断線するのを防止するためにリフローなどの平坦化
処理が施される。
て堆積した第４導電膜（多結晶シリコン膜）で情報蓄積
用容量素子の上部電極（プレート電極）を形成し、続い
て、上部電極の上層に層間絶縁膜を介して堆積した第５
導電膜（アルミニウム合金膜あるいはタングステン膜）
で情報蓄積用容量素子の上部電極に接続される第１層目
配線および周辺回路のＭＩＳＦＥＴに接続される第１層
目配線を形成する。続いて、第１層目配線の上層に第２
層目の層間絶縁膜を介して堆積した第６導電膜（アルミ
ニウム合金膜）でメインワード線、共通ソース線、周辺
回路の第１層目配線に接続される配線などの第２層目配
線を形成する。その後、層間絶縁膜の堆積と導電膜の堆
積・エッチングとを繰り返して第３層目以降の配線を形
成する。上下の配線層を絶縁する層間絶縁膜には、ＢＰ
ＳＧ(Boro Phospho Silicate Glass) 膜などが用いら
れ、層間絶縁膜に形成された接続孔の内部で上下の配線
層が断線するのを防止するためにリフローなどの平坦化
処理が施される。
【０００７】本発明者の検討によれば、上記したＣＯＢ
構造のメモリセルは、その製造プロセスが非常に長いと
いう問題がある。例えば、情報蓄積用容量素子の上部電
極を形成する工程から第２層目配線を形成する工程まで
の間だけでも、第４導電膜のパターニング（上部電極形
成）、層間絶縁膜のエッチング（接続孔形成）、第５導
電膜のパターニング（第１層目配線を形成）、第２層目
の層間絶縁膜のエッチング（接続孔形成）、第６導電膜
のパターニング（第２層目配線を形成）と、フォトレジ
スト工程だけで５工程を必要とする。従って、ＤＲＡＭ
の製造歩留まりを向上させるためには、工程数を少しで
も減らすようなプロセス上の工夫が不可欠となる。
構造のメモリセルは、その製造プロセスが非常に長いと
いう問題がある。例えば、情報蓄積用容量素子の上部電
極を形成する工程から第２層目配線を形成する工程まで
の間だけでも、第４導電膜のパターニング（上部電極形
成）、層間絶縁膜のエッチング（接続孔形成）、第５導
電膜のパターニング（第１層目配線を形成）、第２層目
の層間絶縁膜のエッチング（接続孔形成）、第６導電膜
のパターニング（第２層目配線を形成）と、フォトレジ
スト工程だけで５工程を必要とする。従って、ＤＲＡＭ
の製造歩留まりを向上させるためには、工程数を少しで
も減らすようなプロセス上の工夫が不可欠となる。
【０００８】また、ＣＯＢ構造のメモリセルは、ビット
線の上方に情報蓄積用容量素子を配置するので、情報蓄
積用容量素子の上層の層間絶縁膜をエッチングして接続
孔を形成する際、メモリセルの領域に形成される接続孔
と周辺回路の領域に形成される接続孔とでアスペクト比
に大きな差が生じてしまう。すなわち、第１層目配線と
情報蓄積用容量素子の上部電極とを接続する接続孔は、
上部電極を覆う層間絶縁膜をエッチングするだけで形成
されるのに対し、第１層目配線と周辺回路の基板（ＭＩ
ＳＦＥＴのソース、ドレイン領域など）とを接続する接
続孔は、上記層間絶縁膜のみならずその下層のすべての
絶縁膜をエッチングして形成するので、上部電極上の接
続孔に比べてアスペクト比が非常に大きくなる。そのた
め、これらの接続孔を同一のエッチング工程で同時に形
成しようとすると、上部電極上に形成される浅い接続孔
のオーバーエッチング量が多くなるので、その底部が上
部電極の下層の導電層まで突き抜けてしまい、上下の導
電層がショートしてしまう虞れがある。また、周辺回路
に形成される接続孔は、アスペクト比が非常に大きいの
で加工精度が低下したり、導電膜の埋込みが不十分とな
ったりし易く、基板と配線との接続信頼性が低下して断
線などを引き起こす虞れがある。
線の上方に情報蓄積用容量素子を配置するので、情報蓄
積用容量素子の上層の層間絶縁膜をエッチングして接続
孔を形成する際、メモリセルの領域に形成される接続孔
と周辺回路の領域に形成される接続孔とでアスペクト比
に大きな差が生じてしまう。すなわち、第１層目配線と
情報蓄積用容量素子の上部電極とを接続する接続孔は、
上部電極を覆う層間絶縁膜をエッチングするだけで形成
されるのに対し、第１層目配線と周辺回路の基板（ＭＩ
ＳＦＥＴのソース、ドレイン領域など）とを接続する接
続孔は、上記層間絶縁膜のみならずその下層のすべての
絶縁膜をエッチングして形成するので、上部電極上の接
続孔に比べてアスペクト比が非常に大きくなる。そのた
め、これらの接続孔を同一のエッチング工程で同時に形
成しようとすると、上部電極上に形成される浅い接続孔
のオーバーエッチング量が多くなるので、その底部が上
部電極の下層の導電層まで突き抜けてしまい、上下の導
電層がショートしてしまう虞れがある。また、周辺回路
に形成される接続孔は、アスペクト比が非常に大きいの
で加工精度が低下したり、導電膜の埋込みが不十分とな
ったりし易く、基板と配線との接続信頼性が低下して断
線などを引き起こす虞れがある。
【０００９】本発明の目的は、キャパシタ・オーバー・
ビットライン（ＣＯＢ）構造のメモリセルを有するＤＲ
ＡＭの製造工程を少なくすることのできる技術を提供す
ることにある。
ビットライン（ＣＯＢ）構造のメモリセルを有するＤＲ
ＡＭの製造工程を少なくすることのできる技術を提供す
ることにある。
【００１０】本発明の他の目的は、ＣＯＢ構造のメモリ
セルを有するＤＲＡＭにおいて、メモリセルの領域に形
成される接続孔と周辺回路の領域に形成される接続孔の
アスペクト比の差を小さくすることのできる技術を提供
することにある。
セルを有するＤＲＡＭにおいて、メモリセルの領域に形
成される接続孔と周辺回路の領域に形成される接続孔の
アスペクト比の差を小さくすることのできる技術を提供
することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明は、半導体基板上に形成した
メモリセル選択用ＭＩＳＦＥＴの上部にビット線を配置
し、前記ビット線の上部に情報蓄積用容量素子を配置す
るＣＯＢ構造のメモリセルを備えたＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に堆積した第１導電膜をパターニングして、メモリ
セル選択用ＭＩＳＦＥＴのゲート電極および周辺回路の
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭ
ＩＳＦＥＴの上層に堆積した第１絶縁膜を開孔して、前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領
域の一方に達する第１接続孔を形成する工程、（ｃ）前
記第１接続孔の内部を含む前記第１絶縁膜の上層に堆積
した第２導電膜をパターニングして、前記第１接続孔を
通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ド
レイン領域の一方に接続されるビット線を形成する工
程、（ｄ）前記ビット線の上層に堆積した第２絶縁膜お
よび前記第１絶縁膜を開孔して、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレイン領域の他方に達する第
２接続孔を形成する工程、（ｅ）前記第２接続孔の内部
を含む前記第２絶縁膜の上層に堆積した第３導電膜をパ
ターニングして、前記第２接続孔を通じて前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他方に
接続される情報蓄積用容量素子の下部電極を形成する工
程、（ｆ）前記下部電極の上層に情報蓄積用容量素子の
容量絶縁膜を堆積した後、前記容量絶縁膜、前記第２絶
縁膜および前記第１絶縁膜を開孔して、前記周辺回路の
ＭＩＳＦＥＴに達する第３接続孔を形成する工程、
（ｇ）前記第３接続孔の内部を含む前記容量絶縁膜上に
堆積した第４導電膜をパターニングして、情報蓄積用容
量素子の上部電極と、前記第３接続孔を通じて前記周辺
回路のＭＩＳＦＥＴに接続される第１配線とを形成する
工程、（ｈ）前記上部電極および前記第１配線の上層に
堆積した第３絶縁膜を開孔して、前記上部電極に達する
第４接続孔と、前記第１配線に達する第５接続孔とを形
成する工程、（ｉ）前記第４接続孔および第５接続孔の
内部を含む前記第３絶縁膜上に堆積した第５導電膜をパ
ターニングして、前記第４接続孔を通じて前記上部電極
に接続される第２配線と、前記第５接続孔を通じて前記
第１配線に接続される第３配線とを形成する工程、を含
むものである。
メモリセル選択用ＭＩＳＦＥＴの上部にビット線を配置
し、前記ビット線の上部に情報蓄積用容量素子を配置す
るＣＯＢ構造のメモリセルを備えたＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に堆積した第１導電膜をパターニングして、メモリ
セル選択用ＭＩＳＦＥＴのゲート電極および周辺回路の
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭ
ＩＳＦＥＴの上層に堆積した第１絶縁膜を開孔して、前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領
域の一方に達する第１接続孔を形成する工程、（ｃ）前
記第１接続孔の内部を含む前記第１絶縁膜の上層に堆積
した第２導電膜をパターニングして、前記第１接続孔を
通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ド
レイン領域の一方に接続されるビット線を形成する工
程、（ｄ）前記ビット線の上層に堆積した第２絶縁膜お
よび前記第１絶縁膜を開孔して、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレイン領域の他方に達する第
２接続孔を形成する工程、（ｅ）前記第２接続孔の内部
を含む前記第２絶縁膜の上層に堆積した第３導電膜をパ
ターニングして、前記第２接続孔を通じて前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他方に
接続される情報蓄積用容量素子の下部電極を形成する工
程、（ｆ）前記下部電極の上層に情報蓄積用容量素子の
容量絶縁膜を堆積した後、前記容量絶縁膜、前記第２絶
縁膜および前記第１絶縁膜を開孔して、前記周辺回路の
ＭＩＳＦＥＴに達する第３接続孔を形成する工程、
（ｇ）前記第３接続孔の内部を含む前記容量絶縁膜上に
堆積した第４導電膜をパターニングして、情報蓄積用容
量素子の上部電極と、前記第３接続孔を通じて前記周辺
回路のＭＩＳＦＥＴに接続される第１配線とを形成する
工程、（ｈ）前記上部電極および前記第１配線の上層に
堆積した第３絶縁膜を開孔して、前記上部電極に達する
第４接続孔と、前記第１配線に達する第５接続孔とを形
成する工程、（ｉ）前記第４接続孔および第５接続孔の
内部を含む前記第３絶縁膜上に堆積した第５導電膜をパ
ターニングして、前記第４接続孔を通じて前記上部電極
に接続される第２配線と、前記第５接続孔を通じて前記
第１配線に接続される第３配線とを形成する工程、を含
むものである。
【００１４】（２）本発明は、半導体基板上に形成した
メモリセル選択用ＭＩＳＦＥＴの上部にビット線を配置
し、前記ビット線の上部に情報蓄積用容量素子を配置す
るＣＯＢ構造のメモリセルを備えたＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に堆積した第１導電膜をパターニングして、メモリ
セル選択用ＭＩＳＦＥＴのゲート電極および周辺回路の
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭ
ＩＳＦＥＴの上層に堆積した第１絶縁膜を開孔して、前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領
域の一方に達する第１接続孔を形成する工程、（ｃ）前
記第１接続孔の内部を含む前記第１絶縁膜の上層に堆積
した第２導電膜をパターニングして、前記第１接続孔を
通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ド
レイン領域の一方に接続されるビット線を形成する工
程、（ｄ）前記ビット線の上層に堆積した第２絶縁膜お
よび前記第１絶縁膜を開孔して、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレイン領域の他方に達する第
２接続孔を形成する工程、（ｅ）前記第２接続孔の内部
を含む前記第２絶縁膜の上層に堆積した第３導電膜をパ
ターニングして、前記第２接続孔を通じて前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他方に
接続される情報蓄積用容量素子の下部電極を形成する工
程、（ｆ）前記下部電極の上層に情報蓄積用容量素子の
容量絶縁膜を堆積した後、前記容量絶縁膜、前記第２絶
縁膜および前記第１絶縁膜を開孔して、前記周辺回路の
ＭＩＳＦＥＴに達する第３接続孔を形成する工程、
（ｇ）前記第３接続孔の内部に第４導電膜を埋め込む工
程、（ｈ）前記第３接続孔の内部を含む前記容量絶縁膜
上に堆積した第５導電膜をパターニングして、情報蓄積
用容量素子の上部電極と、前記第３接続孔を通じて前記
周辺回路のＭＩＳＦＥＴに接続される第１配線とを形成
する工程、（ｉ）前記上部電極および前記第１配線の上
層に堆積した第３絶縁膜を開孔して、前記上部電極に達
する第４接続孔と、前記第１配線に達する第５接続孔と
を形成する工程、（ｊ）前記第４接続孔および第５接続
孔の内部を含む前記第３絶縁膜上に堆積した第６導電膜
をパターニングして、前記第４接続孔を通じて前記上部
電極に接続される第２配線と、前記第５接続孔を通じて
前記第１配線に接続される第３配線とを形成する工程、
を含むものである。
メモリセル選択用ＭＩＳＦＥＴの上部にビット線を配置
し、前記ビット線の上部に情報蓄積用容量素子を配置す
るＣＯＢ構造のメモリセルを備えたＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に堆積した第１導電膜をパターニングして、メモリ
セル選択用ＭＩＳＦＥＴのゲート電極および周辺回路の
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭ
ＩＳＦＥＴの上層に堆積した第１絶縁膜を開孔して、前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領
域の一方に達する第１接続孔を形成する工程、（ｃ）前
記第１接続孔の内部を含む前記第１絶縁膜の上層に堆積
した第２導電膜をパターニングして、前記第１接続孔を
通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ド
レイン領域の一方に接続されるビット線を形成する工
程、（ｄ）前記ビット線の上層に堆積した第２絶縁膜お
よび前記第１絶縁膜を開孔して、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレイン領域の他方に達する第
２接続孔を形成する工程、（ｅ）前記第２接続孔の内部
を含む前記第２絶縁膜の上層に堆積した第３導電膜をパ
ターニングして、前記第２接続孔を通じて前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他方に
接続される情報蓄積用容量素子の下部電極を形成する工
程、（ｆ）前記下部電極の上層に情報蓄積用容量素子の
容量絶縁膜を堆積した後、前記容量絶縁膜、前記第２絶
縁膜および前記第１絶縁膜を開孔して、前記周辺回路の
ＭＩＳＦＥＴに達する第３接続孔を形成する工程、
（ｇ）前記第３接続孔の内部に第４導電膜を埋め込む工
程、（ｈ）前記第３接続孔の内部を含む前記容量絶縁膜
上に堆積した第５導電膜をパターニングして、情報蓄積
用容量素子の上部電極と、前記第３接続孔を通じて前記
周辺回路のＭＩＳＦＥＴに接続される第１配線とを形成
する工程、（ｉ）前記上部電極および前記第１配線の上
層に堆積した第３絶縁膜を開孔して、前記上部電極に達
する第４接続孔と、前記第１配線に達する第５接続孔と
を形成する工程、（ｊ）前記第４接続孔および第５接続
孔の内部を含む前記第３絶縁膜上に堆積した第６導電膜
をパターニングして、前記第４接続孔を通じて前記上部
電極に接続される第２配線と、前記第５接続孔を通じて
前記第１配線に接続される第３配線とを形成する工程、
を含むものである。
【００１５】
【作用】上記した手段（１）によれば、周辺回路のＭＩ
ＳＦＥＴに接続される第１配線とメモリセルの情報蓄積
用容量素子の上部電極とを同層の配線材料を使って同時
に形成することにより、上部電極の上部に層間絶縁膜を
介して第１配線を形成する方法に比べると、層間絶縁膜
形成工程、接続孔形成工程および配線材料の堆積・パタ
ーニング工程がそれぞれ１工程少なくなるので、その
分、ＤＲＡＭの製造工程を減らすことができる。
ＳＦＥＴに接続される第１配線とメモリセルの情報蓄積
用容量素子の上部電極とを同層の配線材料を使って同時
に形成することにより、上部電極の上部に層間絶縁膜を
介して第１配線を形成する方法に比べると、層間絶縁膜
形成工程、接続孔形成工程および配線材料の堆積・パタ
ーニング工程がそれぞれ１工程少なくなるので、その
分、ＤＲＡＭの製造工程を減らすことができる。
【００１６】また、上記第１配線と周辺回路のＭＩＳＦ
ＥＴとを接続する第３接続孔は、情報蓄積用容量素子の
下部電極よりも下層の絶縁膜をエッチングして形成する
ので、第１配線を情報蓄積用容量素子の上部電極の上部
に形成する場合に比べて第３接続孔のアスペクト比を小
さくすることができ、これにより第３接続孔の加工形状
や第３接続孔内の配線材料の埋込み特性が良好となるの
で、第１配線の接続信頼性および第１配線を形成する工
程の歩留まりが向上する。
ＥＴとを接続する第３接続孔は、情報蓄積用容量素子の
下部電極よりも下層の絶縁膜をエッチングして形成する
ので、第１配線を情報蓄積用容量素子の上部電極の上部
に形成する場合に比べて第３接続孔のアスペクト比を小
さくすることができ、これにより第３接続孔の加工形状
や第３接続孔内の配線材料の埋込み特性が良好となるの
で、第１配線の接続信頼性および第１配線を形成する工
程の歩留まりが向上する。
【００１７】また、周辺回路の第３配線と第１配線とを
接続する第５接続孔、情報蓄積用容量素子の上部電極上
の第２配線と上部電極とを接続する第４接続孔のそれぞ
れは、第３絶縁膜のみをエッチングして形成するのでア
スペクト比を小さくできる。しかも、上部電極と第３配
線とは同じ配線層に形成されるので、第４接続孔と第５
接続孔のアスペクト比がほぼ同じになる。これにより、
オーバーエッチングによる第４接続孔、第５接続孔の突
き抜けなどの不具合を防止することができると共に、第
４接続孔、第５接続孔の加工形状や、第４接続孔、第５
接続孔内の配線材料の埋込み特性が良好となるので、第
２配線、第３配線の接続信頼性および第２配線、第３を
形成する工程の歩留まりが向上する。
接続する第５接続孔、情報蓄積用容量素子の上部電極上
の第２配線と上部電極とを接続する第４接続孔のそれぞ
れは、第３絶縁膜のみをエッチングして形成するのでア
スペクト比を小さくできる。しかも、上部電極と第３配
線とは同じ配線層に形成されるので、第４接続孔と第５
接続孔のアスペクト比がほぼ同じになる。これにより、
オーバーエッチングによる第４接続孔、第５接続孔の突
き抜けなどの不具合を防止することができると共に、第
４接続孔、第５接続孔の加工形状や、第４接続孔、第５
接続孔内の配線材料の埋込み特性が良好となるので、第
２配線、第３配線の接続信頼性および第２配線、第３を
形成する工程の歩留まりが向上する。
【００１８】上記した手段（２）によれば、第３接続孔
内に導電膜を埋め込むことにより、第３接続孔を通じて
周辺回路のＭＩＳＦＥＴに接続される第１配線の接続信
頼性がさらに向上する。
内に導電膜を埋め込むことにより、第３接続孔を通じて
周辺回路のＭＩＳＦＥＴに接続される第１配線の接続信
頼性がさらに向上する。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて詳述す
る。なお、実施例を説明するための全図において同一機
能を有するものは同一の符号を付し、その繰り返しの説
明は省略する。
る。なお、実施例を説明するための全図において同一機
能を有するものは同一の符号を付し、その繰り返しの説
明は省略する。
【００２０】（実施例１）本実施例によるＣＯＢ構造の
メモリセルを有するＤＲＡＭの製造方法を図１〜図８を
用いて説明する。
メモリセルを有するＤＲＡＭの製造方法を図１〜図８を
用いて説明する。
【００２１】まず図１に示すように、半導体基板１の主
面に周知の方法でフィールド酸化膜２およびゲート酸化
膜３を形成した後、メモリセル領域（メモリアレイ）に
メモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）を形成し、周辺
回路領域にｎチャネル型ＭＩＳＦＥＴ（Ｑｓ）を形成す
る。メモリセル選択用ＭＩＳＦＥＴおよびｎチャネル型
ＭＩＳＦＥＴのそれぞれのゲート電極４は、半導体基板
１上にＣＶＤ法で多結晶シリコン膜（または多結晶シリ
コン膜と高融点金属シリサイド膜とを積層したポリサイ
ド膜）と酸化シリコン膜５とを堆積し、フォトレジスト
をマスクにしたエッチングでこれらの膜をパターニング
して形成する。メモリセル選択用ＭＩＳＦＥＴのゲート
電極４はワード線ＷＬを兼ねており、ワード線ＷＬと一
体に構成される。メモリセル選択用ＭＩＳＦＥＴおよび
ｎチャネル型ＭＩＳＦＥＴのそれぞれのｎ型半導体領域
６（ソース領域、ドレイン領域）は、ゲート電極４をマ
スクにして半導体基板１にｎ型不純物（例えばリン）を
打ち込んで形成する。
面に周知の方法でフィールド酸化膜２およびゲート酸化
膜３を形成した後、メモリセル領域（メモリアレイ）に
メモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）を形成し、周辺
回路領域にｎチャネル型ＭＩＳＦＥＴ（Ｑｓ）を形成す
る。メモリセル選択用ＭＩＳＦＥＴおよびｎチャネル型
ＭＩＳＦＥＴのそれぞれのゲート電極４は、半導体基板
１上にＣＶＤ法で多結晶シリコン膜（または多結晶シリ
コン膜と高融点金属シリサイド膜とを積層したポリサイ
ド膜）と酸化シリコン膜５とを堆積し、フォトレジスト
をマスクにしたエッチングでこれらの膜をパターニング
して形成する。メモリセル選択用ＭＩＳＦＥＴのゲート
電極４はワード線ＷＬを兼ねており、ワード線ＷＬと一
体に構成される。メモリセル選択用ＭＩＳＦＥＴおよび
ｎチャネル型ＭＩＳＦＥＴのそれぞれのｎ型半導体領域
６（ソース領域、ドレイン領域）は、ゲート電極４をマ
スクにして半導体基板１にｎ型不純物（例えばリン）を
打ち込んで形成する。
【００２２】次に、図２に示すように、半導体基板１上
にＣＶＤ法で酸化シリコン膜７およびＢＰＳＧ膜８を堆
積した後、ＢＰＳＧ膜８をリフローしてその表面を平坦
化する。続いて、メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方の上部の
ＢＰＳＧ膜８に接続孔９を形成した後、ＢＰＳＧ膜８上
にＣＶＤ法で堆積した多結晶シリコン膜（またはポリサ
イド膜）をパターニングし、メモリセル選択用ＭＩＳＦ
ＥＴＱt の上層にビット線ＢＬを形成する。
にＣＶＤ法で酸化シリコン膜７およびＢＰＳＧ膜８を堆
積した後、ＢＰＳＧ膜８をリフローしてその表面を平坦
化する。続いて、メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方の上部の
ＢＰＳＧ膜８に接続孔９を形成した後、ＢＰＳＧ膜８上
にＣＶＤ法で堆積した多結晶シリコン膜（またはポリサ
イド膜）をパターニングし、メモリセル選択用ＭＩＳＦ
ＥＴＱt の上層にビット線ＢＬを形成する。
【００２３】次に、図３に示すように、ビット線ＢＬの
上層にＢＰＳＧ膜１０を介して情報蓄積用容量素子の下
部電極（蓄積電極）１１を形成する。下部電極１１を形
成するには、ビット線ＢＬの上層にＣＶＤ法でＢＰＳＧ
膜１０を堆積した後、ＢＰＳＧ膜１０をリフローしてそ
の表面を平坦化する。続いてメモリセル選択用ＭＩＳＦ
ＥＴＱt のソース、ドレイン領域（ｎ型半導体領域６）
の他方の上部のＢＰＳＧ膜１０、８、酸化シリコン膜７
およびゲート酸化膜３をエッチングして接続孔１２を形
成した後、ＢＰＳＧ膜１０上にＣＶＤ法で堆積した多結
晶シリコン膜（またはポリサイド膜）をパターニングす
る。
上層にＢＰＳＧ膜１０を介して情報蓄積用容量素子の下
部電極（蓄積電極）１１を形成する。下部電極１１を形
成するには、ビット線ＢＬの上層にＣＶＤ法でＢＰＳＧ
膜１０を堆積した後、ＢＰＳＧ膜１０をリフローしてそ
の表面を平坦化する。続いてメモリセル選択用ＭＩＳＦ
ＥＴＱt のソース、ドレイン領域（ｎ型半導体領域６）
の他方の上部のＢＰＳＧ膜１０、８、酸化シリコン膜７
およびゲート酸化膜３をエッチングして接続孔１２を形
成した後、ＢＰＳＧ膜１０上にＣＶＤ法で堆積した多結
晶シリコン膜（またはポリサイド膜）をパターニングす
る。
【００２４】次に、図４に示すように、下部電極１１の
上層に情報蓄積用容量素子の容量絶縁膜１３を形成した
後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリコ
ン膜７、５およびゲート酸化膜３をエッチングすること
により、周辺回路のｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方に達する
接続孔１３およびゲート電極４に達する接続孔１４を形
成する。
上層に情報蓄積用容量素子の容量絶縁膜１３を形成した
後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリコ
ン膜７、５およびゲート酸化膜３をエッチングすること
により、周辺回路のｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方に達する
接続孔１３およびゲート電極４に達する接続孔１４を形
成する。
【００２５】次に、図５に示すように、上記接続孔１
３、１４の内部を含む容量絶縁膜１３上にＴｉ（チタ
ン）膜１６、ＴｉＮ（チタンナイトライド）膜１７およ
びＷ（タングステン）膜１８を堆積する。Ｔｉ膜１６は
スパッタ法で堆積し、ＴｉＮ膜１７は反応性スパッタ法
で堆積し、Ｗ膜１８はＣＶＤ法で堆積する。
３、１４の内部を含む容量絶縁膜１３上にＴｉ（チタ
ン）膜１６、ＴｉＮ（チタンナイトライド）膜１７およ
びＷ（タングステン）膜１８を堆積する。Ｔｉ膜１６は
スパッタ法で堆積し、ＴｉＮ膜１７は反応性スパッタ法
で堆積し、Ｗ膜１８はＣＶＤ法で堆積する。
【００２６】次に、図６に示すように、上記Ｔｉ膜１
６、ＴｉＮ膜１７およびＷ膜１８をパターニングして情
報蓄積用容量素子の上部電極１９、および周辺回路の第
１層目の配線２０、２１を形成する。周辺回路の配線２
０は、前記接続孔１３を通じてｎチャネル型ＭＩＳＦＥ
Ｔのｎ型半導体領域６に接続され、配線２１は、前記接
続孔１４を通じてゲート電極４に接続される。
６、ＴｉＮ膜１７およびＷ膜１８をパターニングして情
報蓄積用容量素子の上部電極１９、および周辺回路の第
１層目の配線２０、２１を形成する。周辺回路の配線２
０は、前記接続孔１３を通じてｎチャネル型ＭＩＳＦＥ
Ｔのｎ型半導体領域６に接続され、配線２１は、前記接
続孔１４を通じてゲート電極４に接続される。
【００２７】次に、図７に示すように、上部電極１９お
よび配線２０、２１の上層に層間絶縁膜２１を介して第
２層目の配線２３〜２７を形成する。情報蓄積用容量素
子の上層に形成された配線２３〜２５のうち、配線２５
は、層間絶縁膜２２に形成された接続孔２８を通じて上
部電極１９に接続される。また、周辺回路の配線２６、
２７のうち、配線２７は、層間絶縁膜２２に形成された
接続孔２９を通じて第１層目の配線２１に接続され、さ
らにこの配線２１を通じてゲート電極４に接続される。
配線２６は、層間絶縁膜２２に形成された図示しない接
続孔を通じて第１層目の配線２０に接続され、さらにこ
の配線２０を通じてｎチャネル型ＭＩＳＦＥＴの一方の
ｎ型半導体領域６に接続される。
よび配線２０、２１の上層に層間絶縁膜２１を介して第
２層目の配線２３〜２７を形成する。情報蓄積用容量素
子の上層に形成された配線２３〜２５のうち、配線２５
は、層間絶縁膜２２に形成された接続孔２８を通じて上
部電極１９に接続される。また、周辺回路の配線２６、
２７のうち、配線２７は、層間絶縁膜２２に形成された
接続孔２９を通じて第１層目の配線２１に接続され、さ
らにこの配線２１を通じてゲート電極４に接続される。
配線２６は、層間絶縁膜２２に形成された図示しない接
続孔を通じて第１層目の配線２０に接続され、さらにこ
の配線２０を通じてｎチャネル型ＭＩＳＦＥＴの一方の
ｎ型半導体領域６に接続される。
【００２８】上記層間絶縁膜２２は、例えばプラズマＣ
ＶＤ法で堆積した酸化シリコン膜、スピン塗布法で堆積
したスピンオングラス膜およびプラズマＣＶＤ法で堆積
した酸化シリコン膜の３層で構成される。また、配線２
３〜２７は、例えばスパッタ法で堆積したＴｉ膜、スパ
ッタ法で堆積したアルミニウム（Ａｌ）合金膜および反
応性スパッタ法で堆積したＴｉＮ膜の３層で構成され
る。
ＶＤ法で堆積した酸化シリコン膜、スピン塗布法で堆積
したスピンオングラス膜およびプラズマＣＶＤ法で堆積
した酸化シリコン膜の３層で構成される。また、配線２
３〜２７は、例えばスパッタ法で堆積したＴｉ膜、スパ
ッタ法で堆積したアルミニウム（Ａｌ）合金膜および反
応性スパッタ法で堆積したＴｉＮ膜の３層で構成され
る。
【００２９】次に、図８に示すように、第２層目の配線
２３〜２７の上層に第２層目の層間絶縁膜３０を堆積
し、この層間絶縁膜３０上に第３層目の配線３１〜３３
を形成することにより、本実施例のＤＲＡＭが略完成す
る。層間絶縁膜３０は、例えばプラズマＣＶＤ法で堆積
した酸化シリコン膜、スピン塗布法で堆積したスピンオ
ングラス膜およびプラズマＣＶＤ法で堆積した酸化シリ
コン膜の３層で構成され、配線３１〜３３は、例えばス
パッタ法で堆積したＴｉ膜、スパッタ法で堆積したＡｌ
合金膜および反応性スパッタ法で堆積したＴｉＮ膜の３
層で構成される。
２３〜２７の上層に第２層目の層間絶縁膜３０を堆積
し、この層間絶縁膜３０上に第３層目の配線３１〜３３
を形成することにより、本実施例のＤＲＡＭが略完成す
る。層間絶縁膜３０は、例えばプラズマＣＶＤ法で堆積
した酸化シリコン膜、スピン塗布法で堆積したスピンオ
ングラス膜およびプラズマＣＶＤ法で堆積した酸化シリ
コン膜の３層で構成され、配線３１〜３３は、例えばス
パッタ法で堆積したＴｉ膜、スパッタ法で堆積したＡｌ
合金膜および反応性スパッタ法で堆積したＴｉＮ膜の３
層で構成される。
【００３０】このように、周辺回路の第１層目の配線２
０、２１とメモリセルの情報蓄積用容量素子の上部電極
１９とを同層の配線材料を使って同一工程で形成する本
実施例の製造方法によれば、上部電極の上層に層間絶縁
膜を介して第１層目の配線を形成する場合に比べると、
層間絶縁膜形成工程、接続孔形成工程および配線材料の
堆積・パターニング工程がそれぞれ１工程少なくなるの
で、その分、ＤＲＡＭの製造工程を減らすことができ
る。
０、２１とメモリセルの情報蓄積用容量素子の上部電極
１９とを同層の配線材料を使って同一工程で形成する本
実施例の製造方法によれば、上部電極の上層に層間絶縁
膜を介して第１層目の配線を形成する場合に比べると、
層間絶縁膜形成工程、接続孔形成工程および配線材料の
堆積・パターニング工程がそれぞれ１工程少なくなるの
で、その分、ＤＲＡＭの製造工程を減らすことができ
る。
【００３１】また、本実施例の製造方法によれば、周辺
回路の第１層目の配線２０、２１とｎチャネル型ＭＩＳ
ＦＥＴのｎ型半導体領域６、ゲート電極４とを接続する
接続孔１３、１４は、情報蓄積用容量素子の下部電極１
１よりも下層の絶縁膜をエッチングして形成するので、
第１層目の配線を情報蓄積用容量素子の上部電極の上層
に形成する場合に比べると、接続孔１３、１４のアスペ
クト比が小さくなる。これにより、接続孔１３、１４の
加工形状や接続孔１３、１４内の配線材料の埋込み特性
が良好となるので、配線２０、２１の接続信頼性および
配線２０、２１を形成する工程の歩留まりが向上する。
さらに、接続孔１３、１４を形成する工程のスループッ
トも向上する。
回路の第１層目の配線２０、２１とｎチャネル型ＭＩＳ
ＦＥＴのｎ型半導体領域６、ゲート電極４とを接続する
接続孔１３、１４は、情報蓄積用容量素子の下部電極１
１よりも下層の絶縁膜をエッチングして形成するので、
第１層目の配線を情報蓄積用容量素子の上部電極の上層
に形成する場合に比べると、接続孔１３、１４のアスペ
クト比が小さくなる。これにより、接続孔１３、１４の
加工形状や接続孔１３、１４内の配線材料の埋込み特性
が良好となるので、配線２０、２１の接続信頼性および
配線２０、２１を形成する工程の歩留まりが向上する。
さらに、接続孔１３、１４を形成する工程のスループッ
トも向上する。
【００３２】また、本実施例の製造方法によれば、周辺
回路の第２層目の配線２７と第１層目の配線２１とを接
続する接続孔２９、情報蓄積用容量素子の上部電極１９
上の配線２５と上部電極１９とを接続する接続孔２８の
それぞれは、層間絶縁膜２２のみをエッチングして形成
するのでアスペクト比が小さくなる。しかも、上部電極
１９と配線２１とは同じ配線層に形成されるので、接続
孔２８、２９のアスペクト比がほぼ同じになる。これに
より、オーバーエッチングによる接続孔２８、２９の突
き抜けなどの不具合を防止することができると共に、接
続孔２８、２９の加工形状や、接続孔２８、２９内の配
線材料の埋込み特性が良好となるので、配線２３、２６
の接続信頼性および配線２０、２１を形成する工程の歩
留まりが向上する。
回路の第２層目の配線２７と第１層目の配線２１とを接
続する接続孔２９、情報蓄積用容量素子の上部電極１９
上の配線２５と上部電極１９とを接続する接続孔２８の
それぞれは、層間絶縁膜２２のみをエッチングして形成
するのでアスペクト比が小さくなる。しかも、上部電極
１９と配線２１とは同じ配線層に形成されるので、接続
孔２８、２９のアスペクト比がほぼ同じになる。これに
より、オーバーエッチングによる接続孔２８、２９の突
き抜けなどの不具合を防止することができると共に、接
続孔２８、２９の加工形状や、接続孔２８、２９内の配
線材料の埋込み特性が良好となるので、配線２３、２６
の接続信頼性および配線２０、２１を形成する工程の歩
留まりが向上する。
【００３３】（実施例２）前記実施例１では、情報蓄積
用容量素子の下部電極１１上に容量絶縁膜１３を堆積し
た後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリ
コン膜７、５およびゲート酸化膜３をエッチングし、周
辺回路のｎチャネル型ＭＩＳＦＥＴのソース、ドレイン
領域（ｎ型半導体領域６）の一方に達する接続孔１３お
よびゲート電極４に達する接続孔１４を形成した。
用容量素子の下部電極１１上に容量絶縁膜１３を堆積し
た後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリ
コン膜７、５およびゲート酸化膜３をエッチングし、周
辺回路のｎチャネル型ＭＩＳＦＥＴのソース、ドレイン
領域（ｎ型半導体領域６）の一方に達する接続孔１３お
よびゲート電極４に達する接続孔１４を形成した。
【００３４】これに対し、本実施例では図９に示すよう
に、情報蓄積用容量素子の下部電極１１上に容量絶縁膜
１３を堆積した後、容量絶縁膜１３上にＴｉ膜１６を堆
積し、その後、Ｔｉ膜１６、容量絶縁膜１３、ＢＰＳＧ
膜１０、８、酸化シリコン膜７、５およびゲート酸化膜
３をエッチングすることにより、周辺回路のｎチャネル
型ＭＩＳＦＥＴのソース、ドレイン領域（ｎ型半導体領
域６）の一方に達する接続孔１３およびゲート電極４に
達する接続孔１４を形成する。
に、情報蓄積用容量素子の下部電極１１上に容量絶縁膜
１３を堆積した後、容量絶縁膜１３上にＴｉ膜１６を堆
積し、その後、Ｔｉ膜１６、容量絶縁膜１３、ＢＰＳＧ
膜１０、８、酸化シリコン膜７、５およびゲート酸化膜
３をエッチングすることにより、周辺回路のｎチャネル
型ＭＩＳＦＥＴのソース、ドレイン領域（ｎ型半導体領
域６）の一方に達する接続孔１３およびゲート電極４に
達する接続孔１４を形成する。
【００３５】次に、図１０に示すように、上記接続孔１
３、１４の内部を含むＴｉ膜１６上にＴｉＮ膜１７およ
びＷ膜１８を堆積した後、Ｔｉ膜１６、ＴｉＮ膜１７お
よびＷ膜１８をパターニングして、情報蓄積用容量素子
の上部電極１９、および周辺回路の第１層目の配線２
０、２１を形成する。その後の工程は、前記実施例１と
同じである。
３、１４の内部を含むＴｉ膜１６上にＴｉＮ膜１７およ
びＷ膜１８を堆積した後、Ｔｉ膜１６、ＴｉＮ膜１７お
よびＷ膜１８をパターニングして、情報蓄積用容量素子
の上部電極１９、および周辺回路の第１層目の配線２
０、２１を形成する。その後の工程は、前記実施例１と
同じである。
【００３６】本実施例によれば、前記実施例１と同様の
効果を得ることができる。
効果を得ることができる。
【００３７】（実施例３）本実施例の製造方法は、まず
図１１に示すように、情報蓄積用容量素子の下部電極
（蓄積電極）１１の上層に容量絶縁膜１３を堆積した
後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリコ
ン膜７、５およびゲート酸化膜３をエッチングすること
により、周辺回路のｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方に達する
接続孔１３およびゲート電極４に達する接続孔１４を形
成する。ここまでの工程は、前記実施例１と同じであ
る。
図１１に示すように、情報蓄積用容量素子の下部電極
（蓄積電極）１１の上層に容量絶縁膜１３を堆積した
後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリコ
ン膜７、５およびゲート酸化膜３をエッチングすること
により、周辺回路のｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方に達する
接続孔１３およびゲート電極４に達する接続孔１４を形
成する。ここまでの工程は、前記実施例１と同じであ
る。
【００３８】次に、本実施例では図１２に示すように、
上記接続孔１３、１４の内部にＷ膜３５を埋め込む。Ｗ
膜３５の埋込みは、接続孔１３、１４の内部を含む容量
絶縁膜１３上にＣＶＤ法でＷ膜３５を堆積した後、エッ
チバック法を用いて容量絶縁膜１３上のＷ膜３５を除去
する。
上記接続孔１３、１４の内部にＷ膜３５を埋め込む。Ｗ
膜３５の埋込みは、接続孔１３、１４の内部を含む容量
絶縁膜１３上にＣＶＤ法でＷ膜３５を堆積した後、エッ
チバック法を用いて容量絶縁膜１３上のＷ膜３５を除去
する。
【００３９】次に、図１３に示すように、容量絶縁膜１
３上に例えばＴｉＮ膜とＡｌ合金膜とを堆積し、これら
の膜をパターニングすることにより、情報蓄積用容量素
子の上部電極１９、および周辺回路の第１層目の配線２
０、２１を形成する。その後の工程は、前記実施例１と
同じである。
３上に例えばＴｉＮ膜とＡｌ合金膜とを堆積し、これら
の膜をパターニングすることにより、情報蓄積用容量素
子の上部電極１９、および周辺回路の第１層目の配線２
０、２１を形成する。その後の工程は、前記実施例１と
同じである。
【００４０】本実施例３によれば、接続孔１３、１４の
内部にＷ膜３５を埋め込むことにより、配線２０、２１
の接続信頼性をさらに向上させることができる。
内部にＷ膜３５を埋め込むことにより、配線２０、２１
の接続信頼性をさらに向上させることができる。
【００４１】（実施例４）本実施例の製造方法は、まず
図１４に示すように、情報蓄積用容量素子の下部電極
（蓄積電極）１１の上層に容量絶縁膜１３とＴｉ膜１６
とを堆積した後、Ｔｉ膜１６、容量絶縁膜１３、ＢＰＳ
Ｇ膜１０、８、酸化シリコン膜７、５およびゲート酸化
膜３をエッチングすることにより、周辺回路のｎチャネ
ル型ＭＩＳＦＥＴのソース、ドレイン領域（ｎ型半導体
領域６）の一方に達する接続孔１３およびゲート電極４
に達する接続孔１４を形成する。ここまでの工程は、前
記実施例２と同じである。
図１４に示すように、情報蓄積用容量素子の下部電極
（蓄積電極）１１の上層に容量絶縁膜１３とＴｉ膜１６
とを堆積した後、Ｔｉ膜１６、容量絶縁膜１３、ＢＰＳ
Ｇ膜１０、８、酸化シリコン膜７、５およびゲート酸化
膜３をエッチングすることにより、周辺回路のｎチャネ
ル型ＭＩＳＦＥＴのソース、ドレイン領域（ｎ型半導体
領域６）の一方に達する接続孔１３およびゲート電極４
に達する接続孔１４を形成する。ここまでの工程は、前
記実施例２と同じである。
【００４２】次に、本実施例では図１５に示すように、
上記接続孔１３、１４の内部にＷ膜３５を埋め込む。Ｗ
膜３５の埋込みは、接続孔１３、１４の内部を含む容量
絶縁膜１３上にＣＶＤ法でＷ膜３５を堆積した後、エッ
チバック法を用いて容量絶縁膜１３上のＷ膜３５を除去
する。
上記接続孔１３、１４の内部にＷ膜３５を埋め込む。Ｗ
膜３５の埋込みは、接続孔１３、１４の内部を含む容量
絶縁膜１３上にＣＶＤ法でＷ膜３５を堆積した後、エッ
チバック法を用いて容量絶縁膜１３上のＷ膜３５を除去
する。
【００４３】次に、図１６に示すように、Ｔｉ膜１６上
に例えばＴｉＮ膜とＡｌ合金膜とを堆積し、これらの膜
をパターニングすることにより、情報蓄積用容量素子の
上部電極１９、および周辺回路の第１層目の配線２０、
２１を形成する。その後の工程は、前記実施例１と同じ
である。
に例えばＴｉＮ膜とＡｌ合金膜とを堆積し、これらの膜
をパターニングすることにより、情報蓄積用容量素子の
上部電極１９、および周辺回路の第１層目の配線２０、
２１を形成する。その後の工程は、前記実施例１と同じ
である。
【００４４】本実施例によれば、前記実施例３と同様の
効果を得ることができる。
効果を得ることができる。
【００４５】（実施例５）本実施例の製造方法は、まず
図１７に示すように、情報蓄積用容量素子の下部電極
（蓄積電極）１１の上層に容量絶縁膜１３を堆積した
後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリコ
ン膜７、５およびゲート酸化膜３をエッチングすること
により、周辺回路のｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方に達する
接続孔１３およびゲート電極４に達する接続孔１４を形
成する。続いて、接続孔１３、１４の内部を含む容量絶
縁膜１３上にＴｉＮ膜１７およびＴｉ膜１６を堆積す
る。
図１７に示すように、情報蓄積用容量素子の下部電極
（蓄積電極）１１の上層に容量絶縁膜１３を堆積した
後、容量絶縁膜１３、ＢＰＳＧ膜１０、８、酸化シリコ
ン膜７、５およびゲート酸化膜３をエッチングすること
により、周辺回路のｎチャネル型ＭＩＳＦＥＴのソー
ス、ドレイン領域（ｎ型半導体領域６）の一方に達する
接続孔１３およびゲート電極４に達する接続孔１４を形
成する。続いて、接続孔１３、１４の内部を含む容量絶
縁膜１３上にＴｉＮ膜１７およびＴｉ膜１６を堆積す
る。
【００４６】次に、本実施例では図１８に示すように、
Ｔｉ膜１６上にＡｌ合金膜３６を堆積した後、Ａｌ合金
膜３６をリフローして接続孔１３、１４の内部に埋込
む。Ａｌ合金膜３６の埋込みは、Ａｌ合金膜３６を接続
孔１３、１４の径の1.５〜３倍程度の膜厚で堆積し、続
いて１００気圧程度の高圧下、３５０〜５００℃程度の
高温でＡｌ合金膜３６を加熱して行う。その後、図１９
に示すように、Ａｌ合金膜３６、Ｔｉ膜１６およびＴｉ
Ｎ膜１７をパターニングして、情報蓄積用容量素子の上
部電極１９、および周辺回路の第１層目の配線２０、２
１を形成する。その後の工程は、前記実施例１と同じで
ある。
Ｔｉ膜１６上にＡｌ合金膜３６を堆積した後、Ａｌ合金
膜３６をリフローして接続孔１３、１４の内部に埋込
む。Ａｌ合金膜３６の埋込みは、Ａｌ合金膜３６を接続
孔１３、１４の径の1.５〜３倍程度の膜厚で堆積し、続
いて１００気圧程度の高圧下、３５０〜５００℃程度の
高温でＡｌ合金膜３６を加熱して行う。その後、図１９
に示すように、Ａｌ合金膜３６、Ｔｉ膜１６およびＴｉ
Ｎ膜１７をパターニングして、情報蓄積用容量素子の上
部電極１９、および周辺回路の第１層目の配線２０、２
１を形成する。その後の工程は、前記実施例１と同じで
ある。
【００４７】本実施例によれば、接続孔１３、１４の内
部にＡｌ合金膜３６を埋め込むことにより、前記実施例
３と同様の効果を得ることができる。
部にＡｌ合金膜３６を埋め込むことにより、前記実施例
３と同様の効果を得ることができる。
【００４８】（実施例６）本実施例の製造方法は、まず
図２０に示すように、ビット線ＢＬの上層にＣＶＤ法で
ＢＰＳＧ膜１０を堆積し、その表面をリフローにより平
坦化した後、フォトレジストをマスクにしてメモリセル
領域のＢＰＳＧ膜１０をエッチングすることにより、メ
モリセル領域のＢＰＳＧ膜１０の膜厚を周辺回路領域の
それに比べて薄くする。
図２０に示すように、ビット線ＢＬの上層にＣＶＤ法で
ＢＰＳＧ膜１０を堆積し、その表面をリフローにより平
坦化した後、フォトレジストをマスクにしてメモリセル
領域のＢＰＳＧ膜１０をエッチングすることにより、メ
モリセル領域のＢＰＳＧ膜１０の膜厚を周辺回路領域の
それに比べて薄くする。
【００４９】次に、図２１に示すように、メモリセル選
択用ＭＩＳＦＥＴＱt のソース、ドレイン領域（ｎ型半
導体領域６）の上部のＢＰＳＧ膜１０、８、酸化シリコ
ン膜７およびゲート酸化膜３をエッチングして接続孔１
２を形成した後、ＢＰＳＧ膜１０上にＣＶＤ法で堆積し
た多結晶シリコン膜（またはポリサイド膜）をパターニ
ングして情報蓄積用容量素子の下部電極１１を形成す
る。このとき、メモリセル領域のＢＰＳＧ膜１０の膜厚
をあらかじめ周辺回路領域のそれに比べて薄くしておい
たことにより、情報蓄積用容量素子の下部電極１１の標
高と周辺回路領域のＢＰＳＧ膜１０の標高とがほぼ等し
くなる。
択用ＭＩＳＦＥＴＱt のソース、ドレイン領域（ｎ型半
導体領域６）の上部のＢＰＳＧ膜１０、８、酸化シリコ
ン膜７およびゲート酸化膜３をエッチングして接続孔１
２を形成した後、ＢＰＳＧ膜１０上にＣＶＤ法で堆積し
た多結晶シリコン膜（またはポリサイド膜）をパターニ
ングして情報蓄積用容量素子の下部電極１１を形成す
る。このとき、メモリセル領域のＢＰＳＧ膜１０の膜厚
をあらかじめ周辺回路領域のそれに比べて薄くしておい
たことにより、情報蓄積用容量素子の下部電極１１の標
高と周辺回路領域のＢＰＳＧ膜１０の標高とがほぼ等し
くなる。
【００５０】次に、図２２に示すように、下部電極１１
の上層に容量絶縁膜１３とＴｉＮ膜１７とを形成した
後、容量絶縁膜１３、ＴｉＮ膜１７、ＢＰＳＧ膜１０、
８、酸化シリコン膜７、５およびゲート酸化膜３をエッ
チングすることにより、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴのソース、ドレイン領域（ｎ型半導体領域６）に
達する接続孔１３およびゲート電極４に達する接続孔１
４を形成する。
の上層に容量絶縁膜１３とＴｉＮ膜１７とを形成した
後、容量絶縁膜１３、ＴｉＮ膜１７、ＢＰＳＧ膜１０、
８、酸化シリコン膜７、５およびゲート酸化膜３をエッ
チングすることにより、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴのソース、ドレイン領域（ｎ型半導体領域６）に
達する接続孔１３およびゲート電極４に達する接続孔１
４を形成する。
【００５１】次に、図２３に示すように、上記接続孔１
３、１４の内部を含むＴｉＮ膜１７上にＴｉ膜１６を堆
積した後、接続孔１３、１４の内部にＷ膜３５を埋め込
む。Ｗ膜３５の埋込みは、接続孔１３、１４の内部を含
むＴｉ膜１６上にＷ膜３５を堆積した後、化学的機械研
磨(Chemical Mechanical Polishing; ＣＭＰ）法を用い
てＴｉ膜１６上のＷ膜３５を除去する。このとき、ＢＰ
ＳＧ膜１０の低段差部や下部電極１１、１１の隙間にも
Ｗ膜３５が埋め込まれる。
３、１４の内部を含むＴｉＮ膜１７上にＴｉ膜１６を堆
積した後、接続孔１３、１４の内部にＷ膜３５を埋め込
む。Ｗ膜３５の埋込みは、接続孔１３、１４の内部を含
むＴｉ膜１６上にＷ膜３５を堆積した後、化学的機械研
磨(Chemical Mechanical Polishing; ＣＭＰ）法を用い
てＴｉ膜１６上のＷ膜３５を除去する。このとき、ＢＰ
ＳＧ膜１０の低段差部や下部電極１１、１１の隙間にも
Ｗ膜３５が埋め込まれる。
【００５２】次に、図２４に示すように、Ｔｉ膜１６上
にＡｌ合金膜３６を堆積し、次いでＡｌ合金膜３６、Ｔ
ｉ膜１６およびＴｉＮ膜１７をパターニングすることに
より、情報蓄積用容量素子の上部電極１９、および周辺
回路の第１層目の配線２０、２１を形成する。その後の
工程は、前記実施例１と同じである。
にＡｌ合金膜３６を堆積し、次いでＡｌ合金膜３６、Ｔ
ｉ膜１６およびＴｉＮ膜１７をパターニングすることに
より、情報蓄積用容量素子の上部電極１９、および周辺
回路の第１層目の配線２０、２１を形成する。その後の
工程は、前記実施例１と同じである。
【００５３】本実施例によれば、情報蓄積用容量素子の
上部電極１９と周辺回路の第１層目の配線２０、２１の
標高差を低減することができるので、上部電極１９およ
び配線２０、２１を高い寸法精度で形成することができ
る。またこれにより、第２層目およびそれ以降の配線の
寸法精度も向上する。
上部電極１９と周辺回路の第１層目の配線２０、２１の
標高差を低減することができるので、上部電極１９およ
び配線２０、２１を高い寸法精度で形成することができ
る。またこれにより、第２層目およびそれ以降の配線の
寸法精度も向上する。
【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５５】例えば情報蓄積用容量素子の上部電極およ
び周辺回路の第１層目配線は、前記実施例で使用したＴ
ｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ合金膜の他、多結晶シリコ
ン膜、タングステンシリサイド（ＷＳｉ2)膜、チタンシ
リサイド（ＴｉＳｉ2)膜などを使用することができる。
び周辺回路の第１層目配線は、前記実施例で使用したＴ
ｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ合金膜の他、多結晶シリコ
ン膜、タングステンシリサイド（ＷＳｉ2)膜、チタンシ
リサイド（ＴｉＳｉ2)膜などを使用することができる。
【００５６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５７】本発明によれば、ＣＯＢ構造のメモリセル
を有するＤＲＡＭの製造工程を少なくすることができる
ので、ＤＲＡＭの製造歩留りを向上させることができ
る。
を有するＤＲＡＭの製造工程を少なくすることができる
ので、ＤＲＡＭの製造歩留りを向上させることができ
る。
【００５８】本発明によれば、ＣＯＢ構造のメモリセル
を有するＤＲＡＭにおいて、メモリセルの領域に形成さ
れる接続孔と周辺回路の領域に形成される接続孔のアス
ペクト比の差を小さくすることができるので、この接続
孔内における配線の接続信頼性および配線形成工程の歩
留りが向上する。
を有するＤＲＡＭにおいて、メモリセルの領域に形成さ
れる接続孔と周辺回路の領域に形成される接続孔のアス
ペクト比の差を小さくすることができるので、この接続
孔内における配線の接続信頼性および配線形成工程の歩
留りが向上する。
【図１】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図４】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図５】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図６】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図７】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図８】本発明の実施例１であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図９】本発明の実施例２であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１０】本発明の実施例２であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１１】本発明の実施例３であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１２】本発明の実施例３であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１３】本発明の実施例３であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１４】本発明の実施例４であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１５】本発明の実施例４であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１６】本発明の実施例４であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１７】本発明の実施例５であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１８】本発明の実施例５であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１９】本発明の実施例５であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２０】本発明の実施例６であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２１】本発明の実施例６であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２２】本発明の実施例６であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２３】本発明の実施例６であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２４】本発明の実施例６であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 酸化シリコン膜 ６ ｎ型半導体領域（ソース領域、ドレイン領域） ７ 酸化シリコン膜 ８ ＢＰＳＧ膜 ９ 接続孔 １０ ＢＰＳＧ膜 １１ 下部電極 １２ 接続孔 １３ 容量絶縁膜 １４ 接続孔 １５ 接続孔 １６ Ｔｉ膜 １７ ＴｉＮ膜 １８ Ｗ膜 １９ 上部電極 ２０ 配線 ２１ 配線 ２２ 層間絶縁膜 ２３ 配線 ２４ 配線 ２５ 配線 ２６ 配線 ２７ 配線 ２８ 接続孔 ２９ 接続孔 ３０ 層間絶縁膜 ３１ 配線 ３２ 配線 ３３ 配線 ３５ Ｗ膜 ３６ Ａｌ合金膜
Claims (9)
- 【請求項１】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部にビット線を配置し、前記ビット
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のメモリセルを備えたＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に堆積した第１導電膜をパターニン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極お
よび周辺回路のＭＩＳＦＥＴのゲート電極を形成する工
程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
記周辺回路のＭＩＳＦＥＴの上層に堆積した第１絶縁膜
を開孔して、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域の一方に達する第１接続孔を形成する
工程、（ｃ）前記第１接続孔の内部を含む前記第１絶縁
膜の上層に堆積した第２導電膜をパターニングして、前
記第１接続孔を通じて前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレイン領域の一方に接続されるビット線
を形成する工程、（ｄ）前記ビット線の上層に堆積した
第２絶縁膜および前記第１絶縁膜を開孔して、前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他
方に達する第２接続孔を形成する工程、（ｅ）前記第２
接続孔の内部を含む前記第２絶縁膜の上層に堆積した第
３導電膜をパターニングして、前記第２接続孔を通じて
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
領域の他方に接続される情報蓄積用容量素子の下部電極
を形成する工程、（ｆ）前記下部電極の上層に情報蓄積
用容量素子の容量絶縁膜を堆積した後、前記容量絶縁
膜、前記第２絶縁膜および前記第１絶縁膜を開孔して、
前記周辺回路のＭＩＳＦＥＴに達する第３接続孔を形成
する工程、（ｇ）前記第３接続孔の内部を含む前記容量
絶縁膜上に堆積した第４導電膜をパターニングして、情
報蓄積用容量素子の上部電極と、前記第３接続孔を通じ
て前記周辺回路のＭＩＳＦＥＴに接続される第１配線と
を形成する工程、（ｈ）前記上部電極および前記第１配
線の上層に堆積した第３絶縁膜を開孔して、前記上部電
極に達する第４接続孔と、前記第１配線に達する第５接
続孔とを形成する工程、（ｉ）前記第４接続孔および第
５接続孔の内部を含む前記第３絶縁膜上に堆積した第５
導電膜をパターニングして、前記第４接続孔を通じて前
記上部電極に接続される第２配線と、前記第５接続孔を
通じて前記第１配線に接続される第３配線とを形成する
工程、を含むことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部にビット線を配置し、前記ビット
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のメモリセルを備えたＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に堆積した第１導電膜をパターニン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極お
よび周辺回路のＭＩＳＦＥＴのゲート電極を形成する工
程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
記周辺回路のＭＩＳＦＥＴの上層に堆積した第１絶縁膜
を開孔して、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域の一方に達する第１接続孔を形成する
工程、（ｃ）前記第１接続孔の内部を含む前記第１絶縁
膜の上層に堆積した第２導電膜をパターニングして、前
記第１接続孔を通じて前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレイン領域の一方に接続されるビット線
を形成する工程、（ｄ）前記ビット線の上層に堆積した
第２絶縁膜および前記第１絶縁膜を開孔して、前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他
方に達する第２接続孔を形成する工程、（ｅ）前記第２
接続孔の内部を含む前記第２絶縁膜の上層に堆積した第
３導電膜をパターニングして、前記第２接続孔を通じて
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
領域の他方に接続される情報蓄積用容量素子の下部電極
を形成する工程、（ｆ）前記下部電極の上層に情報蓄積
用容量素子の容量絶縁膜および第４導電膜を堆積した
後、前記第４導電膜、前記容量絶縁膜、前記第２絶縁膜
および前記第１絶縁膜を開孔して、前記周辺回路のＭＩ
ＳＦＥＴに達する第３接続孔を形成する工程、（ｇ）前
記第３接続孔の内部を含む前記容量絶縁膜上に堆積した
第５導電膜および前記第４導電膜をパターニングして、
情報蓄積用容量素子の上部電極と、前記第３接続孔を通
じて前記周辺回路のＭＩＳＦＥＴに接続される第１配線
とを形成する工程、（ｈ）前記上部電極および前記第１
配線の上層に堆積した第３絶縁膜を開孔して、前記上部
電極に達する第４接続孔と、前記第１配線に達する第５
接続孔とを形成する工程、（ｉ）前記第４接続孔および
第５接続孔の内部を含む前記第３絶縁膜上に堆積した第
６導電膜をパターニングして、前記第４接続孔を通じて
前記上部電極に接続される第２配線と、前記第５接続孔
を通じて前記第１配線に接続される第３配線とを形成す
る工程、を含むことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項３】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部にビット線を配置し、前記ビット
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のメモリセルを備えたＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に堆積した第１導電膜をパターニン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極お
よび周辺回路のＭＩＳＦＥＴのゲート電極を形成する工
程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
記周辺回路のＭＩＳＦＥＴの上層に堆積した第１絶縁膜
を開孔して、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域の一方に達する第１接続孔を形成する
工程、（ｃ）前記第１接続孔の内部を含む前記第１絶縁
膜の上層に堆積した第２導電膜をパターニングして、前
記第１接続孔を通じて前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレイン領域の一方に接続されるビット線
を形成する工程、（ｄ）前記ビット線の上層に堆積した
第２絶縁膜および前記第１絶縁膜を開孔して、前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他
方に達する第２接続孔を形成する工程、（ｅ）前記第２
接続孔の内部を含む前記第２絶縁膜の上層に堆積した第
３導電膜をパターニングして、前記第２接続孔を通じて
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
領域の他方に接続される情報蓄積用容量素子の下部電極
を形成する工程、（ｆ）前記下部電極の上層に情報蓄積
用容量素子の容量絶縁膜を堆積した後、前記容量絶縁
膜、前記第２絶縁膜および前記第１絶縁膜を開孔して、
前記周辺回路のＭＩＳＦＥＴに達する第３接続孔を形成
する工程、（ｇ）前記第３接続孔の内部に第４導電膜を
埋め込む工程、（ｈ）前記第３接続孔の内部を含む前記
容量絶縁膜上に堆積した第５導電膜をパターニングし
て、情報蓄積用容量素子の上部電極と、前記第３接続孔
を通じて前記周辺回路のＭＩＳＦＥＴに接続される第１
配線とを形成する工程、（ｉ）前記上部電極および前記
第１配線の上層に堆積した第３絶縁膜を開孔して、前記
上部電極に達する第４接続孔と、前記第１配線に達する
第５接続孔とを形成する工程、（ｊ）前記第４接続孔お
よび第５接続孔の内部を含む前記第３絶縁膜上に堆積し
た第６導電膜をパターニングして、前記第４接続孔を通
じて前記上部電極に接続される第２配線と、前記第５接
続孔を通じて前記第１配線に接続される第３配線とを形
成する工程、を含むことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記第３接続孔の内部への前記第４導
電膜の埋め込みは、前記第４導電膜の堆積とエッチバッ
ク法との組み合わせ、前記第４導電膜の堆積と化学的研
磨法との組み合わせ、または前記第４導電膜の堆積とリ
フロー法との組み合わせのいづれかの方法で行うことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部にビット線を配置し、前記ビット
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のメモリセルを備えたＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に堆積した第１導電膜をパターニン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極お
よび周辺回路のＭＩＳＦＥＴのゲート電極を形成する工
程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
記周辺回路のＭＩＳＦＥＴの上層に堆積した第１絶縁膜
を開孔して、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域の一方に達する第１接続孔を形成する
工程、（ｃ）前記第１接続孔の内部を含む前記第１絶縁
膜の上層に堆積した第２導電膜をパターニングして、前
記第１接続孔を通じて前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレイン領域の一方に接続されるビット線
を形成する工程、（ｄ）前記ビット線の上層に堆積した
第２絶縁膜および前記第１絶縁膜を開孔して、前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域の他
方に達する第２接続孔を形成する工程、（ｅ）前記第２
接続孔の内部を含む前記第２絶縁膜の上層に堆積した第
３導電膜をパターニングして、前記第２接続孔を通じて
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
領域の他方に接続される情報蓄積用容量素子の下部電極
を形成する工程、（ｆ）前記下部電極の上層に情報蓄積
用容量素子の容量絶縁膜および第４導電膜を堆積した
後、前記第４導電膜、前記容量絶縁膜、前記第２絶縁膜
および前記第１絶縁膜を開孔して、前記周辺回路のＭＩ
ＳＦＥＴに達する第３接続孔を形成する工程、（ｇ）前
記第３接続孔の内部に第５導電膜を埋め込む工程、
（ｈ）前記第３接続孔の内部を含む前記容量絶縁膜上に
堆積した第６導電膜および前記第４導電膜をパターニン
グして、情報蓄積用容量素子の上部電極と、前記第３接
続孔を通じて前記周辺回路のＭＩＳＦＥＴに接続される
第１配線とを形成する工程、（ｉ）前記上部電極および
前記第１配線の上層に堆積した第３絶縁膜を開孔して、
前記上部電極に達する第４接続孔と、前記第１配線に達
する第５接続孔とを形成する工程、（ｊ）前記第４接続
孔および第５接続孔の内部を含む前記第３絶縁膜上に堆
積した第７導電膜をパターニングして、前記第４接続孔
を通じて前記上部電極に接続される第２配線と、前記第
５接続孔を通じて前記第１配線に接続される第３配線と
を形成する工程、を含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法であって、前記第３接続孔の内部への前記第５導
電膜の埋め込みは、前記第５導電膜の堆積とエッチバッ
ク法との組み合わせ、前記第５導電膜の堆積と化学的機
械研磨法との組み合わせ、または前記第５導電膜の堆積
とリフロー法との組み合わせのいずれかの方法で行うこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部にビット線を配置し、前記ビット
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のメモリセルを備えたＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に堆積した第１導電膜をパターニン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極お
よび周辺回路のＭＩＳＦＥＴのゲート電極を形成する工
程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
記周辺回路のＭＩＳＦＥＴの上層に堆積した第１絶縁膜
を開孔して、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレイン領域の一方に達する第１接続孔を形成する
工程、（ｃ）前記第１接続孔の内部を含む前記第１絶縁
膜の上層に堆積した第２導電膜をパターニングして、前
記第１接続孔を通じて前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレイン領域の一方に接続されるビット線
を形成する工程、（ｄ）前記ビット線の上層に第２絶縁
膜を堆積した後、前記メモリセル選択用ＭＩＳＦＥＴの
上層の前記第２絶縁膜をエッチングすることにより、前
記メモリセル選択用ＭＩＳＦＥＴの上層の前記第２絶縁
膜の膜厚を前記周辺回路のＭＩＳＦＥＴの上層のそれに
比べて薄くする工程、（ｅ）前記第２絶縁膜および前記
第１絶縁膜を開孔して、前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレイン領域の他方に達する第２接続孔
を形成する工程、（ｆ）前記第２接続孔の内部を含む前
記第２絶縁膜の上層に堆積した第３導電膜をパターニン
グして、前記第２接続孔を通じて前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレイン領域の他方に接続され
る情報蓄積用容量素子の下部電極を形成する工程、
（ｇ）前記下部電極の上層に情報蓄積用容量素子の容量
絶縁膜を堆積した後、前記容量絶縁膜、前記第２絶縁膜
および前記第１絶縁膜を開孔して、前記周辺回路のＭＩ
ＳＦＥＴに達する第３接続孔を形成する工程、（ｈ）前
記第３接続孔の内部に第４導電膜を埋め込む工程、
（ｉ）前記容量絶縁膜上に堆積した第５導電膜をパター
ニングして、情報蓄積用容量素子の上部電極と、前記第
３接続孔を通じて前記周辺回路のＭＩＳＦＥＴに接続さ
れる第１配線とを形成する工程、（ｊ）前記上部電極お
よび前記第１配線の上層に堆積した第３絶縁膜を開孔し
て、前記上部電極に達する第４接続孔と、前記第１配線
に達する第５接続孔とを形成する工程、（ｋ）前記第４
接続孔および第５接続孔の内部を含む前記第３絶縁膜上
に堆積した第６導電膜をパターニングして、前記第４接
続孔を通じて前記上部電極に接続される第２配線と、前
記第５接続孔を通じて前記第１配線に接続される第３配
線とを形成する工程、を含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、前記第３接続孔の内部への前記第４導
電膜の埋め込みは、前記第４導電膜の堆積と化学的研磨
法との組み合わせで行うことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項９】 請求項１〜８のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記情報蓄積用
容量素子の上部電極と前記第１配線とを構成する導電膜
は、多結晶シリコン膜、チタン膜、チタンナイトライド
膜、タングステン膜、タングステンシリサイド膜、アル
ミニウム膜、チタンシリサイド膜のいずれか１種、また
は２種以上の組み合わせからなることを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217953A JPH0964303A (ja) | 1995-08-25 | 1995-08-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217953A JPH0964303A (ja) | 1995-08-25 | 1995-08-25 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964303A true JPH0964303A (ja) | 1997-03-07 |
Family
ID=16712310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7217953A Pending JPH0964303A (ja) | 1995-08-25 | 1995-08-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964303A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-08-25 JP JP7217953A patent/JPH0964303A/ja active Pending
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