JPH0964321A - Ｓｏｉ基板の製造方法 - Google Patents

Ｓｏｉ基板の製造方法

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JPH0964321A
JPH0964321A JP7254424A JP25442495A JPH0964321A JP H0964321 A JPH0964321 A JP H0964321A JP 7254424 A JP7254424 A JP 7254424A JP 25442495 A JP25442495 A JP 25442495A JP H0964321 A JPH0964321 A JP H0964321A
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wafer
bonded
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Yuichi Nakayoshi
雄一 中吉
Akihiro Ishii
明洋 石井
Hiroaki Yamamoto
博昭 山本
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Komatsu Electronic Metals Co Ltd
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Mechanical Treatment Of Semiconductor (AREA)
  • Weting (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 周縁部の欠陥がなく、且つ製造効率を著しく
向上させることができるＳＯＩ基板の製造方法を提供す
る。 【解決手段】 活性基板１と支持基板２を貼り合わせ貼
合せウェハ４を得る。活性基板１を平面研削する。スピ
ンエッチングにより活性基板１をエッチングする。ＰＡ
ＣＥ加工により活性基板１を薄膜化と当時に、貼合せウ
ェハ４の周縁部の未接着部分を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、活性基板となる半
導体ウェハと支持基板となる半導体ウェハを貼り合わせ
た貼合せウェハを、ＰＡＣＥ加工することにより活性基
板を薄膜化して得られるＳＯＩ基板の製造方法に関する
ものである。
【０００２】近年、半導体ウェハは、集積回路の高速化
のためにＳＯＩ基板の需要が高まりつつある。特に、そ
の高速化をさらに向上させる目的で活性基板を薄膜化さ
せたＳＯＩ基板が多く用いられるようになってきてい
る。この活性基板を薄膜化させたＳＯＩ基板は、従来、
次の工程で製造される。 （１）活性基板１１となる半導体ウェハと支持基板１２
となる半導体ウェハを貼り合わせて貼合せウェハ１４を
得る〔図２（ａ）参照〕。 （２）貼合せウェハ１４の活性基板１１の周縁部をＬ字
面取りする〔図２（ｂ）参照〕。 （３）Ｌ字面取りされた貼合せウェハ１４をアルカリエ
ッチングし、周囲の酸化膜１３と周縁部の未接着部分を
除去する〔図２（ｃ）参照〕。 （４）アルカリエッチングされた貼合せウェハ１４の活
性基板１１を平面研削し、厚みを減ずる〔図２（ｄ）参
照〕。 （５）平面研削された活性基板１１を研磨し、更に厚み
を減ずる〔図２（ｅ）参照〕。 （６）研磨された活性基板１１をＰＡＣＥ加工により薄
膜化する〔図２（ｆ）参照〕。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た製造方法によるとエッチングレートのコントロールが
難しく、周縁部の欠陥が発生しやすいという問題があっ
た。また、Ｌ字面取り及びアルカリエッチングといった
リードタイムの長い工程があるため、その製造数には限
界があり、効率が悪いという問題があった。本発明は、
上記問題に鑑みなされたもので、周縁部の欠陥がなく、
且つ製造効率を著しく向上させることができるＳＯＩ基
板の製造方法を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】このため本発明では、活
性基板となる半導体ウェハと支持基板となる半導体ウェ
ハを貼り合わせた貼合せウェハを、ＰＡＣＥ加工するこ
とにより活性基板を薄膜化して得られるＳＯＩ基板の製
造方法において、貼合せウェハ周縁部の未接着部分の除
去をＰＡＣＥ加工により行うようにしたものである。ま
た、ＳＯＩ基板の製造方法を、活性基板となる半導体ウ
ェハと支持基板となる半導体ウェハを貼り合わせて貼合
せウェハを得、貼合せウェハの活性基板を平面研削し、
平面研削された活性基板をスピンエッチングによりエッ
チングし、エッチングされた活性基板をＰＡＣＥ加工に
より薄膜化すると同時に、周縁部の未接着部分を除去す
るようにしたものである。
【０００５】
【発明の実施の形態】次に、本発明に係るＳＯＩ基板の
製造方法の各実施例を図面に基づき説明する。図１は本
発明に係るＳＯＩ基板の製造方法の各工程における貼合
せウェハを示す部分側断面図、図２は従来技術のＳＯＩ
基板の製造方法の各工程における貼合せウェハを示す側
断面図である。
【０００６】まず、本発明に係るＳＯＩ基板の製造方法
について説明する。 （１）図１（ａ）に示すように、従来技術と同様に活性
基板１となる半導体ウェハと支持基板２となる半導体ウ
ェハを貼り合わせ、その周囲に酸化膜３を形成させた貼
合せウェハ４を得る。 （２）図１（ｂ）に示すように、活性基板１を平面研削
し、その厚さが１５μｍ程度になるまで厚さを減ずる。 （３）図１（ｃ）に示すように、さらにスピンエッチン
グにより厚さが３μｍ程度になるまで活性基板１をエッ
チングする。 （４）図１（ｄ）に示すように、厚さが０．１〜０．２
μｍになるまでＰＡＣＥ加工により活性基板１を薄膜化
する。この際、ＰＡＣＥ加工のプログラムを活性基板１
の周縁部を除去するように設定し、薄膜化と同時に貼合
せウェハ４の周縁部の未接着部分を除去する。
【０００７】スピンエッチングに使用されるエッチング
液は、エッチングレート及び加工ムラを防止する理由か
ら混酸が好適であり、例えば、フッ酸、硝酸、正リン酸
及び硫酸の混合液などがある。
【０００８】この製造方法によれば、従来技術の製造方
法にあったＬ字面取り及びアルカリエッチングといった
工程を省くことができ、これにより製造時間を大幅に減
らすことができる。また、スピンエッチングは従来技術
の研磨に比し、リードタイムが少ないため、より製造効
率が向上できる。
【０００９】
【実施例】次に、本発明に係る具体的実施例を示す。表
１は、本発明の製造方法と従来技術の製造方法との製造
効率における違いを示す表である。
【表１】 この表１からわかるように、ＳＯＩ基板１０００枚を生
産するにあたり、およそ５８２時間かかっていたもの
が、本発明の製造方法によると、およそ３分の１のわず
か２０９時間しかかからず、大幅な効率の向上が見られ
る。
【００１０】
【発明の効果】本発明では以上のように構成したので、
従来技術より加工工程を減らすことができ、これにより
製造効率を大幅に向上できるという優れた効果がある。
また、貼合せウェハ周縁部の未接着部分の除去をＰＡＣ
Ｅ加工により行うため、従来技術のエッチングでは発生
しやすかった周縁部の欠損を少なくすることができると
いう優れた効果がある。
【図面の簡単な説明】
【図１】本発明に係るＳＯＩ基板の製造方法の各工程に
おける貼合せウェハを示す部分側断面図ある。
【図２】従来技術のＳＯＩ基板の製造方法の各工程にお
ける貼合せウェハを示す側断面図ある。
【符号の説明】
１ 活性基板 ２ 支持基板 ３ 酸化膜 ４ 貼合せウェハ １１ 活性基板 １２ 支持基板 １３ 酸化膜 １４ 貼合せウェハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 活性基板となる半導体ウェハと支持基板
    となる半導体ウェハを貼り合わせた貼合せウェハを、Ｐ
    ＡＣＥ加工することにより活性基板を薄膜化して得られ
    るＳＯＩ基板の製造方法において、貼合せウェハ周縁部
    の未接着部分の除去をＰＡＣＥ加工により行うことを特
    徴とするＳＯＩ基板の製造方法。
  2. 【請求項２】 次の工程からなることを特徴とするＳＯ
    Ｉ基板の製造方法。 （１）活性基板となる半導体ウェハと支持基板となる半
    導体ウェハを貼り合わせて貼合せウェハを得る貼り合わ
    せ工程。 （２）貼合せウェハの活性基板を平面研削する平面研削
    工程。 （３）平面研削された活性基板をスピンエッチングによ
    りエッチングするエッチング工程。 （４）エッチングされた活性基板をＰＡＣＥ加工により
    薄膜化すると同時に、周縁部の未接着部分を除去するＰ
    ＡＣＥ加工工程。
  3. 【請求項３】 スピンエッチングのエッチング液が混酸
    であることを特徴とする請求項２記載のＳＯＩ基板の製
    造方法。
  4. 【請求項４】 混酸が、フッ酸、硝酸、正リン酸及び硫
    酸からなることを特徴とする請求項３記載のＳＯＩ基板
    の製造方法。
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