JPH03109731A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH03109731A JPH03109731A JP1248765A JP24876589A JPH03109731A JP H03109731 A JPH03109731 A JP H03109731A JP 1248765 A JP1248765 A JP 1248765A JP 24876589 A JP24876589 A JP 24876589A JP H03109731 A JPH03109731 A JP H03109731A
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- JP
- Japan
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- semiconductor substrate
- layer
- impurity concentration
- substrate
- thickness
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- Pending
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- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板を貼合わせて絶縁膜上に薄い半導体
基板層を形成した半導体基板の製造方法に関する。
基板層を形成した半導体基板の製造方法に関する。
本発明は不純物濃度の高い半導体基板の表面に不純物濃
度の低い半導体基板層を形成した半導体基板を絶縁膜を
介して別の基板に貼合わせて、研摩と不純物濃度差によ
る選択エツチング、犠牲酸化とを組み合わせて、絶縁膜
上に１１Ｍ以下の均一で薄い半導体基板層を存する半導
体基板の実用的な製造方法を捉供するものである。
度の低い半導体基板層を形成した半導体基板を絶縁膜を
介して別の基板に貼合わせて、研摩と不純物濃度差によ
る選択エツチング、犠牲酸化とを組み合わせて、絶縁膜
上に１１Ｍ以下の均一で薄い半導体基板層を存する半導
体基板の実用的な製造方法を捉供するものである。
従来、絶縁股上に薄い半導体基板層を形成する方法とし
て、貼り合わせ基板が知られている。
て、貼り合わせ基板が知られている。
第２図は従来の貼合わせ半導体基板の製造工程順の断面
図である。
図である。
半導体基板２１に酸化膜２３を形成する（第２図（ａ）
）前記半導体基板２１を酸化膜２３を介して別の貼合わ
せ基板２４に貼合わせる（第２図山））。
）前記半導体基板２１を酸化膜２３を介して別の貼合わ
せ基板２４に貼合わせる（第２図山））。
前記半導体基板２１を研摩し半導体基板２１を薄くして
、従来の貼合わせ半導体基板は完成する。
、従来の貼合わせ半導体基板は完成する。
第２図（Ｃ））。
絶縁膜上の半導体基板２１の厚みは１ｆｆｌ以下が望ま
しいが、半導体基板全面を１１１ｍ以下に均一に研摩す
ることは困難で、半導体基板２１の厚みは２〜３−程度
にするのが限界であった。
しいが、半導体基板全面を１１１ｍ以下に均一に研摩す
ることは困難で、半導体基板２１の厚みは２〜３−程度
にするのが限界であった。
本発明は前記課題を解決するために、不純物濃度の高い
半導体基板表面に、不純物濃度が低く、厚さも薄いエピ
タキシャル層を形成し、この基板を別の貼合わせ基板に
絶縁膜を介して貼合わせて、研摩と不純物濃度差による
選択エツチング、犠牲酸化とを組合わせて、不純物濃度
の高い半導体基板を除去して、絶縁膜上に不純物濃度の
低いエピタキシャル基板層のみを残して、絶Ｉ！膜上に
薄く、かつ、均一な半導体基板層を形成するものである
。
半導体基板表面に、不純物濃度が低く、厚さも薄いエピ
タキシャル層を形成し、この基板を別の貼合わせ基板に
絶縁膜を介して貼合わせて、研摩と不純物濃度差による
選択エツチング、犠牲酸化とを組合わせて、不純物濃度
の高い半導体基板を除去して、絶縁膜上に不純物濃度の
低いエピタキシャル基板層のみを残して、絶Ｉ！膜上に
薄く、かつ、均一な半導体基板層を形成するものである
。
〔実施例〕
以下本発明の詳細を図面を用いて説明する。
第１図は本発明の半導体基板の製造方法を示す工程順断
面図である。
面図である。
第１図１ａｌは、不純物濃度が１０ ’ ”ｃｍ−’以
上の濃度の高い半導体基板１に不純物濃度の低いエピタ
キシャルＮ（以下エビ層）２を形成した工程の断面図で
ある。
上の濃度の高い半導体基板１に不純物濃度の低いエピタ
キシャルＮ（以下エビ層）２を形成した工程の断面図で
ある。
第１回出）は前記エビ層２の表面に酸化膜３を形成した
工程の断面図である。
工程の断面図である。
第１図（Ｃ）は酸化！ｌ！３を介して別の貼合わせ基板
４に半導体基板１を貼合わせた工程の断面図である。
４に半導体基板１を貼合わせた工程の断面図である。
第１図１ｄｌは貼合わせた半導体基板１を研摩し薄くし
た工程の断面図である０機械的な研摩は、半導体基板ｌ
を薄くするスピードが速い。しかし、厚みむらは大きい
、そこで、不純物濃度の高い半導体基板１を薄く残して
いる。
た工程の断面図である０機械的な研摩は、半導体基板ｌ
を薄くするスピードが速い。しかし、厚みむらは大きい
、そこで、不純物濃度の高い半導体基板１を薄く残して
いる。
第１図１ｅｔは、１０”ｃｓ＋−”以上の不純物濃度の
高い半導体基板のみを選択的にエツチングする例えば、
フン酸と硝酸、酢酸を１：３：８に混合したエツチング
液に貼合わせた半導体基板ｌを浸し、不純物濃度の高い
半導体基板１をエツチング除去した工程の断面図である
。不純物濃度の高い半導体基板１はエツチング液によっ
てエツチング除去されるが、不純物濃度の低いエビ層２
はエツチングされずに残る。したがって、残った絶縁膜
上の半導体基板はエビ層２のみで、その厚みはエビ層２
を成長させた時のエビ層でほぼ決まる。エビ層の厚みの
制御は容易で厚みむらはほとんど生じない。
高い半導体基板のみを選択的にエツチングする例えば、
フン酸と硝酸、酢酸を１：３：８に混合したエツチング
液に貼合わせた半導体基板ｌを浸し、不純物濃度の高い
半導体基板１をエツチング除去した工程の断面図である
。不純物濃度の高い半導体基板１はエツチング液によっ
てエツチング除去されるが、不純物濃度の低いエビ層２
はエツチングされずに残る。したがって、残った絶縁膜
上の半導体基板はエビ層２のみで、その厚みはエビ層２
を成長させた時のエビ層でほぼ決まる。エビ層の厚みの
制御は容易で厚みむらはほとんど生じない。
そこで、研摩によって生じた絶縁股上の半導体基板１の
厚みむらは無くすことができる。
厚みむらは無くすことができる。
第１図（ｆｌはエビ層２を酸化してエビ層の厚みを薄く
する酸化膜５を形成する工程の断面図である。
する酸化膜５を形成する工程の断面図である。
この酸化膜５の形成により、エビＮ２の厚みをより薄く
制御するものである。また、選択エツチングにより生じ
たエビ層２の表面の欠陥を取除く効果もある。
制御するものである。また、選択エツチングにより生じ
たエビ層２の表面の欠陥を取除く効果もある。
第１図（ｇ）は酸化膜５をエツチング除去して、本発明
の半導体基板を完成させた工程の断面図である。また、
この工程でエビ層２の厚みが所望の厚みより厚い場合は
、酸化膜５を形成し除去する工程を繰り返せば良いこと
は明らかである。
の半導体基板を完成させた工程の断面図である。また、
この工程でエビ層２の厚みが所望の厚みより厚い場合は
、酸化膜５を形成し除去する工程を繰り返せば良いこと
は明らかである。
本発明の製造方法を用いれば、絶縁膜上の半導体基板層
の厚みを０．５ｎ以下にすることも可能で理想的な絶縁
膜分離と接合容量を実現した高速ＭＯＳ集積回路等に用
いる半導体基板を製造できる。
の厚みを０．５ｎ以下にすることも可能で理想的な絶縁
膜分離と接合容量を実現した高速ＭＯＳ集積回路等に用
いる半導体基板を製造できる。
以上の説明で明らかなように、本発明は不純物濃度の高
い半導体基板に不純物濃度の低いエビ層を形成し、酸化
膜を介して貼合わせた基板に貼合わせ、研摩と不純物濃
度による選択エツチング、犠牲酸化とを組合わせて、絶
縁膜上に薄く、かつ、厚みむらのない半導体基板を実現
できるものである。
い半導体基板に不純物濃度の低いエビ層を形成し、酸化
膜を介して貼合わせた基板に貼合わせ、研摩と不純物濃
度による選択エツチング、犠牲酸化とを組合わせて、絶
縁膜上に薄く、かつ、厚みむらのない半導体基板を実現
できるものである。
第１図は本発明の半導体基板の製造方法を示す工程順断
面図、第２図は従来の半導体基板の製造方法を示す工程
順の断面図である。 １１２１・・・半導体基板 ２・ ・ ・ ・ ・エビ層 ３．２３・・・酸化膜 ４゜ ２４・ ・貼合わせ基板 ・酸化膜 以 上
面図、第２図は従来の半導体基板の製造方法を示す工程
順の断面図である。 １１２１・・・半導体基板 ２・ ・ ・ ・ ・エビ層 ３．２３・・・酸化膜 ４゜ ２４・ ・貼合わせ基板 ・酸化膜 以 上
Claims (1)
- 【特許請求の範囲】 不純物濃度の高い半導体基板表面に、不純物濃度の低い
層を形成する工程と、 前記不純物濃度の低い層の上に絶縁膜を介して基板を貼
合わせる工程と、 前記不純物濃度の高い半導体基板を研摩し薄くする工程
と、 前記不純物濃度の高い半導体基板をエッチング除去する
工程と、 前記不純物濃度の低い層を酸化し、酸化膜を形成し、前
記酸化膜を除去する工程とから成る半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248765A JPH03109731A (ja) | 1989-09-25 | 1989-09-25 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248765A JPH03109731A (ja) | 1989-09-25 | 1989-09-25 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109731A true JPH03109731A (ja) | 1991-05-09 |
Family
ID=17183044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248765A Pending JPH03109731A (ja) | 1989-09-25 | 1989-09-25 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109731A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183477A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体基板の製造方法 |
| US5466631A (en) * | 1991-10-11 | 1995-11-14 | Canon Kabushiki Kaisha | Method for producing semiconductor articles |
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| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
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| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
| US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
-
1989
- 1989-09-25 JP JP1248765A patent/JPH03109731A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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