JPH0964342A - 高耐圧半導体装置およびその製造方法 - Google Patents
高耐圧半導体装置およびその製造方法Info
- Publication number
- JPH0964342A JPH0964342A JP7213523A JP21352395A JPH0964342A JP H0964342 A JPH0964342 A JP H0964342A JP 7213523 A JP7213523 A JP 7213523A JP 21352395 A JP21352395 A JP 21352395A JP H0964342 A JPH0964342 A JP H0964342A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- impurity diffusion
- concentration
- region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
- H10D62/107—Buried supplementary regions, e.g. buried guard rings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
- H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 オフ動作時における耐圧を低下させることな
くオン動作時における素子抵抗を低減する。 【解決手段】 ｐ型半導体基板１の主表面上にはｎ- 層
２が形成される。このｎ - 層２の表面にはｐ- 拡散領域
５が形成される。このｐ- 拡散領域５の一方の端部に連
なるようにｐ拡散領域６が形成される。ｐ- 拡散領域５
内には、このｐ-拡散領域５よりも高濃度のｐ型の不純
物を含むｐ拡散領域２０が複数個形成される。ｐ- 拡散
領域５と間隔をあけてｐ拡散領域３が形成される。この
ｐ拡散領域３とｐ- 拡散領域５の間に位置するｎ- 層２
の表面上に酸化膜１０を介在してゲート電極９が形成さ
れる。ｐ拡散領域６の表面と接触してドレイン電極１２
が形成される。また、ｐ拡散領域３と隣接してｎ拡散領
域４が形成され、このｎ拡散領域４とｐ拡散領域３との
双方の表面に接触してソース電極１１が形成される。
くオン動作時における素子抵抗を低減する。 【解決手段】 ｐ型半導体基板１の主表面上にはｎ- 層
２が形成される。このｎ - 層２の表面にはｐ- 拡散領域
５が形成される。このｐ- 拡散領域５の一方の端部に連
なるようにｐ拡散領域６が形成される。ｐ- 拡散領域５
内には、このｐ-拡散領域５よりも高濃度のｐ型の不純
物を含むｐ拡散領域２０が複数個形成される。ｐ- 拡散
領域５と間隔をあけてｐ拡散領域３が形成される。この
ｐ拡散領域３とｐ- 拡散領域５の間に位置するｎ- 層２
の表面上に酸化膜１０を介在してゲート電極９が形成さ
れる。ｐ拡散領域６の表面と接触してドレイン電極１２
が形成される。また、ｐ拡散領域３と隣接してｎ拡散領
域４が形成され、このｎ拡散領域４とｐ拡散領域３との
双方の表面に接触してソース電極１１が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧半導体装
置およびその製造方法に関し、特に、制御電極の電圧に
よって電流導通状態と電流遮断状態とが実現される高耐
圧半導体装置に関するものである。
置およびその製造方法に関し、特に、制御電極の電圧に
よって電流導通状態と電流遮断状態とが実現される高耐
圧半導体装置に関するものである。
【０００２】
【従来の技術】以下、図４０〜図５５を用いて、従来の
高耐圧半導体装置の構造および動作について説明する。
図４０は、従来の高耐圧半導体装置の第１の例を示す部
分断面図である。
高耐圧半導体装置の構造および動作について説明する。
図４０は、従来の高耐圧半導体装置の第１の例を示す部
分断面図である。
【０００３】図４０を参照して、ｐ型半導体基板１の主
表面上にはｎ- 層２が形成される。このｎ- 層２とｐ型
半導体基板１との境界部には、ｎ+ 埋込拡散領域８が形
成される。また、ｎ- 層２を深さ方向に貫通してｐ型半
導体基板１の主表面に達するようにｐ拡散領域７が形成
されている。ｎ- 層２の表面には、ｐチャネルＭＯＳト
ランジスタ１４が形成されている。このｐチャネルＭＯ
Ｓトランジスタ１４は、ｐ- 拡散領域５と、ｐ+ 拡散領
域３と、ゲート電極（制御電極）９とで構成される。
表面上にはｎ- 層２が形成される。このｎ- 層２とｐ型
半導体基板１との境界部には、ｎ+ 埋込拡散領域８が形
成される。また、ｎ- 層２を深さ方向に貫通してｐ型半
導体基板１の主表面に達するようにｐ拡散領域７が形成
されている。ｎ- 層２の表面には、ｐチャネルＭＯＳト
ランジスタ１４が形成されている。このｐチャネルＭＯ
Ｓトランジスタ１４は、ｐ- 拡散領域５と、ｐ+ 拡散領
域３と、ゲート電極（制御電極）９とで構成される。
【０００４】ｐ+ 拡散領域３に隣接してｎ+ 拡散領域４
が形成される。また、ｐ+ 拡散領域３とｎ+ 拡散領域４
とを取囲むようにｎ拡散領域４ａが形成される。ｎ+ 拡
散領域４とｐ+ 拡散領域３との双方に接触するようにソ
ース電極１１が形成される。このソース電極１１は、酸
化膜１０を介在してゲート電極９上およびｐ- 拡散領域
５上に延在する。ｐ- 拡散領域５の一方の端部と連なる
ようにｐ+ 拡散領域６が形成される。このｐ+ 拡散領域
６表面上にはドレイン電極１２が形成される。一方、ｐ
型半導体基板１の裏面上には、基板電極（裏面電極）１
３が形成されている。
が形成される。また、ｐ+ 拡散領域３とｎ+ 拡散領域４
とを取囲むようにｎ拡散領域４ａが形成される。ｎ+ 拡
散領域４とｐ+ 拡散領域３との双方に接触するようにソ
ース電極１１が形成される。このソース電極１１は、酸
化膜１０を介在してゲート電極９上およびｐ- 拡散領域
５上に延在する。ｐ- 拡散領域５の一方の端部と連なる
ようにｐ+ 拡散領域６が形成される。このｐ+ 拡散領域
６表面上にはドレイン電極１２が形成される。一方、ｐ
型半導体基板１の裏面上には、基板電極（裏面電極）１
３が形成されている。
【０００５】次に、図４１〜図４３を用いて、図４０に
示される高耐圧半導体装置の動作について説明する。ま
ず、図４１および図４２を用いて、オフ動作について説
明する。図４１と図４２は、図４０に示される高耐圧半
導体装置のオフ動作時の空乏層の状態を段階的に示す図
である。
示される高耐圧半導体装置の動作について説明する。ま
ず、図４１および図４２を用いて、オフ動作について説
明する。図４１と図４２は、図４０に示される高耐圧半
導体装置のオフ動作時の空乏層の状態を段階的に示す図
である。
【０００６】まず図４１および図４２を参照して、ドレ
イン電極１２と基板電極１３の電位を０Ｖとし、ゲート
電極９とソース電極１１とに正電位（＋Ｖｃｃ）を印加
する。それにより、主に、ｎ- 層２とｐ型半導体基板１
との界面のｐｎ接合部Ｂと、ｎ- 層２とｐ拡散領域７と
の界面のｐｎ接合部Ａと、ｎ- 層２とｐ- 拡散領域５と
の界面のｐｎ接合部Ｃから空乏層が伸びる。
イン電極１２と基板電極１３の電位を０Ｖとし、ゲート
電極９とソース電極１１とに正電位（＋Ｖｃｃ）を印加
する。それにより、主に、ｎ- 層２とｐ型半導体基板１
との界面のｐｎ接合部Ｂと、ｎ- 層２とｐ拡散領域７と
の界面のｐｎ接合部Ａと、ｎ- 層２とｐ- 拡散領域５と
の界面のｐｎ接合部Ｃから空乏層が伸びる。
【０００７】このとき、ｐｎ接合部Ａから伸びる空乏層
は、ｐｎ接合部Ｂから伸びる空乏層の影響で通常より伸
びやすくなる。そのため、ｐｎ接合部Ａ近傍の電界は比
較的小さい値に保たれる。この効果は、ｐ型半導体基板
１の濃度や、ｎ- 層２に含まれるｎ型の不純物濃度や、
ｎ- 層２の厚みなどを最適化することによって実現さ
れ、一般にＲＥＳＵＲＦ（REduced SURface Field ）効
果と呼ばれている。
は、ｐｎ接合部Ｂから伸びる空乏層の影響で通常より伸
びやすくなる。そのため、ｐｎ接合部Ａ近傍の電界は比
較的小さい値に保たれる。この効果は、ｐ型半導体基板
１の濃度や、ｎ- 層２に含まれるｎ型の不純物濃度や、
ｎ- 層２の厚みなどを最適化することによって実現さ
れ、一般にＲＥＳＵＲＦ（REduced SURface Field ）効
果と呼ばれている。
【０００８】一方、ｐｎ接合部Ｃから伸びる空乏層は、
ｐ- 拡散領域５が低濃度領域であるため、ｎ- 層２側に
伸びると同時にｐ- 拡散領域５も空乏化する。ｐ- 拡散
領域５の上にオーバーラップして形成されたゲート電極
９とソース電極１１は、２段フィールドプレートを形成
している。それにより、ｐ- 拡散領域５の空乏化が促進
され、ｐｎ接合部Ｃのゲート電極９近傍の電界が緩和さ
れる。
ｐ- 拡散領域５が低濃度領域であるため、ｎ- 層２側に
伸びると同時にｐ- 拡散領域５も空乏化する。ｐ- 拡散
領域５の上にオーバーラップして形成されたゲート電極
９とソース電極１１は、２段フィールドプレートを形成
している。それにより、ｐ- 拡散領域５の空乏化が促進
され、ｐｎ接合部Ｃのゲート電極９近傍の電界が緩和さ
れる。
【０００９】各要素の条件を最適化した場合、さらに高
い正電位を印加することが可能となる。そして、最終的
には、ｎ+ 埋込拡散領域８とｐ型半導体基板１との間の
接合によって耐圧が決定される。このとき、ｎ- 層２と
ｐ- 拡散領域５とはほとんど空乏化されている。このよ
うにしてオフ状態を保つことが可能となる。
い正電位を印加することが可能となる。そして、最終的
には、ｎ+ 埋込拡散領域８とｐ型半導体基板１との間の
接合によって耐圧が決定される。このとき、ｎ- 層２と
ｐ- 拡散領域５とはほとんど空乏化されている。このよ
うにしてオフ状態を保つことが可能となる。
【００１０】次に、図４３を用いて、オン動作について
説明する。図４３は、図４０に示される従来の高耐圧半
導体装置のオン状態を示す図である。図４３を参照し
て、ゲート電極９の電位をソース電極１１の電位に対し
て低下させる。それにより、ゲート電極９直下のｎ- 層
２の表面がｐ型に反転する。それにより、ホール電流
が、図４３において矢印で示されるように、ｐ+ 拡散領
域３からｐ- 拡散領域５を通ってｐ+ 拡散領域６へと流
れる。それにより、オン状態が実現される。このオン状
態の際のデバイスの抵抗の大半はｐ- 拡散領域５の抵抗
値である。そのため、オン状態におけるデバイスの抵抗
を低減するためには、ｐ- 拡散領域５の低抵抗化が効果
的である。しかしながら、高耐圧を確保するためにはｐ
- 拡散領域５がオフ状態でほぼ空乏化する必要がある。
したがって、ｐ- 拡散領域５に含まれるｐ型の不純物濃
度には、自ずと上限値（最適値）が存在することとな
る。
説明する。図４３は、図４０に示される従来の高耐圧半
導体装置のオン状態を示す図である。図４３を参照し
て、ゲート電極９の電位をソース電極１１の電位に対し
て低下させる。それにより、ゲート電極９直下のｎ- 層
２の表面がｐ型に反転する。それにより、ホール電流
が、図４３において矢印で示されるように、ｐ+ 拡散領
域３からｐ- 拡散領域５を通ってｐ+ 拡散領域６へと流
れる。それにより、オン状態が実現される。このオン状
態の際のデバイスの抵抗の大半はｐ- 拡散領域５の抵抗
値である。そのため、オン状態におけるデバイスの抵抗
を低減するためには、ｐ- 拡散領域５の低抵抗化が効果
的である。しかしながら、高耐圧を確保するためにはｐ
- 拡散領域５がオフ状態でほぼ空乏化する必要がある。
したがって、ｐ- 拡散領域５に含まれるｐ型の不純物濃
度には、自ずと上限値（最適値）が存在することとな
る。
【００１１】次に、図４４〜図４７を用いて、従来の高
耐圧半導体装置の第２の例について説明する。図４４
は、この第２の例における従来の高耐圧半導体装置を示
す部分断面図である。図４４を参照して、図４０に示さ
れる第１の例における高耐圧半導体装置と異なるのは、
ｎ+ 拡散領域１５がｐ+ 拡散領域６内に形成されている
か否かである。それ以外の構造に関しては図４０に示さ
れる高耐圧半導体装置と同様である。
耐圧半導体装置の第２の例について説明する。図４４
は、この第２の例における従来の高耐圧半導体装置を示
す部分断面図である。図４４を参照して、図４０に示さ
れる第１の例における高耐圧半導体装置と異なるのは、
ｎ+ 拡散領域１５がｐ+ 拡散領域６内に形成されている
か否かである。それ以外の構造に関しては図４０に示さ
れる高耐圧半導体装置と同様である。
【００１２】次に、図４５〜図４７を用いて、図４４に
示される高耐圧半導体装置の動作について説明する。図
４５および図４６は、図４４に示される高耐圧半導体装
置のオフ動作時における空乏層の状態を段階的に示す図
である。なお、オフ動作に関しては、図４０に示される
第１の例における高耐圧半導体装置の場合と同様である
ため、説明は省略する。
示される高耐圧半導体装置の動作について説明する。図
４５および図４６は、図４４に示される高耐圧半導体装
置のオフ動作時における空乏層の状態を段階的に示す図
である。なお、オフ動作に関しては、図４０に示される
第１の例における高耐圧半導体装置の場合と同様である
ため、説明は省略する。
【００１３】次に、図４７を用いて、この第２の例にお
ける高耐圧半導体装置のオン動作について説明する。図
４７は、この第２の例における高耐圧半導体装置のオン
状態を示す図である。
ける高耐圧半導体装置のオン動作について説明する。図
４７は、この第２の例における高耐圧半導体装置のオン
状態を示す図である。
【００１４】図４７を参照して、ゲート電極９の電位
を、ソース電極１１に対して低下させる。それにより、
ゲート電極９直下のｎ- 層２の表面がｐ型に反転する。
それにより、ホール電流３７ｂが、ｐ+ 拡散領域３から
ｐ- 拡散領域５を通ってｐ+ 拡散領域６へと流れる。こ
れに応じてｎ+ 拡散領域１５から電子電流３７ａがｐ-
拡散領域５とｎ- 層２内に流入する。それにより、電子
とホールとの高蓄積状態が実現され、導電率変調が引き
起こされる。その結果、オン状態が実現される。つま
り、上記の第２の例における高耐圧半導体装置は、ｐチ
ャネルＩＧＢＴとして動作することとなる。
を、ソース電極１１に対して低下させる。それにより、
ゲート電極９直下のｎ- 層２の表面がｐ型に反転する。
それにより、ホール電流３７ｂが、ｐ+ 拡散領域３から
ｐ- 拡散領域５を通ってｐ+ 拡散領域６へと流れる。こ
れに応じてｎ+ 拡散領域１５から電子電流３７ａがｐ-
拡散領域５とｎ- 層２内に流入する。それにより、電子
とホールとの高蓄積状態が実現され、導電率変調が引き
起こされる。その結果、オン状態が実現される。つま
り、上記の第２の例における高耐圧半導体装置は、ｐチ
ャネルＩＧＢＴとして動作することとなる。
【００１５】なお、図４８には、上記の第２の例におけ
る高耐圧半導体装置の全体構造を示す鳥瞰図が示されて
いる。
る高耐圧半導体装置の全体構造を示す鳥瞰図が示されて
いる。
【００１６】次に、図４９〜図５２を用いて、従来の高
耐圧半導体装置の第３の例について説明する。図４９
は、この第３の例における高耐圧半導体装置を示す部分
断面図である。
耐圧半導体装置の第３の例について説明する。図４９
は、この第３の例における高耐圧半導体装置を示す部分
断面図である。
【００１７】図４９を参照して、半導体基板１６の表面
上には埋込酸化膜１７が形成されている。この埋込酸化
膜１７上にｎ- 層２が形成される。また、ｎ- 層２の所
定位置にトレンチ２２が形成される。このトレンチ２２
の内表面上には、酸化膜１８が形成される。酸化膜１８
内にはポリシリコン層１９が埋め込まれる。それ以外の
構造に関しては図４０に示される第１の例における高耐
圧半導体装置と同様である。
上には埋込酸化膜１７が形成されている。この埋込酸化
膜１７上にｎ- 層２が形成される。また、ｎ- 層２の所
定位置にトレンチ２２が形成される。このトレンチ２２
の内表面上には、酸化膜１８が形成される。酸化膜１８
内にはポリシリコン層１９が埋め込まれる。それ以外の
構造に関しては図４０に示される第１の例における高耐
圧半導体装置と同様である。
【００１８】次に、図５０〜図５２を用いて、この第３
の例における高耐圧半導体装置の動作について説明す
る。図５０と図５１は、この第３の例における高耐圧半
導体装置のオフ動作時の空乏層の状態を段階的に示す図
である。これらの図を参照して、上記の第１の例におけ
る高耐圧半導体装置の場合と同様に、ドレイン電極１２
と基板電極１３の電位を０Ｖとし、ゲート電極９とソー
ス電極１１とに正電位（＋Ｖ）を印加する。それによ
り、ｐ- 拡散領域５とｎ- 層２の界面のｐｎ接合部およ
びｐ+ 拡散領域６とｎ- 層２の界面のｐｎ接合部から主
に空乏層が伸びる。
の例における高耐圧半導体装置の動作について説明す
る。図５０と図５１は、この第３の例における高耐圧半
導体装置のオフ動作時の空乏層の状態を段階的に示す図
である。これらの図を参照して、上記の第１の例におけ
る高耐圧半導体装置の場合と同様に、ドレイン電極１２
と基板電極１３の電位を０Ｖとし、ゲート電極９とソー
ス電極１１とに正電位（＋Ｖ）を印加する。それによ
り、ｐ- 拡散領域５とｎ- 層２の界面のｐｎ接合部およ
びｐ+ 拡散領域６とｎ- 層２の界面のｐｎ接合部から主
に空乏層が伸びる。
【００１９】このとき、同時に、ｎ- 層２と埋込酸化膜
１７との界面からも空乏層が伸び始める。そして、この
ことが電界緩和に寄与する。その結果、前述のＲＥＳＵ
ＲＦ効果が得られる。なお、このＲＥＳＵＲＦ効果につ
いては、たとえば、S. Merchant et al.“Realization
of high breakdown voltage （＞７００Ｖ）in thinSOI
devices ”Proc. of 3rd ISPSD, pp. ３１−３５，１
９９１に記載されている。この第３の例における高耐圧
半導体装置のオン動作について図５２に示されている
が、このオン動作に関しては上記の第１の例における高
耐圧半導体装置と同様であるため説明は省略する。
１７との界面からも空乏層が伸び始める。そして、この
ことが電界緩和に寄与する。その結果、前述のＲＥＳＵ
ＲＦ効果が得られる。なお、このＲＥＳＵＲＦ効果につ
いては、たとえば、S. Merchant et al.“Realization
of high breakdown voltage （＞７００Ｖ）in thinSOI
devices ”Proc. of 3rd ISPSD, pp. ３１−３５，１
９９１に記載されている。この第３の例における高耐圧
半導体装置のオン動作について図５２に示されている
が、このオン動作に関しては上記の第１の例における高
耐圧半導体装置と同様であるため説明は省略する。
【００２０】次に、図５３〜図５５を用いて、従来の高
耐圧半導体装置の第４の例について説明する。図５３
は、従来の高耐圧半導体装置の第４の例を示す部分断面
図である。
耐圧半導体装置の第４の例について説明する。図５３
は、従来の高耐圧半導体装置の第４の例を示す部分断面
図である。
【００２１】図５３を参照して、この第４の例ににける
高耐圧半導体装置では、ｎ- 層２内にｐ+ 拡散領域３お
よびｐ拡散領域３ａが形成され、このｐ+ 拡散領域３の
表面にｎ+ 拡散領域４が形成されている。また、ｐ+ 拡
散領域３と間隔をあけてｎ+拡散領域１５が形成されて
いる。そして、ｎ+ 拡散領域４とｎ- 層２との間に位置
するｐ拡散領域３ａ上に酸化膜１０を介在してゲート電
極９が形成される。また、ｐ+ 拡散領域３とｎ+ 拡散領
域４の双方の表面に接触してソース電極１１が形成され
る。ｎ+ 拡散領域１５の表面と接触してドレイン電極１
２が形成される次に、図５４および図５５を用いて、こ
の第４の例における高耐圧半導体装置の動作について説
明する。図５４は、この第４の例における高耐圧半導体
装置のオフ動作時の空乏層の状態を示す図である。
高耐圧半導体装置では、ｎ- 層２内にｐ+ 拡散領域３お
よびｐ拡散領域３ａが形成され、このｐ+ 拡散領域３の
表面にｎ+ 拡散領域４が形成されている。また、ｐ+ 拡
散領域３と間隔をあけてｎ+拡散領域１５が形成されて
いる。そして、ｎ+ 拡散領域４とｎ- 層２との間に位置
するｐ拡散領域３ａ上に酸化膜１０を介在してゲート電
極９が形成される。また、ｐ+ 拡散領域３とｎ+ 拡散領
域４の双方の表面に接触してソース電極１１が形成され
る。ｎ+ 拡散領域１５の表面と接触してドレイン電極１
２が形成される次に、図５４および図５５を用いて、こ
の第４の例における高耐圧半導体装置の動作について説
明する。図５４は、この第４の例における高耐圧半導体
装置のオフ動作時の空乏層の状態を示す図である。
【００２２】図５４を参照して、ソース電極１１と、ゲ
ート電極９と基板電極１３の電位を０Ｖとし、ドレイン
電極１２に正電位（＋Ｖｃｃ）を印加する。それによ
り、空乏層は、主に、ｐ拡散領域３ａとｎ- 層２の界面
のｐｎ接合部Ａから伸びる。そして、同時に、ｎ- 層２
と埋込酸化膜１７の界面Ｂからも空乏層は伸びることに
なる。それにより、空乏層の伸びが助長され、空乏層が
さらに広がる。つまり、ＲＥＳＵＲＦ効果が得られるこ
とになる。その結果、デバイスが高耐圧化される。
ート電極９と基板電極１３の電位を０Ｖとし、ドレイン
電極１２に正電位（＋Ｖｃｃ）を印加する。それによ
り、空乏層は、主に、ｐ拡散領域３ａとｎ- 層２の界面
のｐｎ接合部Ａから伸びる。そして、同時に、ｎ- 層２
と埋込酸化膜１７の界面Ｂからも空乏層は伸びることに
なる。それにより、空乏層の伸びが助長され、空乏層が
さらに広がる。つまり、ＲＥＳＵＲＦ効果が得られるこ
とになる。その結果、デバイスが高耐圧化される。
【００２３】次に、オン動作について説明する。図５５
は、この第４の例における高耐圧半導体装置のオン状態
を示す図である。図５５を参照して、ソース電極１１と
基板電極１３の電位を０Ｖとし、ゲート電極９の電位を
ソース電極１１に対して上昇させ、ドレイン電極１２に
正電位（＋Ｖｃｃ）を印加する。それにより、ゲート電
極９直下のｐ+ 拡散領域３の表面がｎ型に反転し、反転
領域３８が形成される。それにより、電子がｎ+ 拡散領
域４から反転領域３８を通ってｎ- 層２およびｎ+ 拡散
領域１５に到達する。その結果、オン動作が実現される
こととなる。
は、この第４の例における高耐圧半導体装置のオン状態
を示す図である。図５５を参照して、ソース電極１１と
基板電極１３の電位を０Ｖとし、ゲート電極９の電位を
ソース電極１１に対して上昇させ、ドレイン電極１２に
正電位（＋Ｖｃｃ）を印加する。それにより、ゲート電
極９直下のｐ+ 拡散領域３の表面がｎ型に反転し、反転
領域３８が形成される。それにより、電子がｎ+ 拡散領
域４から反転領域３８を通ってｎ- 層２およびｎ+ 拡散
領域１５に到達する。その結果、オン動作が実現される
こととなる。
【００２４】
【発明が解決しようとする課題】上記の第１〜第３の例
における従来の高耐圧半導体装置では、ｐ- 拡散領域５
の抵抗値が、オン動作時の高耐圧半導体装置の抵抗値を
ほぼ決定する要因となる。そのため、ｐ- 拡散領域５の
低抵抗化が望まれる。そのためには、ｐ- 拡散領域５に
含まれるｐ型の不純物濃度を高める手法が一般的に考え
られる。しかしながら、このことはｐ- 拡散領域５内に
おける空乏層の伸びを抑制してしまう。その結果、空乏
層内が高電界化しやすくなり、高耐圧半導体装置の耐圧
を低下させてしまうという問題が生じる。
における従来の高耐圧半導体装置では、ｐ- 拡散領域５
の抵抗値が、オン動作時の高耐圧半導体装置の抵抗値を
ほぼ決定する要因となる。そのため、ｐ- 拡散領域５の
低抵抗化が望まれる。そのためには、ｐ- 拡散領域５に
含まれるｐ型の不純物濃度を高める手法が一般的に考え
られる。しかしながら、このことはｐ- 拡散領域５内に
おける空乏層の伸びを抑制してしまう。その結果、空乏
層内が高電界化しやすくなり、高耐圧半導体装置の耐圧
を低下させてしまうという問題が生じる。
【００２５】また、上記の第４の例における従来の高耐
圧半導体装置では、ｎ- 層２の抵抗値がオン動作時の高
耐圧半導体装置の抵抗値を決定する要因となる。そのた
め、ｎ- 層２の低抵抗化が望まれる。そのための手法と
しては、上記の場合と同様に、ｎ- 層２に含まれるｎ型
の不純物濃度を高める手法が考えられる。しかしなが
ら、この場合も、上記の第１〜第３の例の場合と同様
に、ｎ- 層２内での空乏層の伸びが抑制され、高耐圧半
導体装置の耐圧を劣化させてしまうという問題が生じ
る。
圧半導体装置では、ｎ- 層２の抵抗値がオン動作時の高
耐圧半導体装置の抵抗値を決定する要因となる。そのた
め、ｎ- 層２の低抵抗化が望まれる。そのための手法と
しては、上記の場合と同様に、ｎ- 層２に含まれるｎ型
の不純物濃度を高める手法が考えられる。しかしなが
ら、この場合も、上記の第１〜第３の例の場合と同様
に、ｎ- 層２内での空乏層の伸びが抑制され、高耐圧半
導体装置の耐圧を劣化させてしまうという問題が生じ
る。
【００２６】このように、従来の高耐圧半導体装置で
は、オン動作時におけるデバイスの抵抗値の低減とオフ
動作時のデバイスの高耐圧化との双方を実現することは
困難であった。
は、オン動作時におけるデバイスの抵抗値の低減とオフ
動作時のデバイスの高耐圧化との双方を実現することは
困難であった。
【００２７】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、オフ動
作時のデバイスの耐圧をほとんど低下させることなくオ
ン動作時デバイスの抵抗値を低減することが可能となる
高耐圧半導体装置およびその製造方法を提供することに
ある。
ためになされたものである。この発明の目的は、オフ動
作時のデバイスの耐圧をほとんど低下させることなくオ
ン動作時デバイスの抵抗値を低減することが可能となる
高耐圧半導体装置およびその製造方法を提供することに
ある。
【００２８】
【課題を解決するための手段】この発明に係る高耐圧半
導体装置は、１つの局面では、主表面を有する基板と、
第１導電型の半導体層と、第２導電型の第１と第２の不
純物拡散領域と、制御電極と、第１および第２の主電極
とを備える。半導体層は、基板の主表面上に形成され
る。第１と第２の不純物拡散領域は、互いに間隔をあけ
て半導体層の表面に形成される。制御電極は、第１と第
２の不純物拡散領域間に位置する半導体層の表面上に絶
縁層を介在して形成される。第１の主電極は、第１の不
純物拡散領域と電気的に接続される。第２の主電極は、
第２の不純物拡散領域と電気的に接続される。そして、
第２の不純物拡散領域は、相対的に低濃度の第２導電型
の不純物を含む低濃度領域と、この低濃度領域と接続さ
れ相対的に高濃度の第２導電型の不純物を含む複数の高
濃度領域とを有する。
導体装置は、１つの局面では、主表面を有する基板と、
第１導電型の半導体層と、第２導電型の第１と第２の不
純物拡散領域と、制御電極と、第１および第２の主電極
とを備える。半導体層は、基板の主表面上に形成され
る。第１と第２の不純物拡散領域は、互いに間隔をあけ
て半導体層の表面に形成される。制御電極は、第１と第
２の不純物拡散領域間に位置する半導体層の表面上に絶
縁層を介在して形成される。第１の主電極は、第１の不
純物拡散領域と電気的に接続される。第２の主電極は、
第２の不純物拡散領域と電気的に接続される。そして、
第２の不純物拡散領域は、相対的に低濃度の第２導電型
の不純物を含む低濃度領域と、この低濃度領域と接続さ
れ相対的に高濃度の第２導電型の不純物を含む複数の高
濃度領域とを有する。
【００２９】上記のように、この発明に係る高耐圧半導
体装置は、１つの局面では、第２の不純物拡散領域が低
濃度領域と複数の高濃度領域との双方を備える。第２の
不純物拡散領域が高濃度領域を備えることにより、第２
の不純物拡散領域の抵抗値を低減でき、オン動作時の高
耐圧半導体装置の抵抗値を低減することが可能となる。
一方、第２の不純物拡散領域が低濃度領域を備えること
により、高耐圧半導体装置のオフ動作時に、この低濃度
領域内で空乏層を十分伸ばすことが可能となる。それに
より、高耐圧半導体装置のオフ動作時の空乏層の伸びが
助長されることとなる。その結果、高耐圧半導体装置の
オフ動作時の耐圧は、高く維持され得る。つまり、高耐
圧半導体装置のオフ動作時の耐圧をほとんど低下させる
ことなく、オン動作時の高耐圧半導体装置の抵抗値を低
減することが可能となる。
体装置は、１つの局面では、第２の不純物拡散領域が低
濃度領域と複数の高濃度領域との双方を備える。第２の
不純物拡散領域が高濃度領域を備えることにより、第２
の不純物拡散領域の抵抗値を低減でき、オン動作時の高
耐圧半導体装置の抵抗値を低減することが可能となる。
一方、第２の不純物拡散領域が低濃度領域を備えること
により、高耐圧半導体装置のオフ動作時に、この低濃度
領域内で空乏層を十分伸ばすことが可能となる。それに
より、高耐圧半導体装置のオフ動作時の空乏層の伸びが
助長されることとなる。その結果、高耐圧半導体装置の
オフ動作時の耐圧は、高く維持され得る。つまり、高耐
圧半導体装置のオフ動作時の耐圧をほとんど低下させる
ことなく、オン動作時の高耐圧半導体装置の抵抗値を低
減することが可能となる。
【００３０】この発明に係る高耐圧半導体装置は、他の
局面では、主表面を有する基板と、第１導電型の半導体
層と、第２導電型の第１，第２および第３の不純物拡散
領域と、第１導電型の第４の不純物拡散領域と、制御電
極と、第１の主電極と、第２の主電極とを備える。半導
体層は、基板の主表面上に形成される。第１の不純物拡
散領域は、半導体層の表面に形成される。第２の不純物
拡散領域は、第１の不純物拡散領域と間隔をあけて半導
体層の表面に形成される。制御電極は、第１と第２の不
純物拡散領域間に位置する半導体層の表面上に絶縁層を
介在して形成される。第３の不純物拡散領域は、制御電
極から離れた側の第２の不純物拡散領域の端部と連なる
ように形成される。第１の主電極は、第１の不純物拡散
領域の表面と第１の不純物拡散領域の近傍に位置する半
導体層の表面との双方に接触して形成される。第４の不
純物拡散領域は、第３の不純物拡散領域の表面に形成さ
れる。第２の主電極は、第４の不純物拡散領域の表面と
接触して形成される。そして、第２の不純物拡散領域の
表面には、半導体層に含まれる第１導電型の不純物と同
程度の第１導電型の不純物を含む第１導電型の第５の不
純物拡散領域が形成され、この第５の不純物拡散領域は
半導体層と接続される。
局面では、主表面を有する基板と、第１導電型の半導体
層と、第２導電型の第１，第２および第３の不純物拡散
領域と、第１導電型の第４の不純物拡散領域と、制御電
極と、第１の主電極と、第２の主電極とを備える。半導
体層は、基板の主表面上に形成される。第１の不純物拡
散領域は、半導体層の表面に形成される。第２の不純物
拡散領域は、第１の不純物拡散領域と間隔をあけて半導
体層の表面に形成される。制御電極は、第１と第２の不
純物拡散領域間に位置する半導体層の表面上に絶縁層を
介在して形成される。第３の不純物拡散領域は、制御電
極から離れた側の第２の不純物拡散領域の端部と連なる
ように形成される。第１の主電極は、第１の不純物拡散
領域の表面と第１の不純物拡散領域の近傍に位置する半
導体層の表面との双方に接触して形成される。第４の不
純物拡散領域は、第３の不純物拡散領域の表面に形成さ
れる。第２の主電極は、第４の不純物拡散領域の表面と
接触して形成される。そして、第２の不純物拡散領域の
表面には、半導体層に含まれる第１導電型の不純物と同
程度の第１導電型の不純物を含む第１導電型の第５の不
純物拡散領域が形成され、この第５の不純物拡散領域は
半導体層と接続される。
【００３１】上記のように、他の局面における高耐圧半
導体装置では、第２の不純物拡散領域の表面に第５の不
純物拡散領域が形成される。つまり、第２の不純物拡散
領域の上下に、第５の不純物拡散領域と半導体層とがそ
れぞれ配置されることになる。このような構造を有する
ことにより、この局面における高耐圧半導体装置のオン
動作時に、第２の不純物拡散領域の上下にモジュレーシ
ョンが引起こされる領域が存在することとなる。それに
より、第５の不純物拡散領域が形成されない場合と比
べ、モジュレーション効率を向上させることが可能とな
る。その結果、スイッチング動作速度を向上させること
が可能となる。なお、高耐圧半導体装置のオフ動作時に
は、第２の不純物拡散領域の上下のｐｎ接合部から空乏
層を伸ばすことが可能となる。それにより、第２の不純
物拡散領域内で空乏層を効果的に伸ばすことが可能とな
る。その結果、オフ動作時の耐圧を高く維持することが
可能となる。
導体装置では、第２の不純物拡散領域の表面に第５の不
純物拡散領域が形成される。つまり、第２の不純物拡散
領域の上下に、第５の不純物拡散領域と半導体層とがそ
れぞれ配置されることになる。このような構造を有する
ことにより、この局面における高耐圧半導体装置のオン
動作時に、第２の不純物拡散領域の上下にモジュレーシ
ョンが引起こされる領域が存在することとなる。それに
より、第５の不純物拡散領域が形成されない場合と比
べ、モジュレーション効率を向上させることが可能とな
る。その結果、スイッチング動作速度を向上させること
が可能となる。なお、高耐圧半導体装置のオフ動作時に
は、第２の不純物拡散領域の上下のｐｎ接合部から空乏
層を伸ばすことが可能となる。それにより、第２の不純
物拡散領域内で空乏層を効果的に伸ばすことが可能とな
る。その結果、オフ動作時の耐圧を高く維持することが
可能となる。
【００３２】この発明に係る高耐圧半導体装置は、さら
に他の局面では、主表面を有する基板と、第１導電型の
半導体層と、第２導電型の第１の不純物拡散領域と、第
１導電型の第２と第３の不純物拡散領域と、制御電極
と、第１と第２の主電極とを備える。半導体層は、基板
の主表面上に形成される。第１の不純物拡散領域は、半
導体層の表面に形成される。第２の不純物拡散領域は、
第１の不純物拡散領域の表面に形成される。第３の不純
物拡散領域は、第１の不純物拡散領域と間隔をあけて半
導体層の表面に形成される。制御電極は、第２と第３の
不純物拡散領域間に位置する第１の不純物拡散領域の表
面上に絶縁層を介在して形成される。第１の主電極は、
第２の不純物拡散領域の表面とこの第２の不純物拡散領
域に近接する第１の不純物拡散領域の表面との双方に接
触して形成される。第２の主電極は、第３の不純物拡散
領域の表面と接触して形成される。そして、第１と第３
の不純物拡散領域間に位置する半導体層の底部領域に、
第２導電型の第４の不純物拡散領域が複数形成される。
に他の局面では、主表面を有する基板と、第１導電型の
半導体層と、第２導電型の第１の不純物拡散領域と、第
１導電型の第２と第３の不純物拡散領域と、制御電極
と、第１と第２の主電極とを備える。半導体層は、基板
の主表面上に形成される。第１の不純物拡散領域は、半
導体層の表面に形成される。第２の不純物拡散領域は、
第１の不純物拡散領域の表面に形成される。第３の不純
物拡散領域は、第１の不純物拡散領域と間隔をあけて半
導体層の表面に形成される。制御電極は、第２と第３の
不純物拡散領域間に位置する第１の不純物拡散領域の表
面上に絶縁層を介在して形成される。第１の主電極は、
第２の不純物拡散領域の表面とこの第２の不純物拡散領
域に近接する第１の不純物拡散領域の表面との双方に接
触して形成される。第２の主電極は、第３の不純物拡散
領域の表面と接触して形成される。そして、第１と第３
の不純物拡散領域間に位置する半導体層の底部領域に、
第２導電型の第４の不純物拡散領域が複数形成される。
【００３３】上記のように、さらに他の局面における高
耐圧半導体装置では、基板の主表面に近接する半導体層
の底部領域に第４の不純物拡散領域が形成される。この
第４の不純物拡散領域が形成されることにより、基板と
半導体層との接合部から伸びる空乏層の伸びを助長する
ことが可能となる。それにより、オフ動作時の高耐圧半
導体装置の耐圧を向上させることが可能となる。また、
それにより、半導体層に含まれる第１導電型の不純物濃
度を高めた場合においても、高耐圧半導体装置の耐圧を
高く維持することが可能となる。その結果、オン動作時
の高耐圧半導体装置の抵抗値をも低減することが可能と
なる。
耐圧半導体装置では、基板の主表面に近接する半導体層
の底部領域に第４の不純物拡散領域が形成される。この
第４の不純物拡散領域が形成されることにより、基板と
半導体層との接合部から伸びる空乏層の伸びを助長する
ことが可能となる。それにより、オフ動作時の高耐圧半
導体装置の耐圧を向上させることが可能となる。また、
それにより、半導体層に含まれる第１導電型の不純物濃
度を高めた場合においても、高耐圧半導体装置の耐圧を
高く維持することが可能となる。その結果、オン動作時
の高耐圧半導体装置の抵抗値をも低減することが可能と
なる。
【００３４】この発明に係る高耐圧半導体装置は、さら
に他の局面では、主表面を有する基板と、第１導電型の
半導体層と、第２導電型の第１と第４の不純物拡散領域
と、第１導電型の第２と第３と第５の不純物拡散領域
と、制御電極と、第１と第２と第３の電極層とを備え
る。半導体層は、基板の主表面上に形成される。第１の
不純物拡散領域は、半導体層の表面に形成される。第２
と第３の不純物拡散領域は、第１の不純物拡散領域の表
面に間隔をあけて形成される。第４の不純物拡散領域
は、第２の不純物拡散領域の表面に形成される。第５の
不純物拡散領域は、第３の不純物拡散領域と間隔をあけ
て第１の不純物拡散領域の表面に形成される。制御電極
は、第２と第３の不純物拡散領域の間に位置する第１の
不純物拡散領域の表面上に絶縁層を介在して形成され
る。第１の電極層は、第２と第４の不純物拡散領域の表
面と接触して形成される。第２の電極層は、第３の不純
物拡散領域の表面と接触して形成される。第３の電極層
は、第５の不純物拡散領域の表面と接触して形成され
る。そして、第３と第５の不純物拡散領域の間に位置す
る第１の不純物拡散領域は、相対的に低濃度の第２導電
型の不純物を含む低濃度領域と、相対的に高濃度の第２
導電型の不純物を含み間隔をあけて形成された複数の高
濃度領域とを含む。
に他の局面では、主表面を有する基板と、第１導電型の
半導体層と、第２導電型の第１と第４の不純物拡散領域
と、第１導電型の第２と第３と第５の不純物拡散領域
と、制御電極と、第１と第２と第３の電極層とを備え
る。半導体層は、基板の主表面上に形成される。第１の
不純物拡散領域は、半導体層の表面に形成される。第２
と第３の不純物拡散領域は、第１の不純物拡散領域の表
面に間隔をあけて形成される。第４の不純物拡散領域
は、第２の不純物拡散領域の表面に形成される。第５の
不純物拡散領域は、第３の不純物拡散領域と間隔をあけ
て第１の不純物拡散領域の表面に形成される。制御電極
は、第２と第３の不純物拡散領域の間に位置する第１の
不純物拡散領域の表面上に絶縁層を介在して形成され
る。第１の電極層は、第２と第４の不純物拡散領域の表
面と接触して形成される。第２の電極層は、第３の不純
物拡散領域の表面と接触して形成される。第３の電極層
は、第５の不純物拡散領域の表面と接触して形成され
る。そして、第３と第５の不純物拡散領域の間に位置す
る第１の不純物拡散領域は、相対的に低濃度の第２導電
型の不純物を含む低濃度領域と、相対的に高濃度の第２
導電型の不純物を含み間隔をあけて形成された複数の高
濃度領域とを含む。
【００３５】上記のように、さらに他の局面における高
耐圧半導体装置では、第３と第５の不純物拡散領域間に
位置する第１の不純物拡散領域が、低濃度領域と高濃度
領域とを有する。第１の不純物拡散領域が低濃度領域を
有することにより、高耐圧半導体装置のオフ動作時に、
この低濃度領域内で空乏層を十分に伸ばすことが可能と
なる。それにより、オフ動作時の高耐圧半導体装置の耐
圧を向上させることが可能となる。また、第１の不純物
拡散領域が複数の高濃度領域を有することにより、第１
の不純物拡散領域の抵抗値を低減することが可能とな
る。それにより、オン動作時における高耐圧半導体装置
の抵抗値を低減することが可能となる。以上のように、
オフ動作時における高耐圧半導体装置の耐圧を低下させ
ることなく、オン動作時における高耐圧半導体装置の抵
抗値を低減することが可能となる。
耐圧半導体装置では、第３と第５の不純物拡散領域間に
位置する第１の不純物拡散領域が、低濃度領域と高濃度
領域とを有する。第１の不純物拡散領域が低濃度領域を
有することにより、高耐圧半導体装置のオフ動作時に、
この低濃度領域内で空乏層を十分に伸ばすことが可能と
なる。それにより、オフ動作時の高耐圧半導体装置の耐
圧を向上させることが可能となる。また、第１の不純物
拡散領域が複数の高濃度領域を有することにより、第１
の不純物拡散領域の抵抗値を低減することが可能とな
る。それにより、オン動作時における高耐圧半導体装置
の抵抗値を低減することが可能となる。以上のように、
オフ動作時における高耐圧半導体装置の耐圧を低下させ
ることなく、オン動作時における高耐圧半導体装置の抵
抗値を低減することが可能となる。
【００３６】この発明に係る高耐圧半導体装置の製造方
法では、まず、基板の主表面上に第１導電型の半導体層
を形成する。この半導体層の表面上に絶縁層を形成し、
その絶縁層をパターニングする。パターニングされた絶
縁層と半導体層の表面とを覆うように相対的に高濃度の
第２導電型の不純物を含む導電層を形成する。この導電
層から半導体層内に第１導電型の不純物を拡散させるこ
とにより半導体層の表面に間隔をあけて相対的に低濃度
の第２導電型の不純物を含む複数の第２導電型の第１の
不純物拡散領域を形成する。そして、導電層をパターニ
ングし、この導電層により第１の不純物拡散領域を電気
的に接続する。そして、第１の不純物拡散領域と間隔を
あけて半導体層の表面に第２導電型の第２の不純物拡散
領域を形成する。第１と第２の不純物拡散領域間に位置
する半導体層の表面上に絶縁層を介在して制御電極を形
成する。半導体層の一部表面上に第１と第２の主電極を
形成する。
法では、まず、基板の主表面上に第１導電型の半導体層
を形成する。この半導体層の表面上に絶縁層を形成し、
その絶縁層をパターニングする。パターニングされた絶
縁層と半導体層の表面とを覆うように相対的に高濃度の
第２導電型の不純物を含む導電層を形成する。この導電
層から半導体層内に第１導電型の不純物を拡散させるこ
とにより半導体層の表面に間隔をあけて相対的に低濃度
の第２導電型の不純物を含む複数の第２導電型の第１の
不純物拡散領域を形成する。そして、導電層をパターニ
ングし、この導電層により第１の不純物拡散領域を電気
的に接続する。そして、第１の不純物拡散領域と間隔を
あけて半導体層の表面に第２導電型の第２の不純物拡散
領域を形成する。第１と第２の不純物拡散領域間に位置
する半導体層の表面上に絶縁層を介在して制御電極を形
成する。半導体層の一部表面上に第１と第２の主電極を
形成する。
【００３７】上記のように、この発明に係る高耐圧半導
体装置の製造方法によれば、１つの局面では、半導体層
表面上に相対的に高濃度の第２導電型の不純物を含む導
電層を形成し、この導電層から半導体層内に不純物を拡
散させることにより相対的に低濃度の第２導電型の不純
物を含む複数の第１の不純物拡散領域を形成している。
このように、半導体層内に相対的に低濃度の第２導電型
の不純物を含む第１の不純物拡散領域を複数個形成する
ことにより、高耐圧半導体装置のオフ動作時にこの第１
の不純物拡散領域内で空乏層を十分に伸ばすことが可能
となる。それにより、オフ動作時における高耐圧半導体
装置の耐圧を向上させることが可能となる。また、この
第１の不純物拡散領域は、互いに導電層により接続され
ることになる。この導電層には、相対的に高濃度の第２
導電型の不純物が含まれているので、抵抗値は低いもの
となる。そして、高耐圧半導体装置のオン動作時には、
第１の不純物拡散領域と導電層との双方を通って電流が
流れるので、上記のような導電層を設けることにより電
流の経路の抵抗値を低減することが可能となる。それに
より、オン動作時における高耐圧半導体装置の抵抗値を
低減することが可能となる。
体装置の製造方法によれば、１つの局面では、半導体層
表面上に相対的に高濃度の第２導電型の不純物を含む導
電層を形成し、この導電層から半導体層内に不純物を拡
散させることにより相対的に低濃度の第２導電型の不純
物を含む複数の第１の不純物拡散領域を形成している。
このように、半導体層内に相対的に低濃度の第２導電型
の不純物を含む第１の不純物拡散領域を複数個形成する
ことにより、高耐圧半導体装置のオフ動作時にこの第１
の不純物拡散領域内で空乏層を十分に伸ばすことが可能
となる。それにより、オフ動作時における高耐圧半導体
装置の耐圧を向上させることが可能となる。また、この
第１の不純物拡散領域は、互いに導電層により接続され
ることになる。この導電層には、相対的に高濃度の第２
導電型の不純物が含まれているので、抵抗値は低いもの
となる。そして、高耐圧半導体装置のオン動作時には、
第１の不純物拡散領域と導電層との双方を通って電流が
流れるので、上記のような導電層を設けることにより電
流の経路の抵抗値を低減することが可能となる。それに
より、オン動作時における高耐圧半導体装置の抵抗値を
低減することが可能となる。
【００３８】この発明に係る高耐圧半導体装置の製造方
法によれば、他の局面では、まず、基板の主表面上に第
１導電型の半導体層を形成する。この半導体層の主表面
上に絶縁層を形成し、その絶縁層をパターニングする。
パターニングされた絶縁層をマスクとして用いて半導体
層の表面に選択的に第２導電型の不純物を導入して拡散
することにより、半導体層表面に、相対的に低濃度の第
２導電型の不純物を含む複数の第２導電型の第１の不純
物拡散領域を形成する。そして、絶縁層と半導体層の表
面とを覆うように相対的に高濃度の第２導電型の不純物
を含む導電層を形成する。この導電層をパターニング
し、導電層により第１の不純物拡散領域を電気的に接続
する。第１の不純物拡散領域と間隔をあけて半導体層の
表面に第２導電型の第２の不純物拡散領域を形成する。
第１と第２の不純物拡散領域間に位置する半導体層の表
面上に絶縁層を介在して制御電極を形成する。半導体層
の一部表面上に第１と第２の主電極を形成する。
法によれば、他の局面では、まず、基板の主表面上に第
１導電型の半導体層を形成する。この半導体層の主表面
上に絶縁層を形成し、その絶縁層をパターニングする。
パターニングされた絶縁層をマスクとして用いて半導体
層の表面に選択的に第２導電型の不純物を導入して拡散
することにより、半導体層表面に、相対的に低濃度の第
２導電型の不純物を含む複数の第２導電型の第１の不純
物拡散領域を形成する。そして、絶縁層と半導体層の表
面とを覆うように相対的に高濃度の第２導電型の不純物
を含む導電層を形成する。この導電層をパターニング
し、導電層により第１の不純物拡散領域を電気的に接続
する。第１の不純物拡散領域と間隔をあけて半導体層の
表面に第２導電型の第２の不純物拡散領域を形成する。
第１と第２の不純物拡散領域間に位置する半導体層の表
面上に絶縁層を介在して制御電極を形成する。半導体層
の一部表面上に第１と第２の主電極を形成する。
【００３９】上記の他の局面における製造方法の場合に
おいても、前述の１つの局面における製造方法の場合と
同様に、相対的に高濃度の不純物を含む導電層によっ
て、相対的に低濃度の第２導電型の不純物を含む複数の
第１の不純物拡散領域が接続されることになる。それに
より、上記の１つの局面の場合と同様に、オン動作時に
おける高耐圧半導体装置の抵抗値を低減することが可能
となる。また、第１の不純物拡散領域を有することによ
り、オフ動作時における高耐圧半導体装置の耐圧をも向
上させることが可能となる。
おいても、前述の１つの局面における製造方法の場合と
同様に、相対的に高濃度の不純物を含む導電層によっ
て、相対的に低濃度の第２導電型の不純物を含む複数の
第１の不純物拡散領域が接続されることになる。それに
より、上記の１つの局面の場合と同様に、オン動作時に
おける高耐圧半導体装置の抵抗値を低減することが可能
となる。また、第１の不純物拡散領域を有することによ
り、オフ動作時における高耐圧半導体装置の耐圧をも向
上させることが可能となる。
【００４０】
【発明の実施の形態】以下、図１〜図３９を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００４１】（実施の形態１）図１は、この発明の実施
の形態１を示す部分断面図である。より具体的には、本
発明をｐチャネルＭＯＳデバイスに適用した場合の実施
の形態が示されている。図１を参照して、ｐ型半導体基
板１の主表面上にはｎ- 層２が形成される。このｎ- 層
２を貫通してｐ型半導体基板１に到達するようにｐ拡散
領域７が形成される。ｎ- 層２の表面にはｐチャネルＭ
ＯＳトランジスタ１４が形成される。このｐチャネルＭ
ＯＳトランジスタ１４は、ｐ- 拡散領域５と、ｐ+ 拡散
領域３と、ゲート電極９とを備える。ゲート電極９は、
ｐ- 拡散領域５とｐ+ 拡散領域３との間に位置するｎ-
層２の表面上に酸化膜１０を介在して形成される。
の形態１を示す部分断面図である。より具体的には、本
発明をｐチャネルＭＯＳデバイスに適用した場合の実施
の形態が示されている。図１を参照して、ｐ型半導体基
板１の主表面上にはｎ- 層２が形成される。このｎ- 層
２を貫通してｐ型半導体基板１に到達するようにｐ拡散
領域７が形成される。ｎ- 層２の表面にはｐチャネルＭ
ＯＳトランジスタ１４が形成される。このｐチャネルＭ
ＯＳトランジスタ１４は、ｐ- 拡散領域５と、ｐ+ 拡散
領域３と、ゲート電極９とを備える。ゲート電極９は、
ｐ- 拡散領域５とｐ+ 拡散領域３との間に位置するｎ-
層２の表面上に酸化膜１０を介在して形成される。
【００４２】ｐ+ 拡散領域３と隣接してｎ+ 拡散領域４
が形成される。また、ｐ- 拡散領域５の一方の端部と連
なるようにｐ+ 拡散領域６が形成される。ｐ+ 拡散領域
６の表面と接触してドレイン電極１２が形成され、ｐ+
拡散領域３の表面とｎ+ 拡散領域４の表面とに接触して
ソース電極１１が形成される。ソース電極１１は、図１
に示されるように、ゲート電極９上とｐ- 拡散領域５上
とに延在する。
が形成される。また、ｐ- 拡散領域５の一方の端部と連
なるようにｐ+ 拡散領域６が形成される。ｐ+ 拡散領域
６の表面と接触してドレイン電極１２が形成され、ｐ+
拡散領域３の表面とｎ+ 拡散領域４の表面とに接触して
ソース電極１１が形成される。ソース電極１１は、図１
に示されるように、ゲート電極９上とｐ- 拡散領域５上
とに延在する。
【００４３】そして、ｐ- 拡散領域５内からｎ- 層２に
到達するようにｐ拡散領域２０が形成される。この図１
に示される高耐圧半導体装置の全体構成は、図４８に示
される従来の高耐圧半導体装置とほぼ同様であるため、
ｐ拡散領域２０は、リング状の平面構造を有することと
なる。
到達するようにｐ拡散領域２０が形成される。この図１
に示される高耐圧半導体装置の全体構成は、図４８に示
される従来の高耐圧半導体装置とほぼ同様であるため、
ｐ拡散領域２０は、リング状の平面構造を有することと
なる。
【００４４】ここで、ｐ拡散領域２０についてより詳し
く説明する。ｐ拡散領域２０に含まれるｐ型の不純物濃
度（本明細書において、「不純物濃度」とは、不純物の
ピーク濃度を意味する）は、ｐ- 拡散領域５に含まれる
ｐ型の不純物濃度の１０〜１００倍程度以上であること
が好ましい。また、ｐ拡散領域２０は、ｐ- 拡散領域５
の長手方向に互いに間隔をあけられて複数個設けられる
ことが好ましい。このように、ｐ拡散領域２０がｐ- 拡
散領域５内に間隔をあけて複数設けられることにより、
高耐圧半導体装置のオフ動作時における空乏層の水平方
向への伸びが促進される。
く説明する。ｐ拡散領域２０に含まれるｐ型の不純物濃
度（本明細書において、「不純物濃度」とは、不純物の
ピーク濃度を意味する）は、ｐ- 拡散領域５に含まれる
ｐ型の不純物濃度の１０〜１００倍程度以上であること
が好ましい。また、ｐ拡散領域２０は、ｐ- 拡散領域５
の長手方向に互いに間隔をあけられて複数個設けられる
ことが好ましい。このように、ｐ拡散領域２０がｐ- 拡
散領域５内に間隔をあけて複数設けられることにより、
高耐圧半導体装置のオフ動作時における空乏層の水平方
向への伸びが促進される。
【００４５】図２には、実施の形態１における高耐圧半
導体装置のオフ動作時の空乏層の状態が示されている。
この図２において、２１が空乏層端を示している。図２
を参照して、基板電極１３とドレイン電極１２の電位を
０Ｖとし、ゲート電極９とソース電極１１とに正電位
（＋Ｖ）を印加する。それにより、ｐｎ接合部Ａ，Ｂお
よびＣから空乏層が伸びる。
導体装置のオフ動作時の空乏層の状態が示されている。
この図２において、２１が空乏層端を示している。図２
を参照して、基板電極１３とドレイン電極１２の電位を
０Ｖとし、ゲート電極９とソース電極１１とに正電位
（＋Ｖ）を印加する。それにより、ｐｎ接合部Ａ，Ｂお
よびＣから空乏層が伸びる。
【００４６】そして、特に、ｎ- 層２の表面付近では、
リング状のｐ拡散領域２０の存在によって、水平方向へ
の空乏層の伸びが促進される。そして、ｐ+ 拡散領域６
とｐ拡散領域２０の一部に未空乏化領域３０を残すもの
の空乏層はｎ- 層２内で十分に広がる。それにより、空
乏層内の電界強度が緩和され、ＲＥＳＵＲＦ効果と同様
の効果が得られる。なお、リング状のｐ拡散領域２０に
相当する構造は、Floating Field Ringsと呼ばれ、空乏
層の伸びを促進する効果を有する。このことに関して
は、たとえば、B. J. Balign“Modern Power Devices”
1987, pp.92-99に解説されている。次に、図３を用い
て、図１に示される実施の形態１における高耐圧半導体
装置のオン動作について説明する。図３（ａ）は、図１
に示される高耐圧半導体装置のオン動作時の状態を示す
図である。図３（ｂ）は、従来の高耐圧半導体装置のオ
ン動作時の状態を示す図である。
リング状のｐ拡散領域２０の存在によって、水平方向へ
の空乏層の伸びが促進される。そして、ｐ+ 拡散領域６
とｐ拡散領域２０の一部に未空乏化領域３０を残すもの
の空乏層はｎ- 層２内で十分に広がる。それにより、空
乏層内の電界強度が緩和され、ＲＥＳＵＲＦ効果と同様
の効果が得られる。なお、リング状のｐ拡散領域２０に
相当する構造は、Floating Field Ringsと呼ばれ、空乏
層の伸びを促進する効果を有する。このことに関して
は、たとえば、B. J. Balign“Modern Power Devices”
1987, pp.92-99に解説されている。次に、図３を用い
て、図１に示される実施の形態１における高耐圧半導体
装置のオン動作について説明する。図３（ａ）は、図１
に示される高耐圧半導体装置のオン動作時の状態を示す
図である。図３（ｂ）は、従来の高耐圧半導体装置のオ
ン動作時の状態を示す図である。
【００４７】まず図３（ａ）を参照して、高耐圧半導体
装置のオン状態は、ドレイン電極１２と基板電極（図示
せず）の電位を０Ｖとし、ソース電極１１に正電位（＋
Ｖｃｃ）を印加し、ゲート電極９の電位をソース電極１
１に対して低下させることによって実現される。そし
て、ゲート電極９直下のｎ- 層２の表面がｐ型に反転
し、ソース電極１１からドレイン電極１２へと電流が流
れることとなる。
装置のオン状態は、ドレイン電極１２と基板電極（図示
せず）の電位を０Ｖとし、ソース電極１１に正電位（＋
Ｖｃｃ）を印加し、ゲート電極９の電位をソース電極１
１に対して低下させることによって実現される。そし
て、ゲート電極９直下のｎ- 層２の表面がｐ型に反転
し、ソース電極１１からドレイン電極１２へと電流が流
れることとなる。
【００４８】ここで、ｐ- 拡散領域５の抵抗成分を
ＲA1，ＲA2…ＲAmとし、ｐ拡散領域２０の抵抗成分をＲ
B1，ＲB2…ＲBnとし、ゲート電極９直下におけるチャネ
ル領域の抵抗成分をＲｃｈとする。一方、図３（ｂ）に
示されるように、従来例におけるｐ拡散領域２０に対応
する位置におけるｐ- 拡散領域５の抵抗成分をＲC1，Ｒ
C2…ＲCnとする。
ＲA1，ＲA2…ＲAmとし、ｐ拡散領域２０の抵抗成分をＲ
B1，ＲB2…ＲBnとし、ゲート電極９直下におけるチャネ
ル領域の抵抗成分をＲｃｈとする。一方、図３（ｂ）に
示されるように、従来例におけるｐ拡散領域２０に対応
する位置におけるｐ- 拡散領域５の抵抗成分をＲC1，Ｒ
C2…ＲCnとする。
【００４９】そして、実施の形態１におけるｐ- 拡散領
域５とｐ拡散領域２０との総抵抗をＲｔｏｔ（Ｎ）と
し、従来例におけるｐ- 拡散領域５の総抵抗をＲｔｏｔ
（Ｏ）とすると、各々次のように表わされる。
域５とｐ拡散領域２０との総抵抗をＲｔｏｔ（Ｎ）と
し、従来例におけるｐ- 拡散領域５の総抵抗をＲｔｏｔ
（Ｏ）とすると、各々次のように表わされる。
【００５０】
【数１】
【００５１】そして、Ｒｔｏｔ（Ｏ）−Ｒｔｏｔ（Ｎ）
の値は、次のように表わされる。
の値は、次のように表わされる。
【００５２】
【数２】
【００５３】ここで、ｐ拡散領域２０に含まれるｐ型の
不純物濃度は、前述のように、ｐ-拡散領域５に含まれ
るｐ型の不純物濃度よりも高いので、ＲBi＞ＲCiの関係
が成り立つ。
不純物濃度は、前述のように、ｐ-拡散領域５に含まれ
るｐ型の不純物濃度よりも高いので、ＲBi＞ＲCiの関係
が成り立つ。
【００５４】それにより、次のような関係式が得られ
る。
る。
【００５５】
【数３】
【００５６】以上のことより、ｐ拡散領域２０を設ける
ことにより、オン動作時における高耐圧半導体装置の抵
抗値の低減が可能となる。
ことにより、オン動作時における高耐圧半導体装置の抵
抗値の低減が可能となる。
【００５７】上記の内容に鑑み、ｐ- 拡散領域５の全体
にわたって一様に高濃度化を図ることにより、オン動作
時における高耐圧半導体装置の抵抗値の低減がより一層
効果的に行なえるものと考えられる。そこで、本願の発
明者は、ｐ- 拡散領域５の全体にわたって一様に高濃度
化を図る手法について検討を行なった。その結果につい
て以下に説明する。
にわたって一様に高濃度化を図ることにより、オン動作
時における高耐圧半導体装置の抵抗値の低減がより一層
効果的に行なえるものと考えられる。そこで、本願の発
明者は、ｐ- 拡散領域５の全体にわたって一様に高濃度
化を図る手法について検討を行なった。その結果につい
て以下に説明する。
【００５８】図４は、ｐ- 拡散領域５の表面濃度に対す
る高耐圧半導体装置の耐圧の変化について計算機シミュ
レーションを行なった結果を示す図である。ｐ型半導体
基板１に相当する条件を制御して、ｐ- 拡散領域５がな
い状態で各々４５０Ｖ，６００Ｖの耐圧を有する２つの
モデルについて検証した。図４に示されるように、いず
れも表面濃度の増加に伴って耐圧が低下する傾向を示し
ている。そして、１Ｅ１７ｃｍ-3の濃度に達した状態で
は、初期の設計条件とは無関係にいずれも約１５０Ｖ前
後まで耐圧が低下しているのがわかる。
る高耐圧半導体装置の耐圧の変化について計算機シミュ
レーションを行なった結果を示す図である。ｐ型半導体
基板１に相当する条件を制御して、ｐ- 拡散領域５がな
い状態で各々４５０Ｖ，６００Ｖの耐圧を有する２つの
モデルについて検証した。図４に示されるように、いず
れも表面濃度の増加に伴って耐圧が低下する傾向を示し
ている。そして、１Ｅ１７ｃｍ-3の濃度に達した状態で
は、初期の設計条件とは無関係にいずれも約１５０Ｖ前
後まで耐圧が低下しているのがわかる。
【００５９】ここで、上記の内容を考慮し、ｐ- 拡散領
域５を一様に高濃度化した場合と、この実施の形態１の
ようにｐ拡散領域２０を設けた場合とを比較検討してみ
る。図５（ａ）〜（ｃ）は、一様に高濃度化されたｐ拡
散領域２４を有する高耐圧半導体装置に、正電位（＋Ｖ
１＜＋Ｖ２＜＋Ｖ３）を順次印加した際の空乏層の状態
を示す断面図である。図６は、実施の形態１における高
耐圧半導体装置に上記の正電位＋Ｖ１，＋Ｖ２，＋Ｖ３
を順次印加した場合の空乏層の状態を示す図である。
域５を一様に高濃度化した場合と、この実施の形態１の
ようにｐ拡散領域２０を設けた場合とを比較検討してみ
る。図５（ａ）〜（ｃ）は、一様に高濃度化されたｐ拡
散領域２４を有する高耐圧半導体装置に、正電位（＋Ｖ
１＜＋Ｖ２＜＋Ｖ３）を順次印加した際の空乏層の状態
を示す断面図である。図６は、実施の形態１における高
耐圧半導体装置に上記の正電位＋Ｖ１，＋Ｖ２，＋Ｖ３
を順次印加した場合の空乏層の状態を示す図である。
【００６０】まず図５（ａ）を参照して、正電位＋Ｖ１
を印加することにより、ｐｎ接合部Ａ，Ｂ，Ｃから空乏
層が伸び始める。そして、さらに高電位を印加すること
により、図５（ｂ）や図５（ｃ）に示されるように空乏
層はソース電極１１に向かって伸びる。しかしながら、
ｐ拡散領域２４は一様に高濃度であるので、ソース電極
１１に近づくに従って徐々に空乏層の伸びの程度は低下
する。そして、図５（ｃ）に示されるように、電解集中
点３２が発生し、アバランシェ破壊が引起こされる。
を印加することにより、ｐｎ接合部Ａ，Ｂ，Ｃから空乏
層が伸び始める。そして、さらに高電位を印加すること
により、図５（ｂ）や図５（ｃ）に示されるように空乏
層はソース電極１１に向かって伸びる。しかしながら、
ｐ拡散領域２４は一様に高濃度であるので、ソース電極
１１に近づくに従って徐々に空乏層の伸びの程度は低下
する。そして、図５（ｃ）に示されるように、電解集中
点３２が発生し、アバランシェ破壊が引起こされる。
【００６１】一方、本発明の実施の形態１における高耐
圧半導体装置では、図６（ａ）〜（ｃ）に順次示される
ように、高電圧を順次印加するに従って空乏層はソース
電極１１に向かって滑らかに広がっていく。それは、ｐ
- 拡散領域５がｐ拡散領域２０間に存在するからであ
る。図６（ｂ）および（ｃ）に示されるように、空乏層
が伸びる際にはｐ拡散領域２０内に未空乏化領域３０が
残余するが、ｐ拡散領域２０に隣接する位置にｐ- 拡散
領域５が存在するため、空乏層の伸びは促進される。つ
まり、ｐ- 拡散領域５がｐ拡散領域２０の間に存在する
ことにより、ｐ-拡散領域５が完全に空乏化しながら空
乏層の伸びが継続することとなる。それにより、空乏層
を十分に拡張させることができ、オフ動作時における高
耐圧半導体装置の耐圧を向上させることが可能となる。
圧半導体装置では、図６（ａ）〜（ｃ）に順次示される
ように、高電圧を順次印加するに従って空乏層はソース
電極１１に向かって滑らかに広がっていく。それは、ｐ
- 拡散領域５がｐ拡散領域２０間に存在するからであ
る。図６（ｂ）および（ｃ）に示されるように、空乏層
が伸びる際にはｐ拡散領域２０内に未空乏化領域３０が
残余するが、ｐ拡散領域２０に隣接する位置にｐ- 拡散
領域５が存在するため、空乏層の伸びは促進される。つ
まり、ｐ- 拡散領域５がｐ拡散領域２０の間に存在する
ことにより、ｐ-拡散領域５が完全に空乏化しながら空
乏層の伸びが継続することとなる。それにより、空乏層
を十分に拡張させることができ、オフ動作時における高
耐圧半導体装置の耐圧を向上させることが可能となる。
【００６２】以上のことより、この実施の形態１におけ
る高耐圧半導体装置では、オフ動作時における高耐圧半
導体装置の耐圧を低下させることなく、オン動作時にお
ける高耐圧半導体装置の抵抗値を低減させることが可能
となる。
る高耐圧半導体装置では、オフ動作時における高耐圧半
導体装置の耐圧を低下させることなく、オン動作時にお
ける高耐圧半導体装置の抵抗値を低減させることが可能
となる。
【００６３】（実施の形態２）次に、図７および図８を
用いて、この発明の実施の形態２について説明する。図
７は、この発明の実施の形態２における高耐圧半導体装
置を示す部分断面図である。
用いて、この発明の実施の形態２について説明する。図
７は、この発明の実施の形態２における高耐圧半導体装
置を示す部分断面図である。
【００６４】図７を参照して、図１に示される高耐圧半
導体装置と異なるのは、ｎ+ 埋込拡散領域８が形成され
ているか否かである。それ以外の構成に関しては、図１
に示される高耐圧半導体装置と同様である。
導体装置と異なるのは、ｎ+ 埋込拡散領域８が形成され
ているか否かである。それ以外の構成に関しては、図１
に示される高耐圧半導体装置と同様である。
【００６５】上記のように、ｎ+ 埋込拡散領域８を設け
ることにより、次のような効果が得られる。図８は、図
７に示される高耐圧半導体装置のオフ動作時の空乏層の
状態を示す図である。上記のようにｎ+ 埋込拡散領域８
を設けることにより、図８に示されるように、ｎ+ 埋込
拡散領域８とｐ+ 拡散領域３との間に位置するｎ- 層２
内に空乏層が広がるのを阻止することが可能となる。そ
れにより、空乏層は、ｎ+ 埋込拡散領域８下に位置する
ｐ型半導体基板１内に広がることとなる。このとき、ｐ
型半導体基板１は低濃度でかつ厚みが大きいため、空乏
層を十分に伸ばすことが可能となる。それにより、オフ
動作時における高耐圧半導体装置の耐圧をさらに向上さ
せることが可能となる。
ることにより、次のような効果が得られる。図８は、図
７に示される高耐圧半導体装置のオフ動作時の空乏層の
状態を示す図である。上記のようにｎ+ 埋込拡散領域８
を設けることにより、図８に示されるように、ｎ+ 埋込
拡散領域８とｐ+ 拡散領域３との間に位置するｎ- 層２
内に空乏層が広がるのを阻止することが可能となる。そ
れにより、空乏層は、ｎ+ 埋込拡散領域８下に位置する
ｐ型半導体基板１内に広がることとなる。このとき、ｐ
型半導体基板１は低濃度でかつ厚みが大きいため、空乏
層を十分に伸ばすことが可能となる。それにより、オフ
動作時における高耐圧半導体装置の耐圧をさらに向上さ
せることが可能となる。
【００６６】（実施の形態３）次に、図９および図１０
を用いて、この発明の実施の形態３について説明する。
図９は、この発明の実施の形態３における高耐圧半導体
装置を示す部分断面図である。
を用いて、この発明の実施の形態３について説明する。
図９は、この発明の実施の形態３における高耐圧半導体
装置を示す部分断面図である。
【００６７】図９を参照して、この実施の形態３におけ
る高耐圧半導体装置では、半導体基板１６の表面上に埋
込酸化膜１７が形成され、この埋込酸化膜１７表面上に
ｎ-層２が形成される。つまり、ＳＯＩ（Semiconductor
On Insulator）構造を有する高耐圧半導体装置が示さ
れることになる。そして、ｎ- 層２を貫通するようにト
レンチ２２が設けられ、このトレンチ２２内に酸化膜１
８とポリシリコン層１９とが埋込まれる。それ以外の構
造に関しては図１に示される実施の形態１における高耐
圧半導体装置と同様である。
る高耐圧半導体装置では、半導体基板１６の表面上に埋
込酸化膜１７が形成され、この埋込酸化膜１７表面上に
ｎ-層２が形成される。つまり、ＳＯＩ（Semiconductor
On Insulator）構造を有する高耐圧半導体装置が示さ
れることになる。そして、ｎ- 層２を貫通するようにト
レンチ２２が設けられ、このトレンチ２２内に酸化膜１
８とポリシリコン層１９とが埋込まれる。それ以外の構
造に関しては図１に示される実施の形態１における高耐
圧半導体装置と同様である。
【００６８】図１０には、この実施の形態３における高
耐圧半導体装置のオフ動作時における空乏層の状態が示
されている。図１０に示されるように、空乏層は、未空
乏化領域３０を残しながら十分にｎ- 層２内で広がって
いる。この場合も、ｐ拡散領域２０とｐ- 拡散領域５の
存在により、空乏層の水平方向の伸びが促進される。そ
れにより、ＲＥＳＵＲＦ効果が有効に発現し、オフ動作
時における耐圧が向上される。なお、オン動作に関して
も実施の形態１の場合と同等の効果が得られる。
耐圧半導体装置のオフ動作時における空乏層の状態が示
されている。図１０に示されるように、空乏層は、未空
乏化領域３０を残しながら十分にｎ- 層２内で広がって
いる。この場合も、ｐ拡散領域２０とｐ- 拡散領域５の
存在により、空乏層の水平方向の伸びが促進される。そ
れにより、ＲＥＳＵＲＦ効果が有効に発現し、オフ動作
時における耐圧が向上される。なお、オン動作に関して
も実施の形態１の場合と同等の効果が得られる。
【００６９】（実施の形態４）次に、図１１〜図１３を
用いて、実施の形態４について説明する。図１１は、こ
の発明の実施の形態４における高耐圧半導体装置を示す
部分断面斜視図である。
用いて、実施の形態４について説明する。図１１は、こ
の発明の実施の形態４における高耐圧半導体装置を示す
部分断面斜視図である。
【００７０】図１１を参照して、ｐ- 拡散領域５に含ま
れるｐ型の不純物濃度以上の濃度のｐ型の不純物を含む
ｐ拡散領域２３が形成され、このｐ拡散領域２３の表面
にｎ - 拡散領域２ａが設けられる。また、ｐ+ 拡散領域
６の表面にはｎ+ 拡散領域１５が形成される。それ以外
の構造に関しては図１に示される高耐圧半導体装置とほ
ぼ同様である。
れるｐ型の不純物濃度以上の濃度のｐ型の不純物を含む
ｐ拡散領域２３が形成され、このｐ拡散領域２３の表面
にｎ - 拡散領域２ａが設けられる。また、ｐ+ 拡散領域
６の表面にはｎ+ 拡散領域１５が形成される。それ以外
の構造に関しては図１に示される高耐圧半導体装置とほ
ぼ同様である。
【００７１】上記のように、ｐ拡散領域２３の表面にｎ
- 拡散領域２ａが設けられることにより、オン動作時
に、電子の注入によってモジュレーションが引起こされ
る領域がｐ拡散領域２３の上下に形成される。それによ
り、モジュレーション効率を向上させることが可能とな
り、スイッチング動作速度を速めることが可能となる。
- 拡散領域２ａが設けられることにより、オン動作時
に、電子の注入によってモジュレーションが引起こされ
る領域がｐ拡散領域２３の上下に形成される。それによ
り、モジュレーション効率を向上させることが可能とな
り、スイッチング動作速度を速めることが可能となる。
【００７２】図１２は、図１１におけるＸＩＩ−ＸＩＩ
線に沿う断面の一部を示している。図１２を参照して、
ｐ拡散領域２３は、その側部に間隙３１を有している。
この間隙３１を有することにより、ｐ拡散領域２３の上
下のみならず左右にもモジュレーションが引起こされる
領域を形成することが可能となる。それにより、さらに
モジュレーション効率を向上させることが可能となる。
なお、上記の間隙３１により、ｎ- 拡散領域２ａとｎ-
層２とが接続される。
線に沿う断面の一部を示している。図１２を参照して、
ｐ拡散領域２３は、その側部に間隙３１を有している。
この間隙３１を有することにより、ｐ拡散領域２３の上
下のみならず左右にもモジュレーションが引起こされる
領域を形成することが可能となる。それにより、さらに
モジュレーション効率を向上させることが可能となる。
なお、上記の間隙３１により、ｎ- 拡散領域２ａとｎ-
層２とが接続される。
【００７３】次に、図１３を用いて、この実施の形態４
における高耐圧半導体装置のオフ動作について説明す
る。図１３は、実施の形態４における高耐圧半導体装置
のオフ動作時における空乏層の状態を示す図である。
における高耐圧半導体装置のオフ動作について説明す
る。図１３は、実施の形態４における高耐圧半導体装置
のオフ動作時における空乏層の状態を示す図である。
【００７４】図１３を参照して、前述の実施の形態１の
場合と同様の電圧印加条件により所定の電圧を印加す
る。それにより、ｐｎ接合部Ａ，Ｂ，Ｃ，Ｄから空乏層
が伸び始める。そして、特に、ｐｎ接合部Ｃ，Ｄから伸
びる空乏層は、図１３において矢印２５で示されるよう
に、ｐ拡散領域２３の上下からこのｐ拡散領域２３を挟
み込むように成長する。それにより、ｐ拡散領域２３の
空乏化を促進することができ、ＲＥＳＵＲＦ効果を有効
に発現させることが可能となる。それにより、オフ動作
時における高耐圧半導体装置の耐圧を向上させることが
可能となる。
場合と同様の電圧印加条件により所定の電圧を印加す
る。それにより、ｐｎ接合部Ａ，Ｂ，Ｃ，Ｄから空乏層
が伸び始める。そして、特に、ｐｎ接合部Ｃ，Ｄから伸
びる空乏層は、図１３において矢印２５で示されるよう
に、ｐ拡散領域２３の上下からこのｐ拡散領域２３を挟
み込むように成長する。それにより、ｐ拡散領域２３の
空乏化を促進することができ、ＲＥＳＵＲＦ効果を有効
に発現させることが可能となる。それにより、オフ動作
時における高耐圧半導体装置の耐圧を向上させることが
可能となる。
【００７５】また、上記のようにｐ拡散領域２３の空乏
化がより一段と促進されるので、ｐ拡散領域２３のｐ型
の不純物濃度は、ｐ- 拡散領域５のｐ型の不純物濃度よ
りも高めることが可能となる。それにより、オン動作時
における高耐圧半導体装置の抵抗値を低減することが可
能となる。
化がより一段と促進されるので、ｐ拡散領域２３のｐ型
の不純物濃度は、ｐ- 拡散領域５のｐ型の不純物濃度よ
りも高めることが可能となる。それにより、オン動作時
における高耐圧半導体装置の抵抗値を低減することが可
能となる。
【００７６】（実施の形態５）次に、図１４および図１
５を用いて、この発明の実施の形態５について説明す
る。図１４は、この発明の実施の形態５における高耐圧
半導体装置を示す部分断面図である。より具体的には、
本発明をＩＧＢＴに適用した場合の実施の形態が示され
ている。図１４を参照して、この実施の形態５における
高耐圧半導体装置と、図１１に示される高耐圧半導体装
置との相違は、ｎ+ 埋込拡散領域８が形成されているか
否かである。
５を用いて、この発明の実施の形態５について説明す
る。図１４は、この発明の実施の形態５における高耐圧
半導体装置を示す部分断面図である。より具体的には、
本発明をＩＧＢＴに適用した場合の実施の形態が示され
ている。図１４を参照して、この実施の形態５における
高耐圧半導体装置と、図１１に示される高耐圧半導体装
置との相違は、ｎ+ 埋込拡散領域８が形成されているか
否かである。
【００７７】このｎ+ 埋込拡散領域８を設けることによ
り、図１５に示されるように、オフ動作時に空乏層をｎ
+ 埋込拡散領域８下に位置するｐ型半導体基板１内に広
げることが可能となる。それにより、前述の実施の形態
２の場合と同様に、高耐圧半導体装置の耐圧をさらに向
上させることが可能となる。
り、図１５に示されるように、オフ動作時に空乏層をｎ
+ 埋込拡散領域８下に位置するｐ型半導体基板１内に広
げることが可能となる。それにより、前述の実施の形態
２の場合と同様に、高耐圧半導体装置の耐圧をさらに向
上させることが可能となる。
【００７８】（実施の形態６）次に、図１６および図１
７を用いて、この発明の実施の形態６について説明す
る。図１６は、この発明の実施の形態６における高耐圧
半導体装置を示す部分断面図である。
７を用いて、この発明の実施の形態６について説明す
る。図１６は、この発明の実施の形態６における高耐圧
半導体装置を示す部分断面図である。
【００７９】図１６を参照して、ｐ型半導体基板１６の
表面上に埋込酸化膜１７を介在してｎ- 層２が形成され
ている。このｎ- 層２を貫通するようにトレンチ２２が
設けられ、このトレンチ２２内に酸化膜１８とポリシリ
コン層１９とが埋込まれている。それ以外の構造に関し
ては図１１に示される高耐圧半導体装置と同様である。
表面上に埋込酸化膜１７を介在してｎ- 層２が形成され
ている。このｎ- 層２を貫通するようにトレンチ２２が
設けられ、このトレンチ２２内に酸化膜１８とポリシリ
コン層１９とが埋込まれている。それ以外の構造に関し
ては図１１に示される高耐圧半導体装置と同様である。
【００８０】この実施の形態６における高耐圧半導体装
置の場合も、オフ動作時に、図１７に示されるように、
空乏層を十分にｎ- 層２内で広げることが可能となる。
それにより、前述の実施の形態４の場合と同様の効果が
得られる。
置の場合も、オフ動作時に、図１７に示されるように、
空乏層を十分にｎ- 層２内で広げることが可能となる。
それにより、前述の実施の形態４の場合と同様の効果が
得られる。
【００８１】（実施の形態７）次に、図１８〜図２１を
用いて、この発明の実施の形態７について説明する。図
１８は、この発明の実施の形態７における高耐圧半導体
装置を示す断面図である。より具体的には、本発明をｎ
チャネルＭＯＳデバイスに適用した場合の実施の形態が
示されている。
用いて、この発明の実施の形態７について説明する。図
１８は、この発明の実施の形態７における高耐圧半導体
装置を示す断面図である。より具体的には、本発明をｎ
チャネルＭＯＳデバイスに適用した場合の実施の形態が
示されている。
【００８２】図１８を参照して、半導体基板１６の表面
上には埋込酸化膜１７が形成される。この埋込酸化膜１
７上にｎ- 層２が形成される。このｎ- 層２の表面には
ｎチャネルＭＯＳトランジスタ１４ａが形成される。こ
のｎチャネルＭＯＳトランジスタ１４ａは、ｎ+ 拡散領
域４と、ゲート電極９と、ｎ- 層２とで構成される。ま
た、ｎ- 層２にはｐ拡散領域３ａが形成される。
上には埋込酸化膜１７が形成される。この埋込酸化膜１
７上にｎ- 層２が形成される。このｎ- 層２の表面には
ｎチャネルＭＯＳトランジスタ１４ａが形成される。こ
のｎチャネルＭＯＳトランジスタ１４ａは、ｎ+ 拡散領
域４と、ゲート電極９と、ｎ- 層２とで構成される。ま
た、ｎ- 層２にはｐ拡散領域３ａが形成される。
【００８３】このｐ拡散領域３ａと間隔をあけてｎ+ 拡
散領域１５ａが形成される。このｎ + 拡散領域１５ａの
表面と接触してドレイン電極１２が形成され、ｐ拡散領
域３ａの表面とｎ+ 拡散領域４の表面とに接触してソー
ス電極１１が形成される。
散領域１５ａが形成される。このｎ + 拡散領域１５ａの
表面と接触してドレイン電極１２が形成され、ｐ拡散領
域３ａの表面とｎ+ 拡散領域４の表面とに接触してソー
ス電極１１が形成される。
【００８４】ｎ- 層２を貫通して埋込酸化膜１７に到達
するようにトレンチ２２が形成され、このトレンチ２２
内に酸化膜１８とポリシリコン層１９とが埋込まれる。
そして、ｐ拡散領域３ａとｎ+ 拡散領域１５ａとの間に
位置するｎ- 層２の底部領域に、埋込酸化膜１７に近接
してｐ拡散領域２６が形成される。
するようにトレンチ２２が形成され、このトレンチ２２
内に酸化膜１８とポリシリコン層１９とが埋込まれる。
そして、ｐ拡散領域３ａとｎ+ 拡散領域１５ａとの間に
位置するｎ- 層２の底部領域に、埋込酸化膜１７に近接
してｐ拡散領域２６が形成される。
【００８５】このｐ拡散領域２６は、図１８に示される
ように、互いに間隔をあけて複数個設けられてもよい
が、隣合うｐ拡散領域２６同士がたとえばｐ型の低濃度
領域などによって連結されるものであってもよい。ま
た、ｐ拡散領域２６に含まれるｐ型不純物濃度は、ｐ拡
散領域３ａに含まれるｐ型の不純物濃度と同じかそれ以
上のものであってもよい。好ましくは、ｐ拡散領域２６
に含まれるｐ型の不純物濃度は、ｐ拡散領域３ａに含ま
れるｐ型の不純物濃度の１０から１００倍程度である。
ように、互いに間隔をあけて複数個設けられてもよい
が、隣合うｐ拡散領域２６同士がたとえばｐ型の低濃度
領域などによって連結されるものであってもよい。ま
た、ｐ拡散領域２６に含まれるｐ型不純物濃度は、ｐ拡
散領域３ａに含まれるｐ型の不純物濃度と同じかそれ以
上のものであってもよい。好ましくは、ｐ拡散領域２６
に含まれるｐ型の不純物濃度は、ｐ拡散領域３ａに含ま
れるｐ型の不純物濃度の１０から１００倍程度である。
【００８６】上記のようなｐ拡散領域２６を形成するこ
とにより、オフ動作時における高耐圧半導体装置の耐圧
を向上させることが可能となる理由について以下に説明
する。図１９は、この実施の形態７における高耐圧半導
体装置のオフ動作時における空乏層の状態を示す図であ
る。図１９に示されるように、この実施の形態７におけ
る高耐圧半導体装置をオフ状態とするには、ソース電極
１１，ゲート電極９および基板電極１３の電位を０Ｖと
し、ドレイン電極１２に正電位（＋Ｖ）を印加する。そ
れにより、ｐｎ接合部Ａと界面Ｅから空乏層が伸び始め
る。
とにより、オフ動作時における高耐圧半導体装置の耐圧
を向上させることが可能となる理由について以下に説明
する。図１９は、この実施の形態７における高耐圧半導
体装置のオフ動作時における空乏層の状態を示す図であ
る。図１９に示されるように、この実施の形態７におけ
る高耐圧半導体装置をオフ状態とするには、ソース電極
１１，ゲート電極９および基板電極１３の電位を０Ｖと
し、ドレイン電極１２に正電位（＋Ｖ）を印加する。そ
れにより、ｐｎ接合部Ａと界面Ｅから空乏層が伸び始め
る。
【００８７】ここで、図１９に示されるように、ｐ拡散
領域２６がｐ拡散領域３ａとｎ+ 拡散領域１５ａの間に
位置するｎ- 層２の底部に設けられることにより、この
ｐ拡散領域２６は空乏層の水平方向の広がりを助長する
機能を有することとなる。そして、このｐ拡散領域２６
がドレイン電極１２直下に位置するｎ- 層２の底部領域
に向かって複数個設けられることにより、さらに空乏層
の水平方向の伸びを助長する機能は優れたものとなる。
領域２６がｐ拡散領域３ａとｎ+ 拡散領域１５ａの間に
位置するｎ- 層２の底部に設けられることにより、この
ｐ拡散領域２６は空乏層の水平方向の広がりを助長する
機能を有することとなる。そして、このｐ拡散領域２６
がドレイン電極１２直下に位置するｎ- 層２の底部領域
に向かって複数個設けられることにより、さらに空乏層
の水平方向の伸びを助長する機能は優れたものとなる。
【００８８】それにより、空乏層の水平方向への伸びが
促進され、ＲＥＳＵＲＦ効果が有効に発現される。その
結果、オフ動作時における高耐圧半導体装置の耐圧を向
上させることが可能となる。また、ｐ拡散領域２６を設
けることにより、耐圧決定に関連する各種のパラメータ
について、ある一定の耐圧を維持し得る範囲を拡張する
ことが可能となる。
促進され、ＲＥＳＵＲＦ効果が有効に発現される。その
結果、オフ動作時における高耐圧半導体装置の耐圧を向
上させることが可能となる。また、ｐ拡散領域２６を設
けることにより、耐圧決定に関連する各種のパラメータ
について、ある一定の耐圧を維持し得る範囲を拡張する
ことが可能となる。
【００８９】図２０は、ｎ- 層２の比抵抗に対する高耐
圧半導体装置の耐圧の変化を示した図である。図２０に
おいて、従来例の特性が実線で示されている。この図２
０に示されるように、ｎ- 層２の比抵抗の低下に伴って
わずかに増加の傾向を示した後、急速に耐圧が低下する
傾向を示している。
圧半導体装置の耐圧の変化を示した図である。図２０に
おいて、従来例の特性が実線で示されている。この図２
０に示されるように、ｎ- 層２の比抵抗の低下に伴って
わずかに増加の傾向を示した後、急速に耐圧が低下する
傾向を示している。
【００９０】この傾向は、たとえば、“ＳＯＩ分離構造
の高耐圧化”電子デバイス 半導体電力変換合同研究会
EDD-92-106 （SPC-92-72 ）pp.1-6, 1992に説明されて
いるように、空乏層の水平方向への伸びが抑制されたこ
とによる電界集中が原因となっている。これに対し、ｐ
拡散領域２６を設けることにより、図２０内で点線に示
されるような特性に移行する。すなわち、低比抵抗側で
耐圧の維持できる領域が拡大されることになる。それに
より、ｎ- 層２を従来より低比抵抗化して素子抵抗を低
減させ、かつ高耐圧を維持することが可能となる。
の高耐圧化”電子デバイス 半導体電力変換合同研究会
EDD-92-106 （SPC-92-72 ）pp.1-6, 1992に説明されて
いるように、空乏層の水平方向への伸びが抑制されたこ
とによる電界集中が原因となっている。これに対し、ｐ
拡散領域２６を設けることにより、図２０内で点線に示
されるような特性に移行する。すなわち、低比抵抗側で
耐圧の維持できる領域が拡大されることになる。それに
より、ｎ- 層２を従来より低比抵抗化して素子抵抗を低
減させ、かつ高耐圧を維持することが可能となる。
【００９１】図２１は、埋込酸化膜厚に対する高耐圧半
導体装置の耐圧の変化を示している。図２１において実
線は従来例の特性を示している。埋込酸化膜厚の増加に
伴い耐圧は増加するが、埋込酸化膜厚がある値に達する
と急激に耐圧が低下する傾向が示されている。この傾向
は、図１９における界面Ｅからｎ- 層２中に伸びる空乏
層の伸びが抑制されることが原因である。これに対し、
ｐ拡散領域２６を形成することによって、図２１中の点
線に示すような特性に変化する。つまり、埋込酸化膜１
７の厚みがある値以上に大きくなった場合であっても、
高耐圧を維持することが可能となる。それにより、ｎ-
層２の厚みや比抵抗に余裕を持たせて素子設計を行なう
ことが可能となり、素子の抵抗低減やスイッチングの高
速化を考慮した素子の作製が容易となる。
導体装置の耐圧の変化を示している。図２１において実
線は従来例の特性を示している。埋込酸化膜厚の増加に
伴い耐圧は増加するが、埋込酸化膜厚がある値に達する
と急激に耐圧が低下する傾向が示されている。この傾向
は、図１９における界面Ｅからｎ- 層２中に伸びる空乏
層の伸びが抑制されることが原因である。これに対し、
ｐ拡散領域２６を形成することによって、図２１中の点
線に示すような特性に変化する。つまり、埋込酸化膜１
７の厚みがある値以上に大きくなった場合であっても、
高耐圧を維持することが可能となる。それにより、ｎ-
層２の厚みや比抵抗に余裕を持たせて素子設計を行なう
ことが可能となり、素子の抵抗低減やスイッチングの高
速化を考慮した素子の作製が容易となる。
【００９２】（実施の形態８）次に、図２２および図２
３を用いて、この発明の実施の形態８について説明す
る。図２２は、この発明の実施の形態８における高耐圧
半導体装置を示す部分断面図である。図２２を参照し
て、図１８に示される高耐圧半導体装置と異なるのは、
ｎ+ 拡散領域１５ａ直下に位置するｎ- 層２の底部領域
にｎ拡散領域２３ａが形成されている点である。それ以
外の構造に関しては、図１８に示される高耐圧半導体装
置と同様である。
３を用いて、この発明の実施の形態８について説明す
る。図２２は、この発明の実施の形態８における高耐圧
半導体装置を示す部分断面図である。図２２を参照し
て、図１８に示される高耐圧半導体装置と異なるのは、
ｎ+ 拡散領域１５ａ直下に位置するｎ- 層２の底部領域
にｎ拡散領域２３ａが形成されている点である。それ以
外の構造に関しては、図１８に示される高耐圧半導体装
置と同様である。
【００９３】上記のように、ｎ拡散領域２３ａを形成す
ることによって、次のような効果が得られる。その効果
について図２３を用いて説明する。図２３は、図２２に
示される高耐圧半導体装置のオフ動作時における空乏層
の状態を示す図である。
ることによって、次のような効果が得られる。その効果
について図２３を用いて説明する。図２３は、図２２に
示される高耐圧半導体装置のオフ動作時における空乏層
の状態を示す図である。
【００９４】図２３を参照して、前述の実施の形態７の
場合と同様の条件でオフ状態が実現される。図２３に示
されるように各電極に所定の電位が印加されることによ
り、ｐｎ接合部Ａおよび界面Ｅから空乏層が伸び始め
る。そして、ｐ拡散領域２６の存在により空乏層の水平
方向への伸びが促進される。それにより、ＲＥＳＵＲＦ
効果が有効に発現する。
場合と同様の条件でオフ状態が実現される。図２３に示
されるように各電極に所定の電位が印加されることによ
り、ｐｎ接合部Ａおよび界面Ｅから空乏層が伸び始め
る。そして、ｐ拡散領域２６の存在により空乏層の水平
方向への伸びが促進される。それにより、ＲＥＳＵＲＦ
効果が有効に発現する。
【００９５】このとき、電解集中点３２がｎ拡散領域２
３ａ内に位置する界面Ｅに来るように寸法などの各種パ
ラメータを制御する。それにより、図２１において一点
鎖線で示されるような特性が得られる。これは、アバラ
ンシェ破壊電解強度が増加したことによる影響を反映し
ているものであり、たとえば安原などによる“トレンチ
分離ＳＯＩパワーＩＣのための高耐圧出力素子構造”電
気学会研究会資料 EDD-92-68, pp. 69-74, 1992 に説明
されている。このような構造を採用することにより、実
施の形態７の場合よりもさらに素子を高耐圧化すること
が可能となる。
３ａ内に位置する界面Ｅに来るように寸法などの各種パ
ラメータを制御する。それにより、図２１において一点
鎖線で示されるような特性が得られる。これは、アバラ
ンシェ破壊電解強度が増加したことによる影響を反映し
ているものであり、たとえば安原などによる“トレンチ
分離ＳＯＩパワーＩＣのための高耐圧出力素子構造”電
気学会研究会資料 EDD-92-68, pp. 69-74, 1992 に説明
されている。このような構造を採用することにより、実
施の形態７の場合よりもさらに素子を高耐圧化すること
が可能となる。
【００９６】（実施の形態９）次に、図２４および図２
５を用いて、この発明の実施の形態９について説明す
る。図２４は、この発明の実施の形態９における高耐圧
半導体装置を示す部分断面図である。
５を用いて、この発明の実施の形態９について説明す
る。図２４は、この発明の実施の形態９における高耐圧
半導体装置を示す部分断面図である。
【００９７】図２４を参照して、この実施の形態９で
は、ｐ拡散領域２６が、埋込酸化膜１７とｎ- 層２との
界面から離れて形成されている。それ以外の構造に関し
ては図１８に示される高耐圧半導体装置の場合と同様で
ある。
は、ｐ拡散領域２６が、埋込酸化膜１７とｎ- 層２との
界面から離れて形成されている。それ以外の構造に関し
ては図１８に示される高耐圧半導体装置の場合と同様で
ある。
【００９８】上記のようにｐ拡散領域２６を形成した場
合でも、上記の実施の形態７の場合と同様の効果が得ら
れる。なお、図２５には、図２４に示されるこの実施の
形態９における高耐圧半導体装置のオフ動作時における
空乏層の状態が示されている。この図２５に示されるよ
うに、空乏層を水平方向に十分に広げることが可能とな
り、ＲＥＳＵＲＦ効果を有効に発現させることが可能と
なる。
合でも、上記の実施の形態７の場合と同様の効果が得ら
れる。なお、図２５には、図２４に示されるこの実施の
形態９における高耐圧半導体装置のオフ動作時における
空乏層の状態が示されている。この図２５に示されるよ
うに、空乏層を水平方向に十分に広げることが可能とな
り、ＲＥＳＵＲＦ効果を有効に発現させることが可能と
なる。
【００９９】（実施の形態１０）次に、図２６を用い
て、この発明の実施の形態１０について説明する。図２
６は、この発明の実施の形態１０における高耐圧半導体
装置を示す部分断面図である。より具体的には、本発明
の思想をｐチャネルＥＳＴに適用した場合の実施の形態
が示されている。
て、この発明の実施の形態１０について説明する。図２
６は、この発明の実施の形態１０における高耐圧半導体
装置を示す部分断面図である。より具体的には、本発明
の思想をｐチャネルＥＳＴに適用した場合の実施の形態
が示されている。
【０１００】図２６を参照して、半導体基板１６の表面
上には埋込酸化膜１７を介してｎ-層２が形成される。
ｎ- 層２の表面にはｐ- 拡散領域２７が形成される。こ
のｐ - 拡散領域２７の表面にはｎ拡散領域２８ａ，２８
ｂとｎ+ 拡散領域３９とが間隔をあけて設けられる。ｎ
拡散領域２８ａの表面にはｎ+ 拡散領域４０，ｐ+ 拡散
領域２９ａがそれぞれ形成される。
上には埋込酸化膜１７を介してｎ-層２が形成される。
ｎ- 層２の表面にはｐ- 拡散領域２７が形成される。こ
のｐ - 拡散領域２７の表面にはｎ拡散領域２８ａ，２８
ｂとｎ+ 拡散領域３９とが間隔をあけて設けられる。ｎ
拡散領域２８ａの表面にはｎ+ 拡散領域４０，ｐ+ 拡散
領域２９ａがそれぞれ形成される。
【０１０１】ｎ+ 拡散領域４０とｐ+ 拡散領域２９ａと
の双方に接触するようにソース電極１１ａが形成され、
ｐ+ 拡散領域２９ｂと接触してソース電極１１ｂが形成
される。そして、ｎ拡散領域２８ａとｎ拡散領域２８ｂ
の間に位置するｐ- 拡散領域２７の表面上には、酸化膜
１０を介在してゲート電極９が形成される。また、ｎ +
拡散領域３９の表面と接触してドレイン電極１２が形成
される。
の双方に接触するようにソース電極１１ａが形成され、
ｐ+ 拡散領域２９ｂと接触してソース電極１１ｂが形成
される。そして、ｎ拡散領域２８ａとｎ拡散領域２８ｂ
の間に位置するｐ- 拡散領域２７の表面上には、酸化膜
１０を介在してゲート電極９が形成される。また、ｎ +
拡散領域３９の表面と接触してドレイン電極１２が形成
される。
【０１０２】このような構成において、ｎ拡散領域２８
ｂとｎ+ 拡散領域３９の間に位置するｐ- 拡散領域２７
に、ｐ+ 拡散領域３３が設けられる。このｐ+ 拡散領域
３３に含まれるｐ型の不純物濃度は、好ましくは、ｐ-
拡散領域２７に含まれるｐ型の不純物濃度の１０から１
００倍程度以上である。また、このｐ+ 拡散領域３３
は、間隔をあけて複数個設けられることが好ましい。
ｂとｎ+ 拡散領域３９の間に位置するｐ- 拡散領域２７
に、ｐ+ 拡散領域３３が設けられる。このｐ+ 拡散領域
３３に含まれるｐ型の不純物濃度は、好ましくは、ｐ-
拡散領域２７に含まれるｐ型の不純物濃度の１０から１
００倍程度以上である。また、このｐ+ 拡散領域３３
は、間隔をあけて複数個設けられることが好ましい。
【０１０３】それにより、前述の実施の形態１〜３の場
合と同様に、オフ動作時における空乏層の水平方向の広
がりを効果的に促進することが可能となる。また、ｐ+
拡散領域３３がｐ- 拡散領域２７に比べて相対的に高濃
度であるため、オン動作時における電流経路の抵抗をも
低減することが可能となる。それにより、素子抵抗を低
減することが可能となる。
合と同様に、オフ動作時における空乏層の水平方向の広
がりを効果的に促進することが可能となる。また、ｐ+
拡散領域３３がｐ- 拡散領域２７に比べて相対的に高濃
度であるため、オン動作時における電流経路の抵抗をも
低減することが可能となる。それにより、素子抵抗を低
減することが可能となる。
【０１０４】（実施の形態１１）次に、図２７を用い
て、この発明の実施の形態１１について説明する。図１
１は、この発明の実施の形態１１における高耐圧半導体
装置を示す断面図である。図２７を参照して、この実施
の形態１１における高耐圧半導体装置と、図２６に示さ
れる実施の形態１０における高耐圧半導体装置との構造
上の違いは、ｎ+ 拡散領域４１がｐ+ 拡散領域２９ｂの
代わりに形成されていることである。それ以外の構造に
関しては上記の実施の形態１０における高耐圧半導体装
置と同様である。
て、この発明の実施の形態１１について説明する。図１
１は、この発明の実施の形態１１における高耐圧半導体
装置を示す断面図である。図２７を参照して、この実施
の形態１１における高耐圧半導体装置と、図２６に示さ
れる実施の形態１０における高耐圧半導体装置との構造
上の違いは、ｎ+ 拡散領域４１がｐ+ 拡散領域２９ｂの
代わりに形成されていることである。それ以外の構造に
関しては上記の実施の形態１０における高耐圧半導体装
置と同様である。
【０１０５】つまり、この実施の形態１１では、本発明
の思想をｐチャネルＢＲＴに適用した場合の高耐圧半導
体装置が示されていることになる。この場合も、上記の
実施の形態１０の場合と同様の効果が得られる。
の思想をｐチャネルＢＲＴに適用した場合の高耐圧半導
体装置が示されていることになる。この場合も、上記の
実施の形態１０の場合と同様の効果が得られる。
【０１０６】次に、図２８〜図３２を用いて、ｐ拡散領
域２０の変形例について説明する。 〈第１の変形例〉まず図２８を用いて、第１の変形例に
ついて説明する。図２８は、ｐ拡散領域２０の第１の変
形例を示す部分拡大断面図である。図２８を参照して、
ｐ拡散領域２０ａとｐ- 拡散領域５ａとは交互に配置さ
れ、各々の拡散深さはほぼ等しいものとなっている。こ
のような構造の場合も、図１に示される場合とほぼ同様
の効果が得られる。
域２０の変形例について説明する。 〈第１の変形例〉まず図２８を用いて、第１の変形例に
ついて説明する。図２８は、ｐ拡散領域２０の第１の変
形例を示す部分拡大断面図である。図２８を参照して、
ｐ拡散領域２０ａとｐ- 拡散領域５ａとは交互に配置さ
れ、各々の拡散深さはほぼ等しいものとなっている。こ
のような構造の場合も、図１に示される場合とほぼ同様
の効果が得られる。
【０１０７】〈第２の変形例〉次に、図２９を用いて、
第２の変形例について説明する。図２９は、ｐ拡散領域
２０の第２の変形例を示す部分拡大断面図である。
第２の変形例について説明する。図２９は、ｐ拡散領域
２０の第２の変形例を示す部分拡大断面図である。
【０１０８】図２９を参照して、ｐ拡散領域２０ｂの拡
散深さは、ｐ- 拡散領域５ｂの拡散深さよりも浅くなる
ように形成されている。それにより、図１に示される場
合よりもさらに空乏層の水平方向の広がりを促進するこ
とが可能となる。
散深さは、ｐ- 拡散領域５ｂの拡散深さよりも浅くなる
ように形成されている。それにより、図１に示される場
合よりもさらに空乏層の水平方向の広がりを促進するこ
とが可能となる。
【０１０９】〈第３の変形例〉次に、図３０を用いて、
ｐ拡散領域２０の第３の変形例について説明する。図３
０は、ｐ拡散領域２０の第３の変形例を示す部分拡大断
面図である。
ｐ拡散領域２０の第３の変形例について説明する。図３
０は、ｐ拡散領域２０の第３の変形例を示す部分拡大断
面図である。
【０１１０】図３０を参照して、図１に示されるｐ拡散
領域２０の代わりに、ｎ- 層２の表面上に、ｐ型の不純
物が高濃度に導入されたポリシリコン層３４を形成して
もよい。このとき、ｎ- 層２の表面には間隔をあけてｐ
- 層５ｃが複数個形成され、隣合うｐ- 拡散領域５ｃが
ポリシリコン層３４によって電気的に接続される。この
ような構造によっても、図１に示される場合とほぼ同様
の効果が得られる。本変形例の場合は、ポリシリコン層
３４の濃度を極めて高濃度とすることが可能となり、図
１に示される実施の形態１の場合よりもさらにオン動作
時における素子抵抗を低減することが可能となる。
領域２０の代わりに、ｎ- 層２の表面上に、ｐ型の不純
物が高濃度に導入されたポリシリコン層３４を形成して
もよい。このとき、ｎ- 層２の表面には間隔をあけてｐ
- 層５ｃが複数個形成され、隣合うｐ- 拡散領域５ｃが
ポリシリコン層３４によって電気的に接続される。この
ような構造によっても、図１に示される場合とほぼ同様
の効果が得られる。本変形例の場合は、ポリシリコン層
３４の濃度を極めて高濃度とすることが可能となり、図
１に示される実施の形態１の場合よりもさらにオン動作
時における素子抵抗を低減することが可能となる。
【０１１１】〈第４の変形例〉次に、図３１を用いて、
ｐ拡散領域２０の第４の変形例について説明する。図３
１は、ｐ拡散領域２０の第４の変形例を示す部分拡大断
面図である。
ｐ拡散領域２０の第４の変形例について説明する。図３
１は、ｐ拡散領域２０の第４の変形例を示す部分拡大断
面図である。
【０１１２】図３１を参照して、本変形例では、ｐ- 拡
散領域５ｄの表面に間隔をあけてｐ拡散領域２０ｃが複
数個設けられている。このような構造の場合でも、図１
に示される実施の形態１の場合と同様の効果が得られ
る。
散領域５ｄの表面に間隔をあけてｐ拡散領域２０ｃが複
数個設けられている。このような構造の場合でも、図１
に示される実施の形態１の場合と同様の効果が得られ
る。
【０１１３】〈第５の変形例〉次に、図３２を用いて、
ｐ拡散領域２０の第５の変形例について説明する。図３
２は、ｐ拡散領域２０の第５の変形例を示す部分拡大断
面図である。
ｐ拡散領域２０の第５の変形例について説明する。図３
２は、ｐ拡散領域２０の第５の変形例を示す部分拡大断
面図である。
【０１１４】図３２を参照して、本変形例では、ポリシ
リコン層３４ａが、ｎ- 層２表面上に絶縁層３５を介在
して形成されている。そして、ポリシリコン層３４ａと
ｐ-拡散領域５ｅとの接触部を取囲むようにｐ+ 拡散領
域３６が形成されている。それ以外の構造に関しては上
記の第３の変形例の場合と同様である。本変形例の場合
も、上記の第３の変形例の場合とほぼ同様の効果が得ら
れる。
リコン層３４ａが、ｎ- 層２表面上に絶縁層３５を介在
して形成されている。そして、ポリシリコン層３４ａと
ｐ-拡散領域５ｅとの接触部を取囲むようにｐ+ 拡散領
域３６が形成されている。それ以外の構造に関しては上
記の第３の変形例の場合と同様である。本変形例の場合
も、上記の第３の変形例の場合とほぼ同様の効果が得ら
れる。
【０１１５】次に、図３３〜図３９を用いて、図３２に
おけるポリシリコン層３４ａとｐ-拡散領域５ｅの製造
方法について説明する。
おけるポリシリコン層３４ａとｐ-拡散領域５ｅの製造
方法について説明する。
【０１１６】まず、図３３〜図３５を用いて、第１の製
造方法について説明する。図３３を参照して、ｎ- 層２
の表面上に、ＣＶＤ法などを用いて、シリコン酸化膜な
どからなる絶縁層３５を堆積する。そして、この絶縁層
３５を所定形状にパターニングした後、この絶縁層３５
とｎ- 層２の表面とを覆うように、ＣＶＤ法などを用い
て、ｐ型の不純物の高濃度に導入されたポリシリコン層
３４ａを形成する。
造方法について説明する。図３３を参照して、ｎ- 層２
の表面上に、ＣＶＤ法などを用いて、シリコン酸化膜な
どからなる絶縁層３５を堆積する。そして、この絶縁層
３５を所定形状にパターニングした後、この絶縁層３５
とｎ- 層２の表面とを覆うように、ＣＶＤ法などを用い
て、ｐ型の不純物の高濃度に導入されたポリシリコン層
３４ａを形成する。
【０１１７】次に、図３４を参照して、ポリシリコン層
３４ａに熱処理などを施すことにより、ポリシリコン層
３４ａ内からｎ- 層２の表面にｐ型の不純物を拡散させ
る。それにより、ｐ- 拡散領域５ｅを間隔をあけて形成
する。
３４ａに熱処理などを施すことにより、ポリシリコン層
３４ａ内からｎ- 層２の表面にｐ型の不純物を拡散させ
る。それにより、ｐ- 拡散領域５ｅを間隔をあけて形成
する。
【０１１８】次に、図３５に示されるように、ポリシリ
コン層３４ａを所定形状にパターニングする。以上の工
程を経て、図３２に示されるポリシリコン層３４ａおよ
びｐ - 拡散領域５ｅが形成されることになる。
コン層３４ａを所定形状にパターニングする。以上の工
程を経て、図３２に示されるポリシリコン層３４ａおよ
びｐ - 拡散領域５ｅが形成されることになる。
【０１１９】次に、図３６〜図３９を用いて、ポリシリ
コン層３４ａとｐ- 拡散領域５ｅの第２の製造方法につ
いて説明する。まず図３６を参照して、上記の第１の方
法の場合と同様の工程を経て絶縁層３５を形成した後、
この絶縁層３５をマスクとして用いて、ｎ- 層２の表面
にボロンイオン（Ｂ+ ）などのｐ型の不純物を選択的に
注入する。そして、注入されたｐ型の不純物に拡散処理
を施すことにより、図３７に示されるように、ｐ- 拡散
領域５ｅを間隔をあけて形成する。
コン層３４ａとｐ- 拡散領域５ｅの第２の製造方法につ
いて説明する。まず図３６を参照して、上記の第１の方
法の場合と同様の工程を経て絶縁層３５を形成した後、
この絶縁層３５をマスクとして用いて、ｎ- 層２の表面
にボロンイオン（Ｂ+ ）などのｐ型の不純物を選択的に
注入する。そして、注入されたｐ型の不純物に拡散処理
を施すことにより、図３７に示されるように、ｐ- 拡散
領域５ｅを間隔をあけて形成する。
【０１２０】次に、図３８に示されるように、上記の第
１の方法の場合と同様の工程を経てポリシリコン層３４
ａを形成する。そして、このポリシリコン層３４ａに熱
処理を施すことにより、図３９に示されるように、ｐ-
拡散領域５ｅの表面にｐ+ 拡散領域３６をそれぞれ形成
する。以上の工程を経て、図３２に示されるポリシリコ
ン層３４ａとｐ- 拡散領域５ｅとがそれぞれ形成される
ことになる。そして、その後、ゲート電極９や、ｐ+ 拡
散領域３，６や、酸化膜１０や、ソース／ドレイン電１
１，１２などが形成される。
１の方法の場合と同様の工程を経てポリシリコン層３４
ａを形成する。そして、このポリシリコン層３４ａに熱
処理を施すことにより、図３９に示されるように、ｐ-
拡散領域５ｅの表面にｐ+ 拡散領域３６をそれぞれ形成
する。以上の工程を経て、図３２に示されるポリシリコ
ン層３４ａとｐ- 拡散領域５ｅとがそれぞれ形成される
ことになる。そして、その後、ゲート電極９や、ｐ+ 拡
散領域３，６や、酸化膜１０や、ソース／ドレイン電１
１，１２などが形成される。
【０１２１】なお、上述の第１〜第５の変形例は、実施
の形態１のみならず他のすべてのｐチャネルデバイスに
対して適用可能である。また、今回開示された実施の形
態はすべての点で例示であって制限的なものではないと
考えられるべきである。本発明の範囲は特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
の形態１のみならず他のすべてのｐチャネルデバイスに
対して適用可能である。また、今回開示された実施の形
態はすべての点で例示であって制限的なものではないと
考えられるべきである。本発明の範囲は特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
【図１】 この発明の実施の形態１における高耐圧半導
体装置を示す部分断面図である。
体装置を示す部分断面図である。
【図２】 図１に示される高耐圧半導体装置のオフ動作
時の空乏層の状態を示す断面図である。
時の空乏層の状態を示す断面図である。
【図３】 （ａ）は図１に示される高耐圧半導体装置の
オン動作時の抵抗成分を示す図である。（ｂ）は従来例
における高耐圧半導体装置のオン動作時の抵抗成分を示
す図である。
オン動作時の抵抗成分を示す図である。（ｂ）は従来例
における高耐圧半導体装置のオン動作時の抵抗成分を示
す図である。
【図４】 ｐ- 拡散領域の表面濃度と耐圧との関係を示
す図である。
す図である。
【図５】 （ａ）〜（ｃ）は、ｐ拡散領域２４を一様に
高濃度化した場合のオフ動作時の空乏層の状態を段階的
に示す図である。
高濃度化した場合のオフ動作時の空乏層の状態を段階的
に示す図である。
【図６】 （ａ）〜（ｃ）は、図１に示される高耐圧半
導体装置のオフ動作時の空乏層の状態を段階的に示す図
である。
導体装置のオフ動作時の空乏層の状態を段階的に示す図
である。
【図７】 この発明の実施の形態２における高耐圧半導
体装置を示す部分断面図である。
体装置を示す部分断面図である。
【図８】 図７に示される高耐圧半導体装置のオフ動作
時の空乏層の状態を示す図である。
時の空乏層の状態を示す図である。
【図９】 この発明の実施の形態３における高耐圧半導
体装置を示す部分断面図である。
体装置を示す部分断面図である。
【図１０】 図９に示される高耐圧半導体装置のオフ動
作時における空乏層の状態を示す図である。
作時における空乏層の状態を示す図である。
【図１１】 この発明の実施の形態４における高耐圧半
導体装置を示す斜視図である。
導体装置を示す斜視図である。
【図１２】 図１１におけるＸＩＩ−ＸＩＩ線に沿う部
分断面図である。
分断面図である。
【図１３】 図１１に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図１４】 この発明の実施の形態５における高耐圧半
導体装置を示す部分断面図である。
導体装置を示す部分断面図である。
【図１５】 図１４に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図１６】 この発明の実施の形態６における高耐圧半
導体装置を示す部分断面図である。
導体装置を示す部分断面図である。
【図１７】 図１６に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図１８】 この発明の実施の形態７における高耐圧半
導体装置を示す部分断面図である。
導体装置を示す部分断面図である。
【図１９】 図１８に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図２０】 ｎ- 層の比抵抗と高耐圧半導体装置の耐圧
との関係を示す図である。
との関係を示す図である。
【図２１】 埋込酸化膜厚と高耐圧半導体装置の耐圧と
の関係を示す図である。
の関係を示す図である。
【図２２】 この発明の実施の形態８における高耐圧半
導体装置を示す部分断面図である。
導体装置を示す部分断面図である。
【図２３】 図２２に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図２４】 この発明の実施の形態９における高耐圧半
導体装置を示す部分断面図である。
導体装置を示す部分断面図である。
【図２５】 図２４に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図２６】 この発明の実施の形態１０における高耐圧
半導体装置を示す部分断面図である。
半導体装置を示す部分断面図である。
【図２７】 この発明の実施の形態１１における高耐圧
半導体装置を示す部分断面図である。
半導体装置を示す部分断面図である。
【図２８】 この発明に係るｐ拡散領域２０の構造の第
１の変形例を示す断面図である。
１の変形例を示す断面図である。
【図２９】 この発明に係るｐ拡散領域２０の構造の第
２の変形例を示す断面図である。
２の変形例を示す断面図である。
【図３０】 この発明に係るｐ拡散領域２０の構造の第
３の変形例を示す断面図である。
３の変形例を示す断面図である。
【図３１】 この発明に係るｐ拡散領域２０の構造の第
４の変形例を示す断面図である。
４の変形例を示す断面図である。
【図３２】 この発明に係るｐ拡散領域２０の構造の第
５の変形例を示す断面図である。
５の変形例を示す断面図である。
【図３３】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第１の形成方法の第１工程を示す断
面図である。
ｐ- 拡散領域５ｅの第１の形成方法の第１工程を示す断
面図である。
【図３４】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第１の形成方法の第２工程を示す断
面図である。
ｐ- 拡散領域５ｅの第１の形成方法の第２工程を示す断
面図である。
【図３５】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第１の形成方法の第３工程を示す断
面図である。
ｐ- 拡散領域５ｅの第１の形成方法の第３工程を示す断
面図である。
【図３６】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第２の形成方法の第１工程を示す断
面図である。
ｐ- 拡散領域５ｅの第２の形成方法の第１工程を示す断
面図である。
【図３７】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第２の形成方法の第２工程を示す断
面図である。
ｐ- 拡散領域５ｅの第２の形成方法の第２工程を示す断
面図である。
【図３８】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第２の形成方法の第３工程を示す断
面図である。
ｐ- 拡散領域５ｅの第２の形成方法の第３工程を示す断
面図である。
【図３９】 図３２に示されるポリシリコン層３４ａと
ｐ- 拡散領域５ｅの第２の形成方法の第４工程を示す断
面図である。
ｐ- 拡散領域５ｅの第２の形成方法の第４工程を示す断
面図である。
【図４０】 従来の高耐圧半導体装置の第１の例を示す
部分断面図である。
部分断面図である。
【図４１】 図４０に示される従来の高耐圧半導体装置
のオフ動作時における空乏層の状態を示す図である。
のオフ動作時における空乏層の状態を示す図である。
【図４２】 図４０に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図４３】 図４０に示される高耐圧半導体装置のオン
動作を示す図である。
動作を示す図である。
【図４４】 従来の高耐圧半導体装置の第２の例を示す
部分断面図である。
部分断面図である。
【図４５】 図４４に示される従来の高耐圧半導体装置
のオフ動作時における空乏層の状態を示す図である。
のオフ動作時における空乏層の状態を示す図である。
【図４６】 図４４に示される高耐圧半導体装置のオフ
動作時の空乏層の状態を示す図である。
動作時の空乏層の状態を示す図である。
【図４７】 図４４に示される高耐圧半導体装置のオン
動作を示す図である。
動作を示す図である。
【図４８】 図４４に示される高耐圧半導体装置の全体
構成を示す鳥瞰図である。
構成を示す鳥瞰図である。
【図４９】 従来の高耐圧半導体装置の第３の例を示す
部分断面図である。
部分断面図である。
【図５０】 図４９に示される従来の高耐圧半導体装置
のオフ動作時における空乏層の状態を示す図である。
のオフ動作時における空乏層の状態を示す図である。
【図５１】 図４９に示される高耐圧半導体装置のオフ
動作時における空乏層の状態を示す図である。
動作時における空乏層の状態を示す図である。
【図５２】 図４９に示される高耐圧半導体装置のオン
動作を示す図である。
動作を示す図である。
【図５３】 従来の高耐圧半導体装置の第４の例を示す
部分断面図である。
部分断面図である。
【図５４】 図５３に示される従来の高耐圧半導体装置
のオフ動作時における空乏層の状態を示す図である。
のオフ動作時における空乏層の状態を示す図である。
【図５５】 図５３に示される高耐圧半導体装置のオフ
動作を示す図である。
動作を示す図である。
１ ｐ型半導体基板、２ ｎ- 層、７，２０，２４，２
６，３３ ｐ拡散領域、２３ａ ｎ拡散領域、５，２７
ｐ- 拡散領域、８ ｎ+ 埋込拡散領域、９ゲート電
極、１０ 酸化膜、１１ ソース電極、１２ ドレイン
電極、１３ 基板電極、１６ 半導体基板、１７ 埋込
酸化膜、２１ 空乏層端、３０ 未空乏化領域、３１
間隙、３２ 電解集中点、３４，３４ａ ポリシリコン
層、３５絶縁層。
６，３３ ｐ拡散領域、２３ａ ｎ拡散領域、５，２７
ｐ- 拡散領域、８ ｎ+ 埋込拡散領域、９ゲート電
極、１０ 酸化膜、１１ ソース電極、１２ ドレイン
電極、１３ 基板電極、１６ 半導体基板、１７ 埋込
酸化膜、２１ 空乏層端、３０ 未空乏化領域、３１
間隙、３２ 電解集中点、３４，３４ａ ポリシリコン
層、３５絶縁層。
Claims (19)
- 【請求項１】 主表面を有する基板と、 前記基板の主表面上に形成された第１導電型の半導体層
と、 前記半導体層の表面に間隔をあけて形成された第２導電
型の第１と第２の不純物拡散領域と、 前記第１と第２の不純物拡散領域間に位置する前記半導
体層の表面上に絶縁層を介在して形成された制御電極
と、 前記第１の不純物拡散領域と電気的に接続される第１の
主電極と、 前記第２の不純物拡散領域と電気的に接続される第２の
主電極と、 を備え、 前記第２の不純物拡散領域は、相対的に低濃度の第２導
電型の不純物を含む低濃度領域と、前記低濃度領域と接
続され相対的に高濃度の第２導電型の不純物を含む複数
の高濃度領域とを有する、高耐圧半導体装置。 - 【請求項２】 前記制御電極から離れた側の前記第２の
不純物拡散領域の端部と連なるように第２導電型の第３
の不純物拡散領域が形成され、 前記第１の主電極は、前記第１の不純物拡散領域の表面
と前記第１の不純物拡散領域の近傍に位置する前記半導
体装置の表面との双方に接触して形成され、 前記第２の主電極は、前記第３の不純物拡散領域の表面
と接触して形成される請求項１に記載の高耐圧半導体装
置。 - 【請求項３】 前記高濃度領域は、前記低濃度領域内に
間隔をあけて形成される、請求項１に記載の高耐圧半導
体装置。 - 【請求項４】 前記低濃度領域は、前記半導体層内に間
隔をあけて形成された複数の第２導電型の低濃度不純物
拡散領域を含み、 前記高濃度領域は、前記半導体層の表面内に間隔をあけ
て形成された複数の第２導電型の高濃度不純物拡散領域
を含み、 前記低濃度不純物拡散領域と前記高濃度不純物拡散領域
とは交互に配置され、互いに接続される、請求項１に記
載の高耐圧半導体装置。 - 【請求項５】 前記低濃度領域は、前記半導体層の表面
内に間隔をあけて形成された第２導電型の第１と第２の
低濃度不純物拡散領域を含み、 前記高濃度領域は、前記第１の低濃度不純物拡散領域の
表面上から前記第２の低濃度不純物拡散領域の表面上に
延在するように形成され高濃度の第２導電型の不純物を
含む導電層により構成される、請求項１に記載の高耐圧
半導体装置。 - 【請求項６】 前記導電層と前記半導体層との間には絶
縁層が介在され、 前記導電層の一方の端部が前記第１の低濃度不純物拡散
領域の表面と接触し、前記導電層の他方の端部が前記第
２の低濃度不純物拡散領域の表面と接触する、請求項４
に記載の高耐圧半導体装置。 - 【請求項７】 前記第１と第２の低濃度不純物拡散領域
内には、前記導電層と、前記第１および第２の低濃度不
純物拡散領域との接触部を取り囲むように前記第１と第
２の低濃度不純物拡散領域に含まれる第２導電型の不純
物濃度よりも高濃度の第２導電型の不純物を含む高濃度
不純物拡散領域が形成される、請求項４または５に記載
の高耐圧半導体装置。 - 【請求項８】 前記第１の主電極は絶縁層を介在して前
記制御電極上と前記第２の不純物拡散領域上とに延在す
る、請求項１に記載の高耐圧半導体装置。 - 【請求項９】 前記基板は、半導体基板と、前記半導体
基板の表面上に形成された埋込絶縁層とを含み、前記半
導体層は前記埋込絶縁層の表面上に形成される、請求項
１に記載の高耐圧半導体装置。 - 【請求項１０】 前記第１の不純物拡散領域の直下であ
って前記基板の主表面と近接する前記半導体層の底部領
域には、前記半導体層に含まれる第１導電型の不純物濃
度よりも高濃度の第１導電型の不純物を含む埋込拡散領
域が形成される、請求項１に記載の高耐圧半導体装置。 - 【請求項１１】 主表面を有する基板と、 前記基板の主表面上に形成された第１導電型の半導体層
と、 前記半導体層の表面に形成された第２導電型の第１の不
純物拡散領域と、 前記第１の不純物拡散領域と間隔をあけて前記半導体層
内に形成された第２導電型の第２の不純物拡散領域と、 前記第１と第２の不純物拡散領域間に位置する前記半導
体層の表面上に絶縁層を介在して形成された制御電極
と、前記制御電極から離れた側の前記第２の不純物拡散
領域の端部と連なる第２導電型の第３の不純物拡散領域
と、 前記第１の不純物拡散領域の表面と前記第１の不純物拡
散領域の近傍に位置する前記半導体層の表面との双方に
接触して形成された第１の主電極と、 前記第３の不純物拡散領域表面に形成された第１導電型
の第４の不純物拡散領域と、 前記第４の不純物拡散領域の表面と接触して形成された
第２の主電極と、を備え、 前記第２の不純物拡散領域の表面には、前記半導体層に
含まれる第１導電型の不純物と同程度の濃度の第１導電
型の不純物を含む第１導電型の第５の不純物拡散領域が
形成され、前記第５の不純物拡散領域は前記半導体層と
接続される、高耐圧半導体装置。 - 【請求項１２】 主表面を有する基板と、 前記基板の主表面上に形成された第１導電型の半導体層
と、 前記半導体層の表面に形成された第２導電型の第１の不
純物拡散領域と、 前記第１の不純物拡散領域の表面に形成された第１導電
型の第２の不純物拡散領域と、 前記第１の不純物拡散領域と間隔をあけて前記半導体層
の表面に形成された第１導電型の第３の不純物拡散領域
と、 前記第２と第３の不純物拡散領域の間に位置する前記第
１の不純物拡散領域の表面上に絶縁層を介在して形成さ
れた制御電極と、 前記第２の不純物拡散領域の表面と前記第２の不純物拡
散領域に近接する前記第１の不純物拡散領域の表面との
双方に接触して形成された第１の主電極と、 前記第３の不純物拡散領域の表面と接触して形成された
第２の主電極と、を備え、 前記第１と第３の不純物拡散領域の間に位置する前記半
導体層の底部領域に、複数の第２導電型の第４の不純物
拡散領域が形成される、高耐圧半導体装置。 - 【請求項１３】 前記第４の不純物拡散領域は、前記第
３の不純物拡散領域の直下に位置する前記半導体層の底
部領域に向かって互いに間隔をあけて配置される、請求
項１２に記載の高耐圧半導体装置。 - 【請求項１４】 前記第３の不純物拡散領域の直下に位
置する前記半導体層の底部領域には、第１導電型の第５
の不純物拡散領域が、前記第４の不純物拡散領域と間隔
をあけて形成される、請求項１２あるいは１３に記載の
高耐圧半導体装置。 - 【請求項１５】 主表面を有する基板と、 前記基板の主表面上に形成された第１導電型の半導体層
と、 前記半導体層の表面に形成された第２導電型の第１の不
純物拡散領域と、 前記第１の不純物拡散領域の表面に間隔をあけて形成さ
れた第１導電型の第２と第３の不純物拡散領域と、 前記第２の不純物拡散領域の表面に形成された第２導電
型の第４の不純物拡散領域と、 前記第３の不純物拡散領域と間隔をあけて前記第１の不
純物拡散領域の表面に形成された第１導電型の第５の不
純物拡散領域と、 前記第２と第３の不純物拡散領域の間に位置する前記第
１の不純物拡散領域の表面上に絶縁層を介在して形成さ
れた制御電極と、 前記第２と第４の不純物拡散領域の表面と接触して形成
された第１の電極層と、 前記第３の不純物拡散領域の表面と接触して形成された
第２の電極層と、 前記第５の不純物拡散領域の表面と接触して形成された
第３の電極層と、を備え、 前記第３と第５の不純物拡散領域の間に位置する前記第
１の不純物拡散領域は、相対的に低濃度の第２導電型の
不純物を含む低濃度領域と、相対的に高濃度の第２導電
型の不純物を含み互いに間隔をあけて形成された複数の
高濃度領域とを含む、高耐圧半導体装置。 - 【請求項１６】 前記第３の不純物拡散領域表面には、
第２導電型の第６の不純物拡散領域が形成され、 前記第２の電極層は前記第６の不純物拡散領域の表面と
接触する、請求項１５に記載の高耐圧半導体装置。 - 【請求項１７】 基板の主表面上に第１導電型の半導体
層を形成する工程と、 前記半導体層の表面上に絶縁層を形成し、その絶縁層を
パターニングする工程と、 パターニングされた前記絶縁層と前記半導体層の表面と
を覆うように相対的に高濃度の第２導電型の不純物を含
む導電層を形成する工程と、 前記導電層から前記半導体層内に第２導電型の不純物を
拡散させることにより前記半導体層の表面に間隔をあけ
て相対的に低濃度の第２導電型の不純物を含む複数の第
１の不純物拡散領域を形成する工程と、 前記導電層をパターニングし、前記導電層により前記第
１の不純物拡散領域を電気的に接続する工程と、 前記第１の不純物拡散領域の形成領域と間隔をあけて前
記半導体層の表面に第２導電型の第２の不純物拡散領域
を形成する工程と、 前記第１と第２の不純物拡散領域間に位置する前記半導
体層の表面上に絶縁層を介在して制御電極を形成する工
程と、 前記半導体層の一部表面上に第１と第２の主電極を形成
する工程と、を備えた、高耐圧半導体装置の製造方法。 - 【請求項１８】 基板の主表面上に第１導電型の半導体
層を形成する工程と、 前記半導体層の表面上に絶縁層を形成し、その絶縁層を
パターニングする工程と、 パターニングされた前記絶縁層をマスクとして用いて前
記半導体層の表面に選択的に第２導電型の不純物を導入
して拡散することにより前記半導体層の表面に相対的に
低濃度の第２導電型の不純物を含む複数の第１の不純物
拡散領域を形成する工程と、 前記絶縁層と前記半導体層の表面とを覆うように相対的
に高濃度の第２導電型の不純物を含む導電層を形成する
工程と、 前記導電層をパターニングし、前記導電層により前記第
１の不純物拡散領域を電気的に接続する工程と、 前記第１の不純物拡散領域の形成領域と間隔をあけて前
記半導体層の表面に第２導電型の第２の不純物拡散領域
を形成する工程と、 前記第１と第２の不純物拡散領域間に位置する前記半導
体層の表面上に絶縁層を介在して制御電極を形成する工
程と、 前記半導体層の一部表面上に第１と第２の主電極を形成
する工程と、を備えた高耐圧半導体装置の製造方法。 - 【請求項１９】 前記導電層をパターニングする工程
は、前記導電層をパターニングした後に、前記導電層に
熱処理を施すことにより前記導電層と前記第１の不純物
拡散領域との接触部を取り囲むように、前記第１の不純
物拡散領域に含まれる第２導電型の不純物濃度よりも高
い濃度の第２導電型の不純物を含む第３の不純物拡散領
域を形成する工程を含む、請求項１８に記載の高耐圧半
導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352395A JP3581447B2 (ja) | 1995-08-22 | 1995-08-22 | 高耐圧半導体装置 |
| US08/607,033 US5804864A (en) | 1995-08-22 | 1996-02-26 | High withstand voltage semiconductor device and manufacturing method thereof |
| EP07018406A EP1868234A3 (en) | 1995-08-22 | 1996-03-26 | High withstand voltage semiconductor device and manufacturing method thereof |
| EP96104778A EP0759638B1 (en) | 1995-08-22 | 1996-03-26 | High withstand voltage semiconductor device and manufacturing method thereof |
| EP10182259A EP2261990A3 (en) | 1995-08-22 | 1996-03-26 | High withstand voltage semiconductor device and manufacturing method thereof |
| US09/127,806 US5994189A (en) | 1995-08-22 | 1998-08-03 | High withstand voltage semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352395A JP3581447B2 (ja) | 1995-08-22 | 1995-08-22 | 高耐圧半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004061059A Division JP4357323B2 (ja) | 2004-03-04 | 2004-03-04 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964342A true JPH0964342A (ja) | 1997-03-07 |
| JP3581447B2 JP3581447B2 (ja) | 2004-10-27 |
Family
ID=16640608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21352395A Expired - Fee Related JP3581447B2 (ja) | 1995-08-22 | 1995-08-22 | 高耐圧半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5804864A (ja) |
| EP (3) | EP0759638B1 (ja) |
| JP (1) | JP3581447B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246101B1 (en) | 1998-07-07 | 2001-06-12 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure and semiconductor device including the isolation structure |
| JP2002134753A (ja) * | 2000-10-23 | 2002-05-10 | Nec Corp | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| JP2006516815A (ja) * | 2003-01-15 | 2006-07-06 | クリー インコーポレイテッド | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| JP2008004649A (ja) * | 2006-06-21 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012104663A (ja) * | 2010-11-10 | 2012-05-31 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
| CN103165460A (zh) * | 2011-12-16 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | Ldnmos及ldpmos的制造方法 |
| WO2013136550A1 (ja) * | 2012-03-16 | 2013-09-19 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2014160866A (ja) * | 2014-05-09 | 2014-09-04 | Renesas Electronics Corp | 半導体装置 |
| JP2014170821A (ja) * | 2013-03-04 | 2014-09-18 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法及び開発支援システム |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
| JP2019204853A (ja) * | 2018-05-22 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3918209B2 (ja) * | 1996-09-11 | 2007-05-23 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
| JPH10321842A (ja) * | 1997-05-15 | 1998-12-04 | Toshiba Microelectron Corp | 半導体装置 |
| KR100751100B1 (ko) * | 1999-09-16 | 2007-08-22 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 |
| JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
| ATE514192T1 (de) * | 2000-03-31 | 2011-07-15 | Ihp Gmbh | Cmos-kompatibler lateraler dmos-transistor |
| US6936908B2 (en) * | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
| US8093652B2 (en) * | 2002-08-28 | 2012-01-10 | Ixys Corporation | Breakdown voltage for power devices |
| DE10257682A1 (de) * | 2002-12-10 | 2004-07-08 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
| CN100483733C (zh) * | 2003-01-15 | 2009-04-29 | 克里公司 | 碳化硅器件的边缘环形端接 |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| EP1722423B1 (en) * | 2005-05-12 | 2016-07-06 | Ixys Corporation | Stable diodes for low and high frequency applications |
| US7541660B2 (en) * | 2006-04-20 | 2009-06-02 | Infineon Technologies Austria Ag | Power semiconductor device |
| JP2008124421A (ja) * | 2006-10-17 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US20100171175A1 (en) * | 2009-01-05 | 2010-07-08 | Fan bing-yao | Structure For High Voltage/High Current MOS Circuits |
| JP5543758B2 (ja) | 2009-11-19 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5719167B2 (ja) | 2010-12-28 | 2015-05-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9231083B2 (en) * | 2012-06-29 | 2016-01-05 | Freescal Semiconductor Inc. | High breakdown voltage LDMOS device |
| US9599590B2 (en) | 2012-10-12 | 2017-03-21 | Sage Science, Inc. | Side-eluting molecular fractionator |
| DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
| US10131901B2 (en) | 2014-10-15 | 2018-11-20 | Sage Science, Inc. | Apparatuses, methods and systems for automated processing of nucleic acids and electrophoretic sample preparation |
| US11542495B2 (en) | 2015-11-20 | 2023-01-03 | Sage Science, Inc. | Preparative electrophoretic method for targeted purification of genomic DNA fragments |
| CN110506203A (zh) | 2017-04-07 | 2019-11-26 | 塞奇科学股份有限公司 | 用于通过使用集成电泳dna纯化来检测遗传结构变异的系统和方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
| GB2134705B (en) * | 1983-01-28 | 1985-12-24 | Philips Electronic Associated | Semiconductor devices |
| GB2173037A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | Semiconductor devices employing conductivity modulation |
| US4989058A (en) * | 1985-11-27 | 1991-01-29 | North American Philips Corp. | Fast switching lateral insulated gate transistors |
| US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| EP0360036B1 (de) * | 1988-09-20 | 1994-06-01 | Siemens Aktiengesellschaft | Planarer pn-Übergang hoher Spannungsfestigkeit |
| US5132753A (en) * | 1990-03-23 | 1992-07-21 | Siliconix Incorporated | Optimization of BV and RDS-on by graded doping in LDD and other high voltage ICs |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| JP2650519B2 (ja) * | 1991-07-25 | 1997-09-03 | 株式会社日立製作所 | 横型絶縁ゲートトランジスタ |
| US5319222A (en) * | 1992-04-29 | 1994-06-07 | North Carolina State University | MOS gated thyristor having on-state current saturation capability |
| TW218424B (ja) * | 1992-05-21 | 1994-01-01 | Philips Nv | |
| JP3076468B2 (ja) * | 1993-01-26 | 2000-08-14 | 松下電子工業株式会社 | 半導体装置 |
| US5313082A (en) * | 1993-02-16 | 1994-05-17 | Power Integrations, Inc. | High voltage MOS transistor with a low on-resistance |
| JP2850694B2 (ja) * | 1993-03-10 | 1999-01-27 | 株式会社日立製作所 | 高耐圧プレーナ型半導体装置 |
| US5349225A (en) * | 1993-04-12 | 1994-09-20 | Texas Instruments Incorporated | Field effect transistor with a lightly doped drain |
| JP3802935B2 (ja) * | 1993-07-16 | 2006-08-02 | 三菱電機株式会社 | 高耐圧型半導体装置 |
| US5498892A (en) * | 1993-09-29 | 1996-03-12 | Ncr Corporation | Lightly doped drain ballast resistor |
| US5378912A (en) * | 1993-11-10 | 1995-01-03 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region |
| US5440162A (en) * | 1994-07-26 | 1995-08-08 | Rockwell International Corporation | ESD protection for submicron CMOS circuits |
-
1995
- 1995-08-22 JP JP21352395A patent/JP3581447B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-26 US US08/607,033 patent/US5804864A/en not_active Expired - Fee Related
- 1996-03-26 EP EP96104778A patent/EP0759638B1/en not_active Expired - Lifetime
- 1996-03-26 EP EP10182259A patent/EP2261990A3/en not_active Withdrawn
- 1996-03-26 EP EP07018406A patent/EP1868234A3/en not_active Withdrawn
-
1998
- 1998-08-03 US US09/127,806 patent/US5994189A/en not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246101B1 (en) | 1998-07-07 | 2001-06-12 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure and semiconductor device including the isolation structure |
| JP2002134753A (ja) * | 2000-10-23 | 2002-05-10 | Nec Corp | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
| JP2006516815A (ja) * | 2003-01-15 | 2006-07-06 | クリー インコーポレイテッド | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| JP2011243999A (ja) * | 2003-01-15 | 2011-12-01 | Cree Inc | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| US8124480B2 (en) | 2003-01-15 | 2012-02-28 | Cree, Inc. | Methods of fabricating silicon carbide devices incorporating multiple floating guard ring edge terminations |
| JP2012084910A (ja) * | 2003-01-15 | 2012-04-26 | Cree Inc | 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 |
| JP2008004649A (ja) * | 2006-06-21 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012104663A (ja) * | 2010-11-10 | 2012-05-31 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
| CN103165460A (zh) * | 2011-12-16 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | Ldnmos及ldpmos的制造方法 |
| US9536942B2 (en) | 2012-03-15 | 2017-01-03 | Mitsubishi Electric Corporation | Semiconductor device having a plurality of electric field relaxation layers and method for manufacturing same |
| JPWO2013136550A1 (ja) * | 2012-03-16 | 2015-08-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2013136550A1 (ja) * | 2012-03-16 | 2013-09-19 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2014170821A (ja) * | 2013-03-04 | 2014-09-18 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法及び開発支援システム |
| JP2014160866A (ja) * | 2014-05-09 | 2014-09-04 | Renesas Electronics Corp | 半導体装置 |
| JP2019204853A (ja) * | 2018-05-22 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0759638B1 (en) | 2011-07-13 |
| EP1868234A2 (en) | 2007-12-19 |
| EP0759638A3 (en) | 1999-05-06 |
| EP0759638A2 (en) | 1997-02-26 |
| US5804864A (en) | 1998-09-08 |
| EP2261990A2 (en) | 2010-12-15 |
| JP3581447B2 (ja) | 2004-10-27 |
| US5994189A (en) | 1999-11-30 |
| EP1868234A3 (en) | 2009-04-15 |
| EP2261990A3 (en) | 2012-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3581447B2 (ja) | 高耐圧半導体装置 | |
| KR100859701B1 (ko) | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 | |
| JP4450241B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| KR101296984B1 (ko) | 전하 균형 전계 효과 트랜지스터 | |
| CN1909245B (zh) | 具有改善的开态电阻和击穿电压性能的半导体结构 | |
| JP3704007B2 (ja) | 半導体装置及びその製造方法 | |
| JP3293871B2 (ja) | 高耐圧半導体素子 | |
| JPH06291311A (ja) | 高電圧トランジスタ | |
| CN1909200B (zh) | 具有改善的开态电阻和击穿电压性能的半导体结构 | |
| JP2001077354A (ja) | 縦型絶縁ゲート半導体装置 | |
| US7008865B2 (en) | Method of manufacturing a semiconductor device having a high breakdown voltage and low on-resistance | |
| KR100555280B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20000051294A (ko) | 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 | |
| JP2000332247A (ja) | 半導体装置 | |
| JP2004158680A (ja) | 半導体装置およびその製造方法 | |
| JP3257358B2 (ja) | 電界効果型半導体装置 | |
| JP2002043562A (ja) | 半導体装置及びその製造方法 | |
| JP3642768B2 (ja) | 横型高耐圧半導体装置 | |
| JP2004363302A (ja) | Ｍｏｓｆｅｔ | |
| JP2882291B2 (ja) | 高耐圧ダイオード及びその製造方法 | |
| JP2005197287A (ja) | 半導体装置およびその製造方法 | |
| JP2003031821A (ja) | 半導体装置 | |
| JP4767265B2 (ja) | 高耐圧半導体装置 | |
| JP2008294458A (ja) | 高耐圧半導体装置 | |
| JP4357323B2 (ja) | 高耐圧半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040723 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070730 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |