JPH0964362A - Ｍｏｓ型半導体装置とその製造方法 - Google Patents
Ｍｏｓ型半導体装置とその製造方法Info
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- JPH0964362A JPH0964362A JP7236147A JP23614795A JPH0964362A JP H0964362 A JPH0964362 A JP H0964362A JP 7236147 A JP7236147 A JP 7236147A JP 23614795 A JP23614795 A JP 23614795A JP H0964362 A JPH0964362 A JP H0964362A
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- insulating film
- gate insulating
- semiconductor device
- gate
- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01338—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the conductor
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 Ｖｔｈの制御性と絶縁耐性を兼ね備るたゲー
ト絶縁膜を形成したＭＯＳ型半導体装置および、その製
造方法を提供する。 【解決手段】 Ｐ型シリコン基板１上に形成したゲート
酸化膜（ゲート絶縁膜）２、フィールド酸化膜３の全面
にポリシリコン膜を積層した後、熱拡散法によりリンを
ポリシリコン中に拡散させて低抵抗化させた。フォトリ
ソグラフィーおよびエッチングによりポリシリコン４
（ゲート電極）およびフォトレジスト５をパターニング
した。フォトレジスト５を除去した後、窒素イオン６を
回転斜め注入法によりイオン注入した後、熱処理を施す
ことにより、ゲート酸化膜２のうちポリシリコン４の端
部直下部分からフィールド酸化膜３の直近部分までを窒
化酸化膜７に変えた。
ト絶縁膜を形成したＭＯＳ型半導体装置および、その製
造方法を提供する。 【解決手段】 Ｐ型シリコン基板１上に形成したゲート
酸化膜（ゲート絶縁膜）２、フィールド酸化膜３の全面
にポリシリコン膜を積層した後、熱拡散法によりリンを
ポリシリコン中に拡散させて低抵抗化させた。フォトリ
ソグラフィーおよびエッチングによりポリシリコン４
（ゲート電極）およびフォトレジスト５をパターニング
した。フォトレジスト５を除去した後、窒素イオン６を
回転斜め注入法によりイオン注入した後、熱処理を施す
ことにより、ゲート酸化膜２のうちポリシリコン４の端
部直下部分からフィールド酸化膜３の直近部分までを窒
化酸化膜７に変えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置および、その製造方法に関するものである。
置および、その製造方法に関するものである。
【０００２】
【従来の技術】デバイスの微細化に伴って、ゲート絶縁
膜の薄膜化が進んでいる。しかし、ゲート絶縁膜として
現在よく用いられているゲート酸化膜では、これを薄膜
化した場合の絶縁耐圧の劣化が重要な問題となってき
た。
膜の薄膜化が進んでいる。しかし、ゲート絶縁膜として
現在よく用いられているゲート酸化膜では、これを薄膜
化した場合の絶縁耐圧の劣化が重要な問題となってき
た。
【０００３】最近では、オキシナイトライド膜が、絶縁
耐圧特性およびホットキャリア耐性が酸化膜に比べて優
れているため注目されている。この膜は、ＮＨ3 雰囲気
中でのアニールにより酸化膜を熱窒化して形成される。
このオキシナイトライド膜では、アニールによりＨ原子
が導入されるため、電子トラップを導くという重大な欠
点があるが、この欠点は、この膜を高温で熱処理して前
記Ｈ原子をアニールアウトすることで取り除くことがで
きる。
耐圧特性およびホットキャリア耐性が酸化膜に比べて優
れているため注目されている。この膜は、ＮＨ3 雰囲気
中でのアニールにより酸化膜を熱窒化して形成される。
このオキシナイトライド膜では、アニールによりＨ原子
が導入されるため、電子トラップを導くという重大な欠
点があるが、この欠点は、この膜を高温で熱処理して前
記Ｈ原子をアニールアウトすることで取り除くことがで
きる。
【０００４】しかし、デバイスを微細化した場合、上記
高温の熱処理により増加した熱履歴が、デバイス特性に
悪影響を及ぼす問題があった。また、このオキシナイト
ライド膜は、信頼性の点では優れているものの、界面準
位、固定電荷の増加により移動度、Ｖｔｈ制御等の性能
面が、酸化膜に比べて劣るという問題もあった。
高温の熱処理により増加した熱履歴が、デバイス特性に
悪影響を及ぼす問題があった。また、このオキシナイト
ライド膜は、信頼性の点では優れているものの、界面準
位、固定電荷の増加により移動度、Ｖｔｈ制御等の性能
面が、酸化膜に比べて劣るという問題もあった。
【０００５】一方、Ｈ原子の導入が伴わないＮ2 Ｏ雰囲
気中でのアニールも検討されている。この方法で形成さ
れた膜は、ＮＨ3 雰囲気中でのアニールによるオキシナ
イトライド膜に比べて性能面で優れているが、この膜中
に含まれる窒素濃度が低い（窒素原子濃度は２〜３原子
％）ため信頼性の面で、ＮＨ3 雰囲気中でのアニールに
よるオキシナイトライド膜に比べて劣るという問題があ
った。
気中でのアニールも検討されている。この方法で形成さ
れた膜は、ＮＨ3 雰囲気中でのアニールによるオキシナ
イトライド膜に比べて性能面で優れているが、この膜中
に含まれる窒素濃度が低い（窒素原子濃度は２〜３原子
％）ため信頼性の面で、ＮＨ3 雰囲気中でのアニールに
よるオキシナイトライド膜に比べて劣るという問題があ
った。
【０００６】オキシナイトライド膜の形成方法として、
ゲート酸化膜を形成し、このゲート酸化膜上から窒素イ
オンを注入した後、熱処理を施すものがあるが、この方
法では、拡散領域の全体で窒素濃度が一様になってしま
うという不具合があった。
ゲート酸化膜を形成し、このゲート酸化膜上から窒素イ
オンを注入した後、熱処理を施すものがあるが、この方
法では、拡散領域の全体で窒素濃度が一様になってしま
うという不具合があった。
【０００７】その一例として、特開平５−２８３６７９
号公報に、ゲート絶縁膜の固定電荷を減らし、しきい値
電圧のシフトを少なくするとともに、酸化膜トラップを
減らし、チャネルホットエレクトロン注入によるホット
キャリア劣化を抑えたＭＩＳ型半導体装置が開示されて
いる。この半導体装置におけるゲート絶縁膜は、チャネ
ル領域との界面部を構成する、窒素原子を１０19／ｃｍ
3 以上含む窒化酸化膜と、該窒化酸化膜上に配置され
た、窒素原子を１０19／ｃｍ3 以下の濃度で含むシリコ
ン酸化膜とからなる２層構造としたものである。
号公報に、ゲート絶縁膜の固定電荷を減らし、しきい値
電圧のシフトを少なくするとともに、酸化膜トラップを
減らし、チャネルホットエレクトロン注入によるホット
キャリア劣化を抑えたＭＩＳ型半導体装置が開示されて
いる。この半導体装置におけるゲート絶縁膜は、チャネ
ル領域との界面部を構成する、窒素原子を１０19／ｃｍ
3 以上含む窒化酸化膜と、該窒化酸化膜上に配置され
た、窒素原子を１０19／ｃｍ3 以下の濃度で含むシリコ
ン酸化膜とからなる２層構造としたものである。
【０００８】また、特開平６−１５１８２９号公報に
は、固定電荷の発生や不安定化、界面準位の増大などを
防止することができるゲート絶縁膜を備えた半導体装置
の製造方法が記載されている。この製造方法は、シリコ
ン基板上に形成されたシリコン窒化酸化膜をゲート絶縁
膜として用い、このゲート絶縁膜上にゲート電極を形成
する半導体装置の製造方法において、シリコン窒化酸化
膜、またはシリコン窒化酸化膜とシリコン基板との界面
に窒素イオンをイオン注入することを特徴としている。
しかし、これら公報記載の技術では、ゲート絶縁膜の全
面にわたってシリコン窒化酸化膜を用いている。
は、固定電荷の発生や不安定化、界面準位の増大などを
防止することができるゲート絶縁膜を備えた半導体装置
の製造方法が記載されている。この製造方法は、シリコ
ン基板上に形成されたシリコン窒化酸化膜をゲート絶縁
膜として用い、このゲート絶縁膜上にゲート電極を形成
する半導体装置の製造方法において、シリコン窒化酸化
膜、またはシリコン窒化酸化膜とシリコン基板との界面
に窒素イオンをイオン注入することを特徴としている。
しかし、これら公報記載の技術では、ゲート絶縁膜の全
面にわたってシリコン窒化酸化膜を用いている。
【０００９】さらに、特開平３−３８８３９号公報およ
び、特開平３−４２８７２号公報には、半導体装置の製
造に当たり、基板中に窒素イオンを注入することが開示
されている。しかし、この窒素イオン注入は、ソースお
よびドレインの拡散層の拡がりを抑制することを目的と
したものである。
び、特開平３−４２８７２号公報には、半導体装置の製
造に当たり、基板中に窒素イオンを注入することが開示
されている。しかし、この窒素イオン注入は、ソースお
よびドレインの拡散層の拡がりを抑制することを目的と
したものである。
【００１０】
【発明が解決しようとする課題】ゲート絶縁膜の絶縁破
壊は、一般にゲートエッジで発生すると言われている。
これを防止するには、ゲート絶縁膜の窒素濃度を高くす
ることにより絶縁耐性を向上させればよい。しかし、窒
素濃度が高くなると、チャネル領域直上部のゲート絶縁
膜の固定電荷が増加してＶｔｈをシフトするため、Ｖｔ
ｈの制御性が劣るという問題が発生する。
壊は、一般にゲートエッジで発生すると言われている。
これを防止するには、ゲート絶縁膜の窒素濃度を高くす
ることにより絶縁耐性を向上させればよい。しかし、窒
素濃度が高くなると、チャネル領域直上部のゲート絶縁
膜の固定電荷が増加してＶｔｈをシフトするため、Ｖｔ
ｈの制御性が劣るという問題が発生する。
【００１１】本発明は、上記の点に鑑みなされたもの
で、その目的は、Ｖｔｈの制御性と絶縁耐性を兼ね備え
るゲート絶縁膜を形成したＭＯＳ型半導体装置および、
その製造方法を提供することにある。
で、その目的は、Ｖｔｈの制御性と絶縁耐性を兼ね備え
るゲート絶縁膜を形成したＭＯＳ型半導体装置および、
その製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置は、ゲート電極端部直下のゲート絶縁膜中の窒素濃
度を高くし、ゲート電極中央部（チャネル領域直上）の
ゲート絶縁膜中の窒素濃度を低くすることで、上記のよ
うに優れた特性を有するゲート絶縁膜を設けたものであ
る。また、本発明のＭＯＳ型半導体装置の製造方法は、
上記ゲート絶縁膜を形成するために、ゲートエッジに窒
素イオンを導入するようにしたものである。
装置は、ゲート電極端部直下のゲート絶縁膜中の窒素濃
度を高くし、ゲート電極中央部（チャネル領域直上）の
ゲート絶縁膜中の窒素濃度を低くすることで、上記のよ
うに優れた特性を有するゲート絶縁膜を設けたものであ
る。また、本発明のＭＯＳ型半導体装置の製造方法は、
上記ゲート絶縁膜を形成するために、ゲートエッジに窒
素イオンを導入するようにしたものである。
【００１３】すなわち、請求項１に記載のＭＯＳ型半導
体装置は、半導体基板上に第１導電型半導体からなるド
レイン領域およびソース領域と、これらの領域間にチャ
ネル領域と、このチャネル領域の表面にゲート絶縁膜
と、このゲート絶縁膜上にゲート電極とを有するＭＯＳ
型半導体装置において、ゲート絶縁膜のうちゲート電極
端部直下の部分に含まれる窒素原子濃度が、ゲート絶縁
膜のうちゲート電極中央部直下の部分に含まれる窒素原
子濃度に比べて高いことを特徴とする。
体装置は、半導体基板上に第１導電型半導体からなるド
レイン領域およびソース領域と、これらの領域間にチャ
ネル領域と、このチャネル領域の表面にゲート絶縁膜
と、このゲート絶縁膜上にゲート電極とを有するＭＯＳ
型半導体装置において、ゲート絶縁膜のうちゲート電極
端部直下の部分に含まれる窒素原子濃度が、ゲート絶縁
膜のうちゲート電極中央部直下の部分に含まれる窒素原
子濃度に比べて高いことを特徴とする。
【００１４】請求項２に記載のＭＯＳ型半導体装置は、
請求項１において、ゲート絶縁膜のうちゲート電極端部
直下の部分に含まれる窒素原子濃度が３．０原子％以上
であることを特徴とする。
請求項１において、ゲート絶縁膜のうちゲート電極端部
直下の部分に含まれる窒素原子濃度が３．０原子％以上
であることを特徴とする。
【００１５】請求項３に記載のＭＯＳ型半導体装置の製
造方法は、請求項１に記載のＭＯＳ型半導体装置を製造
する方法であって、半導体基板上にゲート絶縁膜と、該
ゲート絶縁膜上にゲート電極とを形成し、これらゲート
絶縁膜上およびゲート電極上からゲート絶縁膜および、
ゲート絶縁膜と半導体基板との界面に窒素イオンをイオ
ン注入法により導入した後、熱酸化処理またはアニール
処理を施すことを特徴とする。
造方法は、請求項１に記載のＭＯＳ型半導体装置を製造
する方法であって、半導体基板上にゲート絶縁膜と、該
ゲート絶縁膜上にゲート電極とを形成し、これらゲート
絶縁膜上およびゲート電極上からゲート絶縁膜および、
ゲート絶縁膜と半導体基板との界面に窒素イオンをイオ
ン注入法により導入した後、熱酸化処理またはアニール
処理を施すことを特徴とする。
【００１６】請求項４に記載のＭＯＳ型半導体装置の製
造方法は、請求項３においてイオン注入法による窒素イ
オンの導入を、回転斜め注入法を用いて行うことを特徴
とする。
造方法は、請求項３においてイオン注入法による窒素イ
オンの導入を、回転斜め注入法を用いて行うことを特徴
とする。
【００１７】本発明に係るＭＯＳ型半導体装置では、ゲ
ート電極エッジ部のゲート絶縁膜の窒素濃度を、ゲート
電極中央部直下のゲート絶縁膜（チャネル領域のゲート
絶縁膜）の窒素濃度よりも高くしたことで絶縁耐性が向
上し、かつＶｔｈの制御性が良いゲート絶縁膜を形成す
ることができる。
ート電極エッジ部のゲート絶縁膜の窒素濃度を、ゲート
電極中央部直下のゲート絶縁膜（チャネル領域のゲート
絶縁膜）の窒素濃度よりも高くしたことで絶縁耐性が向
上し、かつＶｔｈの制御性が良いゲート絶縁膜を形成す
ることができる。
【００１８】本発明に係るＭＯＳ型半導体装置の製造方
法では、ゲート電極エッジ部のゲート絶縁膜に窒素をイ
オン注入法で導入するため、ゲート絶縁膜における最適
な窒素濃度分布の形成が可能となる。そのうえ、Ｈ原子
が導入されないので、高温の熱処理を施すことなく高信
頼性、かつ高性能のゲート絶縁膜を提供することができ
る。
法では、ゲート電極エッジ部のゲート絶縁膜に窒素をイ
オン注入法で導入するため、ゲート絶縁膜における最適
な窒素濃度分布の形成が可能となる。そのうえ、Ｈ原子
が導入されないので、高温の熱処理を施すことなく高信
頼性、かつ高性能のゲート絶縁膜を提供することができ
る。
【００１９】
【実施例】次に、本発明に係るＭＯＳ型半導体装置の製
造方法の実施例を、図面を参照して説明する。 実施例 図１は、この製造方法を工程順に示す断面図である。Ｐ
型シリコン基板１上に膜厚１０〜４０ｎｍの保護酸化膜
を、次いで膜厚８０〜１５０ｎｍの窒化シリコン膜を積
層し、フォトリソグラフィー技術およびエッチング技術
でパターニングし、窒化シリコン膜をマスクにして膜厚
４００〜８００ｎｍのフィールド酸化膜を形成した。
造方法の実施例を、図面を参照して説明する。 実施例 図１は、この製造方法を工程順に示す断面図である。Ｐ
型シリコン基板１上に膜厚１０〜４０ｎｍの保護酸化膜
を、次いで膜厚８０〜１５０ｎｍの窒化シリコン膜を積
層し、フォトリソグラフィー技術およびエッチング技術
でパターニングし、窒化シリコン膜をマスクにして膜厚
４００〜８００ｎｍのフィールド酸化膜を形成した。
【００２０】窒化シリコン膜および保護酸化膜をウエッ
トエッチングで除去した後、８５０〜９５０℃のウエッ
ト酸化工程により、図１（Ａ）に示すように膜厚８〜２
０ｎｍのゲート酸化膜（ゲート絶縁膜）２を形成した。
３はフィールド酸化膜である。なお、ゲート酸化膜２に
代えて、９５０〜１０５０℃のＮ2 Ｏ，Ｏ2 混合ガス雰
囲気中でＲＴＰ法（Rapid Thermal Process ）で処理す
ることにより、膜厚８〜２０ｎｍのオキシナイトライド
膜を形成してもよい。
トエッチングで除去した後、８５０〜９５０℃のウエッ
ト酸化工程により、図１（Ａ）に示すように膜厚８〜２
０ｎｍのゲート酸化膜（ゲート絶縁膜）２を形成した。
３はフィールド酸化膜である。なお、ゲート酸化膜２に
代えて、９５０〜１０５０℃のＮ2 Ｏ，Ｏ2 混合ガス雰
囲気中でＲＴＰ法（Rapid Thermal Process ）で処理す
ることにより、膜厚８〜２０ｎｍのオキシナイトライド
膜を形成してもよい。
【００２１】ゲート酸化膜２、フィールド酸化膜３の全
面に膜厚２００〜４００ｎｍのポリシリコン膜を積層し
た後、熱拡散法によりリンをポリシリコン中に拡散させ
て低抵抗化させた。図１（Ｂ）に示すように、フォトリ
ソグラフィー技術およびエッチング技術にでパターニン
グした。４はポリシリコン（ゲート電極）、５はフォト
レジストである。
面に膜厚２００〜４００ｎｍのポリシリコン膜を積層し
た後、熱拡散法によりリンをポリシリコン中に拡散させ
て低抵抗化させた。図１（Ｂ）に示すように、フォトリ
ソグラフィー技術およびエッチング技術にでパターニン
グした。４はポリシリコン（ゲート電極）、５はフォト
レジストである。
【００２２】図１（Ｃ）に示すように、フォトレジスト
５を除去した後、ゲート酸化膜２およびポリシリコン４
の上方から窒素イオン６を回転斜め注入法によりイオン
注入した。この場合、注入エネルギーを５〜２０ｋｅ
Ｖ、ドーズ量を１〜５Ｅ１４ｃｍ-2、注入角度を１０〜
４０°とした。その後、８５０〜９５０℃のＮ2 Ｏ雰囲
気中で酸化処理（または８５０〜９５０℃のＮ2 雰囲気
中でアニール処理）を施した。これにより、ゲート酸化
膜２のうち露出部分および、ポリシリコン４の端部直下
の部分を窒化酸化膜７に変え、この窒化酸化膜７に含ま
れる窒素原子濃度を３．０原子％以上とした。ゲート酸
化膜２のうちポリシリコン４の中央部直下部分は、ゲー
ト酸化膜のままにした。すなわち、図１（Ｃ）において
Ｒ1 ，Ｒ2 の部分は窒化酸化膜７とし、Ｒ3 の部分はゲ
ート酸化膜２のままとした。
５を除去した後、ゲート酸化膜２およびポリシリコン４
の上方から窒素イオン６を回転斜め注入法によりイオン
注入した。この場合、注入エネルギーを５〜２０ｋｅ
Ｖ、ドーズ量を１〜５Ｅ１４ｃｍ-2、注入角度を１０〜
４０°とした。その後、８５０〜９５０℃のＮ2 Ｏ雰囲
気中で酸化処理（または８５０〜９５０℃のＮ2 雰囲気
中でアニール処理）を施した。これにより、ゲート酸化
膜２のうち露出部分および、ポリシリコン４の端部直下
の部分を窒化酸化膜７に変え、この窒化酸化膜７に含ま
れる窒素原子濃度を３．０原子％以上とした。ゲート酸
化膜２のうちポリシリコン４の中央部直下部分は、ゲー
ト酸化膜のままにした。すなわち、図１（Ｃ）において
Ｒ1 ，Ｒ2 の部分は窒化酸化膜７とし、Ｒ3 の部分はゲ
ート酸化膜２のままとした。
【００２３】図１（Ｄ）に示すようにソース領域８の拡
散層および、ドレイン領域９の拡散層をイオン注入と、
その後の熱処理で形成し、ＣＶＤ技術、フォトリソグラ
フィ技術ーおよびエッチング技術でコンタクト孔、次い
でメタル配線１０を形成してＭＯＳ半導体装置を得た。
なお、１１はポリメタ層間膜である。
散層および、ドレイン領域９の拡散層をイオン注入と、
その後の熱処理で形成し、ＣＶＤ技術、フォトリソグラ
フィ技術ーおよびエッチング技術でコンタクト孔、次い
でメタル配線１０を形成してＭＯＳ半導体装置を得た。
なお、１１はポリメタ層間膜である。
【００２４】
【発明の効果】以上の説明で明らかなように、本発明の
ＭＯＳ型半導体装置は、例えば、ゲート絶縁膜のうちゲ
ート電極端部直下の部分からフィールド酸化膜直近の部
分までを窒化酸化膜とすることにより、この窒化酸化膜
に含まれる窒素原子濃度を、ゲート絶縁膜のうちゲート
電極の中央部直下の部分に含まれる窒素原子濃度に比べ
て高くしたものである。このため本発明のＭＯＳ型半導
体装置におけるゲート絶縁膜では、絶縁耐性およびホッ
トキャリア劣化耐性が向上すると同時に、Ｖｔｈ制御性
および移動度が高まる。また、半導体基板中に導入され
た窒素イオンはソース、ドレインの拡散層の拡がりを抑
制することができる。このように、本発明によれば、特
性の優れたＭＯＳ型半導体装置を提供することができ
る。
ＭＯＳ型半導体装置は、例えば、ゲート絶縁膜のうちゲ
ート電極端部直下の部分からフィールド酸化膜直近の部
分までを窒化酸化膜とすることにより、この窒化酸化膜
に含まれる窒素原子濃度を、ゲート絶縁膜のうちゲート
電極の中央部直下の部分に含まれる窒素原子濃度に比べ
て高くしたものである。このため本発明のＭＯＳ型半導
体装置におけるゲート絶縁膜では、絶縁耐性およびホッ
トキャリア劣化耐性が向上すると同時に、Ｖｔｈ制御性
および移動度が高まる。また、半導体基板中に導入され
た窒素イオンはソース、ドレインの拡散層の拡がりを抑
制することができる。このように、本発明によれば、特
性の優れたＭＯＳ型半導体装置を提供することができ
る。
【図１】ＭＯＳ型半導体装置の製造方法の実施例に係る
もので、この製造方法を工程順に示す断面図である。
もので、この製造方法を工程順に示す断面図である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ ポリシリコン ５ フォトレジスト ６ 窒素イオン ７ 窒化酸化膜 ８ ソース領域 ９ ドレイン領域 １０ メタル配線 １１ ポリメタ層間膜
Claims (4)
- 【請求項１】 半導体基板上に第１導電型半導体からな
るドレイン領域およびソース領域と、これらの領域間に
チャネル領域と、このチャネル領域の表面にゲート絶縁
膜と、このゲート絶縁膜上にゲート電極とを有するＭＯ
Ｓ型半導体装置において、ゲート絶縁膜のうちゲート電
極端部直下の部分に含まれる窒素原子濃度が、ゲート絶
縁膜のうちゲート電極中央部直下の部分に含まれる窒素
原子濃度に比べて高いことを特徴とするＭＯＳ型半導体
装置。 - 【請求項２】 前記ゲート絶縁膜のうちゲート電極端部
直下の部分に含まれる窒素原子濃度が３．０原子％以上
であることを特徴とする請求項１に記載のＭＯＳ型半導
体装置。 - 【請求項３】 請求項１に記載のＭＯＳ型半導体装置を
製造する方法であって、半導体基板上にゲート絶縁膜
と、該ゲート絶縁膜上にゲート電極とを形成し、これら
ゲート絶縁膜上およびゲート電極上からゲート絶縁膜お
よび、ゲート絶縁膜と半導体基板との界面に窒素イオン
をイオン注入法により導入した後、熱酸化処理またはア
ニール処理を施すことを特徴とするＭＯＳ型半導体装置
の製造方法。 - 【請求項４】 前記イオン注入法による窒素イオンの導
入を、回転斜め注入法を用いて行うことを特徴とする請
求項３に記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236147A JPH0964362A (ja) | 1995-08-21 | 1995-08-21 | Ｍｏｓ型半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236147A JPH0964362A (ja) | 1995-08-21 | 1995-08-21 | Ｍｏｓ型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964362A true JPH0964362A (ja) | 1997-03-07 |
Family
ID=16996459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236147A Pending JPH0964362A (ja) | 1995-08-21 | 1995-08-21 | Ｍｏｓ型半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964362A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887842A1 (en) * | 1997-06-25 | 1998-12-30 | Lucent Technologies Inc. | Field effect devices with improved gate insulator and method of manufacturing the same |
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1995
- 1995-08-21 JP JP7236147A patent/JPH0964362A/ja active Pending
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