JPH0964646A - 高周波フロントエンド回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 小型、高性能のフロントエンドＩＣを提供す
る。 【構成】 低雑音増幅器１７０は、入力整合用インダク
タ１３１及び１３２によりＲＦ周波数において特性イン
ピーダンスである５０Ωに整合されている。また低雑音
増幅器１７０の出力はコンデンサ１２０を介してミキサ
１７１を構成するＦＥＴ１０２の第１ゲートに入力され
る。ＬＯ信号が入力されるＦＥＴ１０２の第２ゲート
は、入力整合用インダクタ１３３及び１３４により特性
インピーダンスに整合されている。ＲＦ信号とＬＯ信号
はミキサ１７１において周波数変換され、ＬＯ信号周波
数とＲＦ信号周波数の差の周波数成分を有するＩＦ信号
を出力する。ミキサのドレイン端子には出力整合回路１
７２が接続されており、ＩＦ周波数におけるミキサ出力
を最大化している。特徴は、イメージ信号抑圧改善用キ
ャパシタ１９０を接続した点である。回路全体を半導体
基板に集積化している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高周波受信回路、特に
低消費電力、高性能の通信器用高周波受信回路に関する
ものである。

【０００２】

【従来の技術】近年、移動体通信機器の小型化、高性能
化に対する要求が強まっている。このような要求に答え
るためには、通信機器に用いられる半導体部品の小型
化、高性能化が不可欠である。なかでも集積化が困難で
あり、かつ機器の性能を左右する高周波回路部における
小型高性能化の要求が強い。

【０００３】以下図面を参照しながら、上記従来の高周
波受信回路の一例について説明する。図８は従来のショ
ットキーゲート型電界効果トランジスタ（以下ＦＥＴと
する）を用いた８００ＭＨｚ帯高周波受信フロントエン
ドＩＣの回路図を示すものである。同図において、１０
１は低雑音増幅器１７０を構成するデュアルゲートＦＥ
Ｔ、１０２は周波数変換器（以後ミキサとする）１７１
構成するデュアルゲートＦＥＴ、１１０、１１１、１１
２、１１３はバイアス抵抗器、１３０は段間共振インダ
クタ、１８０は高周波信号（以後ＲＦとする）用整合回
路であり、１３１、１３２は整合回路１８０を構成する
インダクタ、１８１は局部発振信号（以後ＬＯとする）
用整合回路であり、１３３、１３４は整合回路１８１を
構成するインダクタ、１８２は中間周波数（以後ＩＦと
する）用整合回路であり、１３５、１３６は整合回路１
８２を構成するインダクタ、１４０は接地、１５０はＲ
Ｆ入力端子、１５１はＬＯ入力端子、１５２はＩＦ出力
端子、１６０は電源端子である。以上のように構成され
た高周波フロントエンド回路について、以下その動作を
説明する。

【０００４】低雑音増幅器１７０は、入力整合用インダ
クタ１３１及び１３２によりＲＦ周波数において特性イ
ンピーダンスである５０Ωに整合されている。また低雑
音増幅器１７０の出力はコンデンサ１２０を介してミキ
サ１７１を構成するＦＥＴ１０２の第１ゲートに入力さ
れる。一方、ＬＯ信号が入力されるＦＥＴ１０２の第２
ゲートは、入力整合用インダクタ１３３及び１３４によ
り特性インピーダンスに整合されている。ＲＦ信号とＬ
Ｏ信号はミキサ１７１において周波数変換され、ＬＯ信
号周波数とＲＦ信号周波数の差の周波数成分を有するＩ
Ｆ信号を出力する。ミキサのドレイン端子には出力整合
回路１７２が接続されており、ＩＦ周波数におけるミキ
サ出力を最大化している。低雑音増幅器１７０のドレイ
ン端子に接続されたインダクタ１３０はＦＥＴ１０１の
出力容量成分と、デュアルゲートＦＥＴ７０３の第１ゲ
ートの入力容量成分とにより、並列共振回路を形成して
いる。この原理を図９（ａ）を用いて説明する。

【０００５】図９（ａ）は図８の１７５の部分、すなわ
ちインダクタ１３０と、低雑音増幅器１７０と、ミキサ
１７１の等価回路を示すものである。図９（ａ）におい
て、２０１、２０２、２１０はそれぞれ低雑音増幅器１
７０の出力コンダクタンス、内部抵抗成分、及び出力容
量を示し、２０３、２１１はそれぞれミキサ１７１の内
部抵抗成分、及び入力容量を示す。図９（ａ）に示され
た等価回路において、出力コンダクタンス２０１は十分
大きく、また、内部抵抗成分２０２、２０３は十分に小
さいものと仮定すれば、図９（ａ）の回路はインダクタ
１３０、キャパシタ２１０、及び２１１から構成される
並列共振回路と考えることができる。この時、インダク
タ１３０のインダクタンスをＬ１、キャパシタ２１０、
２１１のキャパシタをＣ１、Ｃ２とすると、前記並列共
振回路の共振周波数ｆｏｓｃは次のように表わされる。

【０００６】 ｆｏｓｃ＝１／２π√（Ｌ１（Ｃ１＋Ｃ２）） 従って、インダクタ１３０のインダクタンスを調整する
ことにより、ｆｏｓｃを制御することができ、ミキサの
変換利得のピーク値をＲＦ信号周波数に合わせることが
できる。その結果、図９（ｂ）に示すように、ＲＦ信号
周波数における変換利得を最大化すると同時に、イメー
ジ周波数における変換利得を下げることができ、イメー
ジ信号抑圧を行うことができる。このときの希望波信号
出力とイメージ信号出力との電力比をイメージ信号抑圧
比と定義している。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の回路構成においては、出力コンダクタンス２０１が十
分大きく、内部抵抗成分２０２、２０３が十分に小さい
と仮定したが、実際には出力コンダクタンス２０１、内
部抵抗２０２、２０３ともに無視できない値であるため
に、イメージ抑圧比が十分ではなく、回路の前段に狭帯
域フィルターを挿入する必要があるという問題点を有し
ていた。

【０００８】本発明は上記問題点に鑑み、高いイメージ
抑圧比を得ることを可能とする高周波フロントエンド回
路及び半導体装置を提供するものである。

【０００９】

【課題を解決するための手段】上記従来の問題点を解決
するため本発明においては以下の手段を講じている。

【００１０】請求項１の発明は、低雑音増幅器の出力端
子と周波数変換器の入力端子を第１の接続点で接続し、
該第１の接続点にインダクタもしくは伝送線路を接続
し、該インダクタもしくは伝送線路の他方の端子を電源
と接続し、前記第１の接続点と接地間にコンデンサを接
続した構成を有している。

【００１１】請求項２の発明は、請求項１に記載の高周
波フロントエンド回路において、前記インダクタの代わ
りにボンディングワイヤー及びＩＣパッケージのピンを
用いる構成を有している。

【００１２】請求項３の発明は、請求項１または２に記
載の高周波フロントエンド回路を半導体基板上に集積化
した構成を有している。

【００１３】

【作用】請求項１の発明により、前記並列共振回路のＱ
を高めることができ、その結果、高いイメージ信号抑圧
比を有する高周波フロントエンド部を実現することがで
きる。

【００１４】請求項２の発明により、高いイメージ信号
抑圧比を得ると同時に外部インダクタを省くことができ
るため、小型、高性能の高周波フロントエンド部を実現
することができる。

【００１５】請求項３の発明により、請求項１及び２の
回路が集積化されることにより、高周波フロントエンド
部の小型化を実現することができる。

【００１６】

【実施例】

（実施例１）以下、本発明の第１の実施例に係る高周波
フロントエンドＩＣについて図１を参照しながら説明す
る。

【００１７】図１は８００ＭＨｚ帯高周波受信フロント
エンドＩＣの回路図を示すものである。図１において、
１０１はＲＦ増幅器１７０を構成するデュアルゲートＦ
ＥＴ、１０２はミキサ１７１を構成するデュアルゲート
ＦＥＴ、１１０、１１１、１１２、１１３はバイアス抵
抗器、１３０は段間共振インダクタ、１８０はＲＦ入力
整合回路であり、１３１、１３２は整合回路１８０を構
成するインダクタ、１８１はＬＯ入力整合回路であり、
１３３、１３４は整合回路１８１を構成するインダク
タ、１８２はＩＦ出力整合回路であり、１３５、１３６
は整合回路１８２を構成するインダクタ、１４０は接
地、１５０はＲＦ入力端子、１５１はＬＯ入力端子、１
５２はＩＦ出力端子、１６０は電源端子、１９０はイメ
ージ信号抑圧改善用キャパシタである。以上のように構
成された高周波フロントエンド回路について、以下その
動作を説明する。

【００１８】低雑音増幅器１７０は、入力整合用インダ
クタ１３１及び１３２によりＲＦ周波数において特性イ
ンピーダンスである５０Ωに整合されている。また低雑
音増幅器１７０の出力はコンデンサ１２０を介してミキ
サ１７１を構成するＦＥＴ１０２の第１ゲートに入力さ
れる。一方、ＬＯ信号が入力されるＦＥＴ１０２の第２
ゲートは、入力整合用インダクタ１３３及び１３４によ
り特性インピーダンスに整合されている。ＲＦ信号とＬ
Ｏ信号はミキサ１７１において周波数変換され、ＬＯ信
号周波数とＲＦ信号周波数の差の周波数成分を有するＩ
Ｆ信号を出力する。ミキサのドレイン端子には出力整合
回路１７２が接続されており、ＩＦ周波数におけるミキ
サ出力を最大化している。

【００１９】本実施例が従来の例と異なるのは、イメー
ジ信号抑圧改善用キャパシタ１９０を接続した点であ
る。図２に図１の１７５の部分の等価回路図を示す。図
２（ａ）において、２０１、２０２、２１０はそれぞれ
低雑音増幅器１７０の出力コンダクタンス、内部抵抗成
分、及び出力容量を示し、２０３、２１１はそれぞれミ
キサ１７１の内部抵抗成分、及び入力容量を示す。図２
（ａ）に示された等価回路において、出力コンダクタン
ス２０１は十分大きく、また、内部抵抗成分２０２、２
０３は十分に小さいものと仮定すれば、図２（ａ）の回
路はインダクタ１３０、キャパシタ２１０、２１１、及
び１９０から構成される並列共振回路と考えることがで
きる。図２（ａ）の等価回路が従来例と異なるのは、キ
ャパシタ１９０が接続されている点である。ＦＥＴ内部
の容量成分２１０及び２１１よりも十分に大きなキャパ
シタンスＣｐａｒａを有するキャパシタ１９０を共振回
路に並列に接続することにより、共振回路の共振周波数
ｆｏｓｃ’は ｆｏｓｃ’＝１／２π√（Ｌ１（Ｃｐａｒａ＋Ｃ１＋Ｃ２）） ≒１／２π√（Ｌ１・Ｃｐａｒａ） となり、Ｃｐａｒａが支配的になる。その結果、共振回
路に含まれる抵抗成分２０２及び２０３の影響を低減す
ることができ、高いＱ値を持つ共振回路を得ることがで
きる。

【００２０】結果として、図２（ｂ）に示すように変換
利得の周波数特性が急峻になり、高いイメージ信号抑圧
比を得ることができる。

【００２１】図３（ａ）にＣｐａｒａを付加したとき
の、イメージ信号抑圧比の周波数特性を示す。同図より
分かるように、４ｐＦのＣｐａｒａを付加することによ
り、Ｃｐａｒａを付加しない場合に比較して、最大１２
ｄＢのイメージ信号抑圧比の改善が見られる。また、同
図（ｂ）にＣｐａｒａを付加したときの、変換利得の周
波数特性を示す。Ｃｐａｒａの付加により共振回路のＱ
値が向上し、変換利得の周波数特性が急峻になっている
ことが分かる。

【００２２】以上述べた通り、本発明の第１の実施例に
示す構成により、高いイメージ信号抑圧比を得ることが
できるため、小型・高性能なフロントエンドＩＣを実現
することができる。

【００２３】（実施例２）以下、本発明の第２の実施例
に係る高周波フロントエンドＩＣについて図４を参照し
ながら説明する。

【００２４】まず、上記第２の実施例に係るフロントエ
ンドＩＣについて説明する。図４は上記フロントエンド
ＩＣの回路図を示すものである。第２の実施例が第１の
実施例と異なるのは、ＬＯ増幅器１７２を導入した点、
及び寄生インダクタンスを利用している点である。図４
において、ＬＯ増幅器１７２はデュアルゲートＦＥＴ１
０３により構成されており、ＬＯ増幅器１７２の出力信
号はキャパシタ１２４により、ミキサ１７１を構成する
デュアルゲートＦＥＴ１０２の第２ゲートに入力され
る。ＬＯ増幅器の回路構成及び動作原理は第１の実施例
におけるＲＦ増幅器の場合と同様であるが、並列キャパ
シタ１９１を接続することによりＱ値を高め、低消費電
力で高い利得を得ている。

【００２５】第２の実施例の特徴は、外部共振インダク
タの代わりに、ボンディングワイヤ及びリードフレーム
の寄生インダクタ成分を用いている点である。この原理
をＲＦ増幅器１７０とミキサ１７１を用いて説明する。
第１の実施例の図２（ａ）で示した等価回路において、
キャパシタ１９０のキャパシタンス（Ｃｐａｒａ）を変
化した時のイメージ信号抑圧比、変換利得、及びインダ
クタ１３０のインダクタンス（Ｌ１）の変化を示したも
のが図５（ａ）である。同図より分かるように、Ｃｐａ
ｒａが４ｐＦのときのＬ１は約１．２ｎＨであり、この
値はちょうどボンディングワイヤーとリードフレームの
それぞれのインダクタンスを足し合わせた値に等しい。
従って、本実施例においては４ｐＦのＣｐａｒａを接続
することにより、従来必要であった外付けインダクタ１
３０が不要になり大幅な小型化を実現することができ
る。この原理はＬＯ増幅器１７２にも適用されており、
並列キャパシタ１９１を接続することにより、ボンディ
ングワイヤ及びリードフレームのインダクタンス４０３
及び４１２を利用することにより外付けインダクタを不
要にしている。

【００２６】図６に本発明の第２の実施例におけるフロ
ントエンドＩＣのマスクレイアウト図を示す。図６にお
ける符号は図４に対応している。ＦＥＴ１０１から１０
３は、ＧａＡｓ基板上に形成されたゲート長０．５μｍ
のショットキーゲート型ＦＥＴを用いており、ゲート幅
はＦＥＴ１０１、１０３が２００μｍ、ＦＥＴ１０２が
４００μｍである。チップサイズは０．６ｍｍ×０．８
ｍｍであり、小型６ピンの樹脂パッケージに封止され
る。

【００２７】図７に図６の半導体チップの実装例を示
す。図６において、４０１〜４０８はボンディングワイ
ヤー、４１０〜４１５は６ピンリードフレームの各ピン
である。ボンディングワイヤとリードフレームのインダ
クタンスが第２の実施例と異なる場合には、並列キャパ
シタ１９０、１９１の値を変えることにより、希望する
共振周波数を自由に得ることができる。

【００２８】以上述べた通り、本発明の第２の実施例に
示す構成により、従来の回路より優れた特性を実現する
ことができ、さらに半導体基板上に集積化することによ
り小型パッケージの使用が可能になるため、小型・高性
能なフロントエンドＩＣを実現することができる。

【００２９】

【発明の効果】以上説明したように、本発明の高周波フ
ロントエンド回路及び半導体装置によると、イメージ信
号抑圧比を大幅に改善することができると同時に、半導
体基板上にフロントエンド回路を集積化することにより
小型化が可能になり、小型・高性能の高周波フロントエ
ンドＩＣを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るフロントエンド回
路の回路図

【図２】（ａ）は本発明の第１の実施例に係るフロント
エンドＩＣの等価回路図 （ｂ）は本発明の第１の実施例に係るフロントエンドＩ
Ｃのイメージ信号抑圧の原理を示す図

【図３】本発明の第１の実施例に係るフロントエンド回
路のイメージ信号抑圧比の並列キャパシタンスに対する
依存性を示す図

【図４】本発明の第２の実施例に係るフロントエンド回
路の回路図

【図５】（ａ）は本発明の第１、第２の実施例に係るフ
ロントエンドＩＣのイメージ信号抑圧比と並列キャパシ
タンスとの相関を示す図 （ｂ）は本発明の第２の実施例に係るフロントエンドＩ
Ｃの等価回路図

【図６】本発明の第２の実施例に係る半導体装置のマス
クレイアウト図

【図７】本発明の第２の実施例に係る半導体装置の実装
を示す構成図

【図８】従来のフロントエンド回路の回路図

【図９】（ａ）は従来のフロントエンド回路の等価回路
図 （ｂ）は同イメージ信号抑圧の原理を示す図

【符号の説明】

１０１、１０２、１０３ デュアルゲートＦＥＴ １１０、１１１、１１２、１１３、１１４、１１５ 抵
抗素子 １２０、１２１、１２２、１２３、１２４、１９０、１
９１ 容量素子 １３０、１３１、１３２、１３３、１３４、１３５、１
３６ インダクタ素子 １４０ 接地 １５０ ＬＯ入力端子 １５１ ＲＦ入力端子 １５２ ＩＦ出力端子 １６１ 電源端子 １７０ ＲＦ増幅器 １７１ ミキサ １７２ ＬＯ増幅器 １８０ ＲＦ入力整合回路 １８１ ＬＯ入力整合回路 １８２ ＩＦ出力整合回路 ４０１、４０２、４０３、４０４、４０５ ボンディン
グワイヤもしくはボンディングワイヤのインダクタンス ４１０、４１１、４１２、４１３、４１４ リードフレ
ームもしくはリードフレームのインダクタンス ４２０ ＲＦ入力整合回路接続端子 ４２１ ＬＯ入力整合回路接続端子 ４２４ ＩＦ出力整合回路接続端子 ５０１ 集積化された第２の実施例のフロントエンドＩ
Ｃ

Claims (3)

【特許請求の範囲】
1. 【請求項１】低雑音増幅器の出力端子と周波数変換器の
   入力端子を第１の接続点で接続し、該第１の接続点にイ
   ンダクタもしくは伝送線路を接続し、該インダクタもし
   くは伝送線路の他方の端子を電源と接続し、前記第１の
   接続点と接地間にコンデンサを接続することを特徴とす
   る高周波フロントエンド回路。
2. 【請求項２】請求項１に記載の高周波フロントエンド回
   路において、前記インダクタの代わりにボンディングワ
   イヤー及びＩＣパッケージのピンを用いることを特徴と
   する高周波フロントエンド回路。
3. 【請求項３】請求項１または２に記載の高周波フロント
   エンド回路を半導体基板上に集積化した半導体装置。