JPH096690A - 監視制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 通信システム等に於ける各種の装置の監視を
行う監視制御装置に関し、ＤＭＡ動作中又はプロセッサ
の障害の期間中でも警報信号の取りこぼしが生じないよ
うにする。 【構成】 プロセッサ１と、送受信部２と、メモリ３
と、ＤＭＡＣ４と、警報受信部５とを有する監視制御装
置に於いて、ＤＭＡＣ４によるバス１１の占有又は解放
を識別する制御部６と、この制御部６により制御されて
ＤＭＡＣ４によるＤＭＡ動作期間中であることを記憶す
る制御記憶部７と、この制御記憶部７によりＤＭＡ動作
期間中であることを記憶している時に、バス切替命令Ｓ
Ｗによって警報受信部５をラッチ部１０側へバス切替部
９によって切替接続し、警報受信部５の受信警報信号を
ラッチ部１０に保持し、ＤＭＡ動作終了によりプロセッ
サ１がバス１１を介してラッチ部１０から警報信号を読
取る保持部８とを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信システム等に於け
る各種の装置の監視を行う監視制御装置に関する。監視
制御装置は、プロセッサやメモリを備えて、システムの
各種の装置からの警報信号を収集し、又上位装置等との
間で監視情報等を送受信する構成を備えている。この監
視情報等の送受信に於いては、メモリを介在させるもの
で、その為にダイレクトメモリアクセス（ＤＭＡ；Ｄir
ect Ｍemory Ａccess ）が適用されている。このダイレ
クトメモリアクセス動作中に於いても、警報信号を収集
可能とすることが要望されている。

【０００２】

【従来の技術】図１４は従来例の説明図であり、６１は
プロセッサ（ＣＰＵ）、６２は外部装置との間で各種の
データを送受信する送受信部、６３ａ，６３ｂはメモリ
（ＭＥＭ）、６４はダイレクトメモリアクセス・コント
ローラ（ＤＭＡＣ）、６５は各種の装置からの警報信号
を受信する警報受信部、６６はデータバス、６７はクロ
ック発生部、６８はプロセッサの状態を初期化するリセ
ット回路、６９はプロセッサの暴走等を検出するアラー
ム検出部である。

【０００３】プロセッサ６１と、送受信部６２，メモリ
６３ａ，６３ｂ，ダイレクトメモリアクセス・コントロ
ーラ６４，警報受信部６５とは、それぞれデータバス６
６を介して接続されている。又プロセッサ６１は定期的
に警報受信部６５をアクセスし、データバス６６を介し
て受信警報信号の読取りを行い、各種の装置が正常であ
るか否かを監視している。

【０００４】又送受信部６２を介して外部装置との間で
各種のデータを送受信する場合、ダイレクトメモリアク
セス・コントローラ（以下ＤＭＡＣと略称する）６４に
よるダイレクトメモリアクセス（以下ＤＭＡと略称す
る）によって、例えば、作業領域を有するメモリ６３ａ
と送受信部６２との間で、プロセッサ６１が介在するこ
となく、データの転送を行わせる。

【０００５】例えば、送受信部６２が外部装置からのデ
ータを受信する場合に、この送受信部６２からＤＭＡＣ
６４にＤＭＡ要求を行う。ＤＭＡＣ６４は、プロセッサ
６１にバス解放要求を行い、プロセッサ６１がデータバ
ス６６を使用中でない場合、ＤＭＡＣ６４にバス解放応
答を送出する。それによって、ＤＭＡＣ６４はデータバ
ス６６を占有して、送受信部６２に於いて受信したデー
タをメモリ６３ａにデータバス６６を介して転送する制
御を行う。ＤＭＡＣ６４はＤＭＡ終了によりデータバス
６６を解放する。

【０００６】

【発明が解決しようとする課題】プロセッサ６１は、周
期的に警報受信部６５をアクセスして受信警報信号の読
取りを行うものであり、例えば、ＤＭＡＣ６４によって
データバス６６を占有して、送受信部６２とメモリ６３
ａとの間でＤＭＡ転送を行っている時に、警報受信部６
５に於いて警報信号を受信すると、データバス６６はＤ
ＭＡＣ６４によって占有されているから、プロセッサ６
１は警報受信部６５の受信警報信号を読取ることができ
ない。従って、警報信号の取りこぼしが生じる問題があ
った。

【０００７】又プロセッサ６１がプログラム暴走等のア
ラーム発生状態の場合、アラーム検出部６９によってプ
ロセッサ１６のアラーム検出が可能であるが、そのアラ
ーム状態の間の警報信号を読取ることができないことに
なる。又プロセッサ６１の電源が停電等の電圧異常状態
となった場合も、プロセッサ６１は停止状態となるか
ら、警報信号を読取ることができなくなる。このような
障害発生期間中の警報信号の取りこぼしが生じる問題が
ある。

【０００８】又プロセッサ６１として、バス解放要求に
対してウェイト機能等の受付機能を有しない１チップ・
マイクロプロセッサを用いた場合、ＤＭＡＣ６４を用い
た構成を実現できないことになる。その場合は、送受信
部６２とメモリ６３ａとの間のデータ転送を、プロセッ
サ６１が介在して実行させることになり、データ転送の
効率が低くなる問題がある。本発明は、バス解放要求受
付機能を有しないプロセッサの場合でもＤＭＡを可能と
し、且つＤＭＡ中又はプロセッサの障害期間に於いて
も、警報信号の取りこぼしが生じないようにすることを
目的とする。

【０００９】

【課題を解決するための手段】本発明の監視制御装置
は、図１を参照して説明すると、（１）外部装置との間
のデータの送受信部２と、この送受信部２とバス１１を
介して接続されたメモリ（ＭＥＭ）３と、バスを占有し
て送受信部２とメモリ３との間のデータの転送を制御す
るＤＭＡＣ４と、バス１１に接続されて各部を制御する
プロセッサ（ＣＰＵ）１と、外部装置の警報信号を受信
する警報受信部５とを有する監視制御装置に於いて、Ｄ
ＭＡＣ４によるバス占有又は解放を識別する制御部６
と、この制御部６により制御されてＤＭＡＣ４によるＤ
ＭＡ動作期間中であることを記憶する制御記憶部７と、
この制御記憶部７によりＤＭＡ動作期間中であることを
記憶している時に警報受信部５により受信した警報信号
を保持し、ＤＭＡ動作終了によりプロセッサ１がバス１
１を介して保持された警報信号を読取る保持部８とを備
えている。又９はバス切替部、１０はラッチ部である。

【００１０】（２）又制御部６は、ＤＭＡＣ４によるバ
ス１１の占有又は解放を識別すると共に、プロセッサ１
のアラーム発生の有無を識別し、ＤＭＡＣ４によるＤＭ
Ａ動作期間中及びプロセッサ１のアラーム発生中を制御
記憶部７に記憶させる構成を備えることができる。

【００１１】（３）又ＤＭＡＣ４がＤＭＡ動作期間中で
あることを制御部６が識別している時に、プロセッサ１
へのクロック信号を停止させるクロック制御部を備える
ことができる。

【００１２】（４）又電圧監視・切替部と、バックアッ
プ電源とを設け、電圧監視・切替部は、電源の電圧の異
常状態を検出した時に、制御部６に通知すると共に、バ
ックアップ電源から少なくとも制御部６と、制御記憶部
７と、保持部８と、警報受信部５とに動作電圧を供給す
るように切替える構成を備えることができる。

【００１３】（５）又外部装置からの警報信号を受信す
る複数の警報受信部と、この複数の警報受信部に共通の
保持部と、複数の警報受信部対応の制御記憶部と、制御
部が少なくともＤＭＡＣがＤＭＡ動作期間中であるこを
識別すると共に、警報受信部が警報信号を受信したこと
を示す起動要求信号を出力した時に、警報受信部対応の
制御記憶部に起動信号を加える切替部とを備えることが
できる。

【００１４】

【作用】

（１）ＤＭＡ動作期間中でない時は、保持部８にバス切
替命令が加えられないので、バス切替部９によって警報
受信部５をバス１１側へ切替接続する。それによって、
プロセッサ１がバス１１を介して警報受信部５の受信警
報信号を読取ることができる。又送受信部２からＤＭＡ
Ｃ４にＤＭＡ要求信号ＲＱを送出すると、ＤＭＡＣ４は
プロセッサ１にバス解放要求信号ＢＲＲを送出する。プ
ロセッサ１がバスを解放するバス解放応答信号ＢＲＡを
送出すると、制御部６は、バス解放要求信号ＢＲＲとバ
ス解放応答信号ＢＲＡとを受信して、ＤＭＡＣ４にバス
解放応答信号ＢＲＡを送出し、且つＤＭＡ動作開始を識
別して、制御記憶部７に起動信号ＳＴを加える。

【００１５】ＤＭＡＣ４は、バス解放応答信号ＢＲＡに
よって送受信部２へＤＭＡ応答信号ＡＳを送出し、且つ
バス１１を占有して送受信部２とメモリ３との間のデー
タ転送を制御する。又制御部６は、警報受信部５に対し
てイネーブル信号ＥＮ、保持部８のバス切替部９へのバ
ス切替命令ＳＷ、保持部８のラッチ部１０へのラッチ信
号を送出する。制御記憶部７はＤＭＡ動作期間中である
ことを記憶し、又保持部８は、警報受信部５の受信警報
信号を保持できるようにバス切替部９によって警報受信
部５をラッチ部１０側へ切替接続する。それによって、
警報受信部５の受信警報信号をラッチ部１０にラッチす
ることができる。そして、ＤＭＡ動作が終了すると、Ｄ
ＭＡＣ４はバス１１を解放し、バス切替命令ＳＷは解除
されるから、保持部８のバス切替部９は元の状態に復帰
する。又プロセッサ１は、保持部８に保持された警報信
号をバス１１を介して読取ることができる。従って、Ｄ
ＭＡ動作期間中の警報信号の取りこぼしが生じないこと
になる。

【００１６】（２）プロセッサ１のプログラム暴走等の
アラーム発生の有無を識別し、アラーム発生時には、プ
ロセッサ１は警報受信部５の受信警報信号を読取ること
ができないので、制御部６はＤＭＡ動作期間中と同様
に、警報受信部５を保持部８のラッチ部１０側へ切替え
ることにより、アラーム発生中の受信警報信号を保持す
ることができる。

【００１７】（３）ＤＭＡ動作期間中は、プロセッサ１
はバス１１を解放してウェイト状態となるものであるか
ら、クロック信号の供給をクロック制御部によって停止
し、バス解放要求の受付機能を有しないプロセッサを用
いた場合でも、ＤＭＡ動作を可能とすることができる。

【００１８】（４）又停電又は動作電圧の異常低下等の
電源の電圧の異常状態を電圧監視・切替部により検出す
ると、制御部６に通知し、且つバックアップ電源から、
制御部６と、制御記憶部７と、保持部８と、警報受信部
５とに動作電圧を供給する。従って、制御部６は、ＤＭ
Ａ動作期間中と同様に、警報受信部５を保持部８のラッ
チ部１０側へ切替接続するように制御し、電源電圧の異
常状態に於いても、警報受信部５の受信警報信号を保持
部８に保持させることができる。

【００１９】（５）又警報受信部を複数に分割し、複数
の警報受信部対応に制御記憶部を設け、制御部６がＤＭ
Ａ動作期間中であることを識別すると、切替部に起動信
号を加え、又複数の警報受信部の何れか一つが警報信号
を受信すると、切替部に起動要求信号を送出する。切替
部は、この警報信号を受信した警報受信部対応の制御記
憶部に起動信号を加える。それによって、制御記憶部か
ら保持部に対して警報受信部の受信警報信号をラッチで
きるように制御することができるから、ＤＭＡ動作期間
中に於ける警報信号を保持することができる。

【００２０】

【実施例】図２は本発明の第１の実施例の説明図であ
り、図１と同一符号は同一部分を示す。又１３はランダ
ムアクセスメモリ（ＲＡＭ）、１４はリードオンリメモ
リ（ＲＯＭ）、１５はデータバス、１６はアドレスバ
ス、１７はデコード回路、１８はカウンタ、１９はリー
ドオンリメモリ、２０はオア回路、２１はフォトカプ
ラ、２２はバスドライバである。又デコード回路１７か
らのＣＳ１〜ＣＳｎはチップセレクト信号、ＲＱはＤＭ
Ａ要求信号、ＡＳはＤＭＡ応答信号、ＢＲＲはバス解放
要求信号、ＢＲＡはバス解放応答信号、ＳＴは起動信
号、ＥＮはイネーブル信号、ＬＳはラッチ信号、ＳＷは
バス切替命令を示す。

【００２１】プロセッサ（ＣＰＵ）１に対して、データ
バス１５とアドレスバス１６とにより、送受信部２と、
ＤＭＡＣ４と、ランダムアクセスメモリ１３と、リード
オンリメモリ１４とが接続され、又データバス１５にデ
コード回路１７と保持部８とが接続され、警報受信部５
はデータバス１５と保持部８を介して接続された構成を
有する。

【００２２】又ＤＭＡＣ４は、送受信部２からのＤＭＡ
要求信号ＲＱによってプロセッサ１へバス解放要求信号
ＢＲＲを送出し、プロセッサ１からのバス解放応答信号
ＢＲＡを制御部６を介して受信すると、送受信部にＤＭ
Ａ応答信号ＡＳを送出し、リードオンリメモリ１３と送
受信部２との間のデータ転送を制御する。制御部６は、
ＤＭＡＣ４からのバス解放要求信号ＢＲＲとプロセッサ
１からのバス解放応答信号ＢＲＡとにより、ＤＭＡＣ４
へバス解放応答信号ＢＲＡを送出し、起動信号ＳＴを制
御記憶部７へ送出する。

【００２３】又警報受信部５は、フォトカプラ２１とバ
スドライバ２２とを含み、各種の装置（図示せず）から
の警報信号をフォトカプラ２１によって受信し、バスド
ライバ２２を介して保持部８に送出する。保持部８は、
バス切替部９とラッチ部１０とを備え、制御記憶部７を
介したバス切替命令ＳＷによってバス切替部９は、警報
受信部５をデータバス１５側又はラッチ部１０側に切替
接続する。又ラッチ部１０は、制御記憶部７を介したラ
ッチ信号によって、警報受信部５の受信警報信号をバス
切替部９を介して加えられた時にラッチし、チップセレ
クト信号ＣＳ５によって選択された時に、プロセッサ１
はデータバス１５を介してラッチ部１０にラッチされた
警報信号を読取ることになる。又制御記憶部７はカウン
タ１８とリードオンリメモリ１９とを備え、カウンタ１
８のカウント内容に対応したラッチ信号によって、ラッ
チ部１０には、警報受信部５の入力ポート対応に警報信
号がラッチされる。

【００２４】ＤＭＡ動作を行わない時は、バス切替命令
ＳＷが保持部８に加えられていないので、バス切替部９
は警報受信部５をデータバス１５側へ切替接続してい
る。従って、プロセッサ１がアドレスバス１６に警報受
信部５のアドレスを送出すると、デコード回路１７から
チップセレクト信号ＣＳ４が出力され、オア回路２０を
介して警報受信部５に加えられるから、警報受信部５の
バスドライバ２２を介して受信警報信号が保持部８に送
出され、保持部８のバス切替部９を介してデータバス１
５に受信警報信号が送出され、プロセッサ１はこの受信
警報信号を読取ることができる。プロセッサ１は、周期
的に警報受信部５の受信警報信号を読取るものである。

【００２５】図３は本発明の第１の実施例のフローチャ
ートであり、送受信部２がＤＭＡ要求信号ＲＱを送出す
ると（Ａ１）、ＤＭＡＣ４はバス解放要求信号ＢＲＲを
送出する（Ａ２）。このバス解放要求信号ＢＲＲをプロ
セッサ（ＣＰＵ）１が受付可能（ＲＥＡＤＹ）か否かを
判定し（Ａ３）、受付可能となるまでバス解放要求信号
ＢＲＲを送出し、受付可能となると、プロセッサ１はバ
ス解放応答信号ＢＲＡを送出する（Ａ５）。

【００２６】制御部６は、ＤＭＡＣ４からのバス解放要
求信号ＢＲＲと、プロセッサ１からのバス解放応答信号
ＢＲＡとにより、ＤＭＡ動作の開始を識別し、バス解放
応答信号ＢＲＡをＤＭＡＣ４に送出し、起動信号ＳＴを
制御記憶部７へ送出し、保持部８へバス切替命令ＳＷを
送出し、警報受信部５へイネーブル信号ＥＮを送出し、
保持部８へラッチ信号ＬＳを送出する（Ａ５）。制御部
６はＤＭＡ動作の開始により起動信号ＳＴを送出するか
ら、制御記憶部７に於ける処理によって、バス切替命令
ＳＷとラッチ信号ＬＳとイネーブル信号ＥＮとを送出す
る構成とすることも可能である。

【００２７】ＤＭＡＣ４は、制御部６を介したプロセッ
サ１からのバス解放応答信号ＢＲＡによって、送受信部
２とランダムアクセスメモリ１３との間のデータの転送
制御を開始する（Ａ６）。又保持部８は、バス切替命令
ＳＷによってバス切替部９は警報受信部５をラッチ部１
０側へ切替接続する（Ａ７）。又警報受信部５は、オア
回路２０を介したイネーブル信号ＥＮによって、受信警
報信号をバスドライバ２２を介して送出する（Ａ８）。
保持部８に於いては、バス切替部９を介してラッチ部１
０に警報受信部５の受信警報信号が加えられ、ラッチ信
号ＬＳに従ってラッチされる（Ａ９）。

【００２８】ＤＭＡ動作期間中は起動信号ＳＴが送出さ
れるから、この起動信号継続中か否かを判定し（Ａ１
０）、継続中の場合は、ステップ（Ａ７）以降を繰り返
して実行する。又継続中でなくなると、即ち、ＤＭＡ動
作が終了すると、ＤＭＡＣ４はバス解放を行い、制御部
６は、バス切替命令ＳＷの解除と、イネーブル信号ＥＮ
の解除とを行う（Ａ１１）。

【００２９】それによって、プロセッサ１は、アドレス
バス１６に保持部８のアドレスを送出することにより、
デコード回路１７からチップセレクト信号ＣＳ５を保持
部８に加え、ラッチ部１０にラッチされた警報信号を、
データバス１５を介して読取ることができる。又プロセ
ッサ１は、アドレスバス１６に警報受信部５のアドレス
を定期的に送出し、デコード回路１７からチップセレク
ト信号ＣＳ４をオア回路２０を介して警報受信部５に加
えて、受信警報信号を保持部８のバス切替部９とデータ
バス１５とを介して読取ることができる（Ａ１２）。

【００３０】前述のように、ＤＭＡ動作期間中は、警報
受信部５に於いて各種装置からの警報信号を受信し、保
持部８のラッチ部１０に於いてラッチすることができ
る。そして、ＤＭＡ動作終了により、プロセッサ１はラ
ッチ部１０にラッチされた警報信号をデータバス１５を
介して読取ることができるから、警報信号の取りこぼし
が生じない利点がある。

【００３１】図４は本発明の第２の実施例の説明図であ
り、図１と同一符号は同一部分を示し、３１はアラーム
検出部である。この実施例は、アラーム検出部３１によ
りプロセッサ（ＣＰＵ）１のプログラム暴走等のアラー
ム状態を検出すると、制御部６にアラーム検出信号ＡＬ
を加える。制御部６は、ＤＭＡＣ４によるＤＭＡ動作期
間中と同様に、制御記憶部７に起動信号ＳＴを加え、警
報受信部５の受信警報信号を保持部８のラッチ部１０に
バス切替部９を介して加え、その受信警報信号をラッチ
する。

【００３２】図５は本発明の第２の実施例のフローチャ
ートであり、アラーム検出部３１がプロセッサ（ＣＰ
Ｕ）のアラーム検出を行うと（Ｂ１）、制御部６はアラ
ーム検出部３１からのアラーム検出信号ＡＬによって、
起動信号ＳＴを制御記憶部７へ送出し、保持部８へのバ
ス切替命令ＳＷを送出し、警報受信部５へのイネーブル
信号ＥＮを送出し、保持部８のラッチ部１０に対するラ
ッチ信号を送出する（Ｂ２）。この場合のバス切替命令
ＳＷ，ラッチ信号，イネーブル信号ＥＮについては、前
述のように、制御記憶部７の処理によって送出すること
も可能である。

【００３３】保持部８は、バス切替命令ＳＷに従ってバ
ス切替部９により警報受信部５をラッチ部１０側へ切替
接続し（Ｂ３）、警報受信部５は、イネーブル信号ＥＮ
に従って受信警報信号を送出し（Ｂ４）、保持部８は、
ラッチ信号に従って受信警報信号をラッチ部１０にラッ
チする（Ｂ５）。

【００３４】制御部６は、アラーム検出部３１に於いて
プロセッサ１のアラーム検出が継続しているか否かを判
定し（Ｂ６）、継続している場合は、ステップ（Ｂ５）
以降を繰り返し実行する。又継続しなくなった時は、プ
ロセッサ１が正常状態に戻った時であるから、バス切替
命令ＳＷの解除とイネーブル信号ＥＮの解除とを行う
（Ｂ７）。又プロセッサ１は、保持部８のラッチ部１０
にラッチされた警報信号を、バス１１を介して読取り、
その後、定期的に警報受信部５をアクセスして、受信警
報信号をバス１１を介して読取る（Ｂ８）。

【００３５】前述のように、プロセッサ１のプログラム
暴走等のアラーム検出時には、プロセッサ１は、正常な
警報信号の読取りができないことになるが、その場合の
警報受信部５の受信警報信号を保持部８のラッチ部１０
にラッチすることができ、プロセッサ１が正常状態に戻
った時に、ラッチ部１０にラッチされた警報信号を読取
るので、警報信号の取りこぼしが生じない利点がある。

【００３６】図６は本発明の第３の実施例の説明図であ
り、図１と同一符号は同一部分を示し、３２は電圧監視
・切替部、３３はバックアップ電源、３４は電源であ
り、例えば商用交流電圧を整流して安定化した直流電圧
を出力する電源である。正常時は、電源３４から各部に
動作電圧を供給している。又電圧監視・切替部３２は、
電源３４の電圧を監視し、停電や電圧の異常低下等の異
常状態を検出すると、制御部６に電源電圧の異常検出信
号ＶＤを加え、且つ（５）〜（８）に示すように、警報
監視部５と、制御部６と、制御記憶部７と、保持部８と
に、バックアップ電源３３から動作電圧を供給するよう
に切替える。

【００３７】図７は本発明の第３の実施例のフローチャ
ートであり、電圧監視・切替部３２に於いて、電源３４
の停電又は電圧が所定値以下に低下した異常状態を検出
すると（Ｃ１）、バックアップ電源３３への切替えを行
うと共に、制御部６へ異常検出信号ＶＤを加えることに
より、電圧異常を通知する（Ｃ２）。制御部６は、起動
信号ＳＴを制御記憶部７へ送出し、保持部８へのバス切
替命令ＳＷを送出し、警報受信部５へイネーブル信号Ｅ
Ｎを送出し、保持部８へのラッチ信号を送出する（Ｃ
３）。

【００３８】保持部８は、バス切替部９により警報受信
部５をラッチ部１０側へ切替接続し（Ｃ４）、警報受信
部５は、受信警報信号を保持部８へ送出する（Ｃ５）。
又保持部８は、バス切替部９を介して加えられた受信警
報信号をラッチ部１０にラッチする（Ｃ６）。

【００３９】又制御部６は、電源３４の電圧の異常状態
が継続中か否かを電圧監視・切替部３２からの異常検出
信号ＶＤによって判定し（Ｃ７）、異常状態が継続中の
場合は、ステップ（Ｃ５）以降を繰り返す。又正常状態
に回復した場合は、制御部６はバス切替命令ＳＷを解除
し、且つイネーブル信号ＥＮを解除する（Ｃ８）。又プ
ロセッサ１は、保持部８のラッチ部１０にラッチされた
警報信号を読取り、その後は、警報受信部５を定期的に
アクセスして警報信号を読取る動作を再開する（Ｃ
９）。

【００４０】前述のように、電源３４の電圧の異常状態
の時に、プロセッサ１は動作できないことになるが、バ
ックアップ電源３３から、警報信号を受信して保持する
為の機能部分に対して動作電圧を供給し、警報受信部５
の受信警報信号をラッチ部１０にラッチし、電源３４が
正常状態に復帰した時に、プロセッサ１は動作可能とな
り、ラッチ部１０にラッチされた警報信号を読取ること
ができる。従って、警報信号の取りこぼしが生じない利
点があり、又バックアップ電源３３が供給する部分は僅
かであるから、バックアップ電源３３は、小容量の電池
等によって構成することが可能である。即ち、経済的
に、異常時の警報信号をラッチしておくことができる。

【００４１】図８は本発明の第４の実施例の説明図であ
り、図１と同一符号は同一部分を示し、３５はクロック
発生部、３６はクロック制御部である。この実施例は、
プロセッサ（ＣＰＵ）１がバス解放要求信号ＢＲＲを受
付ける機能を備えていない場合を示す。ＤＭＡ動作中で
ない時は、クロック発生部３５からのクロック信号がク
ロック制御部３６を介してプロセッサ１に加えられ、又
保持部８のバス切替部９は、警報受信部５をバス１１側
へ切替接続している。従って、プロセッサ１はクロック
信号に同期し、定期的に警報受信部５の受信警報信号を
バス１１を介して読取ることができる。

【００４２】又送受信部２からＤＭＡＣ４にＤＭＡ要求
信号ＲＱを加えると、ＤＭＡＣ４はバス解放要求信号Ｂ
ＲＲを送出する。このバス解放要求信号ＢＲＲをプロセ
ッサ１は受付ける機能を備えていないので、制御部６
は、このバス解放要求信号ＢＲＲに対してバス解放応答
信号ＢＲＡをＤＭＡＣ４に送出する。ＤＭＡＣ４は、プ
ロセッサ１からのバス解放応答信号ＢＲＡと同様に処理
し、送受信部２にＤＭＡ応答信号ＡＳを送出し、メモリ
（ＭＥＭ）３と送受信部２との間のＤＭＡ動作を開始さ
せる。

【００４３】又制御部６は、クロック制御部３６に制御
信号ＣＫＣを加えて、クロック発生部３５からプロセッ
サ１へのクロック信号を停止させる。それによって、プ
ロセッサ１はウェイト状態となり、バス１１を解放した
状態となる。即ち、バス解放要求の受付機能を備えてい
ない１チップのマイクロプロセッサ等を用いた場合に於
いても、ＤＭＡ動作を行わせることができ、且つそのＤ
ＭＡ動作期間中の受信警報信号を保持することができ
る。又ＤＭＡ動作終了により、制御部６は制御信号ＣＫ
Ｃを停止するから、クロック発生部３５からのクロック
信号がクロック制御部３６を介してプロセッサ１に加え
られ、プロセッサ１は正常動作に復帰することができ
る。

【００４４】図９は本発明の第５の実施例の説明図であ
り、図１と同一符号は同一部分を示し、５−１，５−２
は警報受信部、７−１，７−２は制御記憶部、８Ａは保
持部、９−１，９−２はバス切替部、４０は切替部であ
る。この実施例は複数の警報受信部５−１，５−２を設
け、且つ警報受信部５−１，５−２対応の制御記憶部７
−１，７−２を設けたもので、保持部８Ａは、複数の警
報受信部５−１，５−２に共通に設けられているが、警
報受信部５−１，５−２対応のバス切替部９−１，９−
２を備えている。

【００４５】又ＤＭＡ動作中でない時は、保持部８Ａに
バス切替命令ＳＷ１，ＳＷ２が加えられていないので、
バス切替部９−１，９−２は、バス１１側に警報受信部
５−１，５−２を切替接続している。従って、プロセッ
サ（ＣＰＵ）１は、定期的に警報受信部５−１，５−２
を順次アクセスして、受信警報信号を読取ることができ
る。

【００４６】又送受信部２がＤＭＡ要求信号ＲＱを送出
し、ＤＭＡＣ４がバス解放要求信号ＢＲＲを送出し、プ
ロセッサ１がバス解放応答信号ＢＲＡを送出すると、制
御部６はＤＭＡＣ４にバス解放応答信号ＢＲＡを送出
し、且つ切替部４０に起動信号ＳＴを送出する。又ＤＭ
ＡＣ４は送受信部２にＤＭＡ応答信号ＡＳを送出し、メ
モリ（ＭＥＭ）３と送受信部２との間のデータ転送を制
御する。

【００４７】警報受信部５−１，５−２は、警報信号を
受信すると、切替部４０に起動要求信号ＳＲ１，ＳＲ２
を送出する。切替部４０は、制御部６からの起動信号Ｓ
Ｔと、警報受信部５−１，５−２からの起動要求信号Ｓ
Ｒ１，ＳＲ２とにより、制御記憶部７−１，７−２に起
動信号ＳＴ１，ＳＴ２を送出する。即ち、切替部４０
は、起動要求信号が加えられた側の制御記憶部へ起動信
号を切替えて送出するものである。

【００４８】又制御記憶部７−１，７−２は、保持部８
Ａにバス切替命令ＳＷ１，ＳＷ２、警報受信部５−１，
５−２にイネーブル信号ＥＮ１，ＥＮ２を送出し、警報
信号を受信した警報受信部５−１，５−２は、イネーブ
ル信号ＥＮ１，ＥＮ２に従ってバスドライバ（図示せ
ず）により警報信号をバス側へ送出する。又バス切替命
令ＳＷ１，ＳＷ２に従ってバス切替部９−１，９−２は
警報受信部５−１，５−２をラッチ部１０側へ切替接続
するから、受信警報信号をラッチ部１０にラッチするこ
とができる。この場合、警報信号を受信した警報受信部
対応の制御記憶部とバス切替部とが動作して、受信警報
信号をラッチ部１０にラッチすることになる。

【００４９】従って、ＤＭＡ動作終了により、ＤＭＡＣ
４がバス１１を解放すると、プロセッサ１は、バス１１
を介してラッチ部１０にラッチされた警報信号を読取る
ことができる。即ち、ＤＭＡ動作期間中の警報信号を取
りこぼすことなく、プロセッサ１によって受信処理する
ことができる。

【００５０】図１０は本発明の第５の実施例のフローチ
ャートであり、送受信部２がＤＭＡ要求信号ＲＱを送出
すると（Ｄ１）、ＤＭＡＣ４はバス解放要求信号ＢＲＲ
を送出する（Ｄ２）。プロセッサ（ＣＰＵ）１がバス解
放要求信号ＢＲＲを受付可能（ＲＥＡＤＹ）か否かを判
定し（Ｄ３）、受付可能となるまでバス解放要求信号Ｂ
ＲＲを送出する。又受付可能となると、プロセッサ１は
バス解放応答信号ＢＲＡを送出する（Ｄ４）。

【００５１】制御部６は、ＤＭＡＣ４からのバス解放要
求信号ＢＲＲと、プロセッサ１からのバス解放応答信号
ＢＲＡとにより、ＤＭＡＣ４にこのバス解放応答信号Ｂ
ＲＡを送出し、起動信号ＳＴを切替部４０に送出する
（Ｄ５）。

【００５２】ＤＭＡＣ４は、バス解放応答信号ＢＲＡを
受信すると、メモリ３と送受信部２との間のデータ転送
を開始する（Ｄ６）。警報受信部５−１，５−２は警報
信号を受信したか否かを判定し（Ｄ７）、警報信号を受
信すると、切替部４０へ起動要求信号ＳＲ１，ＳＲ２を
送出する（Ｄ８）。切替部４０は、制御部６からの起動
信号ＳＴと、警報受信部５−１，５−２からの起動要求
信号ＳＲ１，ＳＲ２とによって、制御記憶部７−１，７
−２へ起動信号ＳＴ１，ＳＴ２を送出する（Ｄ９）。

【００５３】例えば、警報受信部５−１に於いて警報信
号を受信すると、起動要求信号ＳＲ１を切替部４０に加
えるから、切替部４０は制御記憶部７−１に起動信号Ｓ
Ｔ１を加える。それによって、制御記憶部７−１から保
持部８Ａへバス切替命令ＳＷ１を送出し、且つ警報受信
部５−１へイネーブル信号ＥＮ１を送出する（Ｄ１
０）。警報受信部５−１は、イネーブル信号ＥＮ１によ
って受信警報信号をバス側へ送出する。又保持部８Ａで
は、バス切替部９−１により警報受信部５−１をラッチ
部１０側へ切替接続するから、警報受信部５−１の受信
警報信号をラッチ部１０にラッチする（Ｄ１１）。

【００５４】又切替部４０への制御部６からの起動信号
が継続中か否か、即ち、ＤＭＡ動作中か否かを判定し
（Ｄ１２）、継続中の場合は、ステップ（Ｄ７）以降を
繰り返し実行し、継続中でなくなった場合、即ち、ＤＭ
Ａ動作終了の場合は、制御部６はバス切替命令ＳＷ１及
びイネーブル信号ＥＮ１を解除させる（Ｄ１３）。前述
のように、制御記憶部７−１，７−２の処理によりバス
切替命令ＳＷ１，ＳＷ２とイネーブル信号ＥＮ１，ＥＮ
２とを送出する場合は、制御部６から制御記憶部７−
１，７−２に解除指令を送出することによって、バス切
替命令ＳＷ１，ＳＷ２とイネーブル信号ＥＮ１，ＥＮ２
とを解除させることができる。

【００５５】又プロセッサ１は、ＤＭＡ動作終了により
ラッチ部１０からバス１１を介して警報信号を読取り、
その後は、定期的に警報受信部５−１，５−２をアクセ
スして警報信号を読取る（Ｄ１４）。従って、ＤＭＡ動
作中の警報信号を保持部８Ａに保持し、ＤＭＡ動作終了
によってプロセッサ１が読取るから、警報信号の取りこ
ぼしが生じない利点がある。又２個の警報受信部５−
１，５−２とそれに対応した制御記憶部７−１，７−２
及びバス切替部９−１，９−２を設けた場合を示すが、
更に多数に分割した構成とすることも可能である。

【００５６】図１１は本発明の第６の実施例の説明図で
あり、図９と同一符号は同一部分を示し、４１はアラー
ム検出部である。このアラーム検出部４１は、図４に於
けるアラーム検出部３１に対応し、プロセッサ（ＣＰ
Ｕ）１のプログラム暴走等のアラーム状態を検出し、ア
ラーム検出信号ＡＬを制御部６に加えるものである。

【００５７】制御部６は、ＤＭＡＣ４によるＤＭＡ動作
期間中と同様に、切替部４０に起動信号ＳＴを加える。
又警報受信部５−１，５−２は警報信号を受信すると、
切替部４０に起動要求信号ＳＲ１，ＳＲ２を加えるか
ら、切替部４０は、起動要求信号ＳＲ１，ＳＲ２に対応
する側の制御記憶部７−１，７−２に起動信号ＳＴ１，
ＳＴ２を加える。

【００５８】この起動信号ＳＴ１，ＳＴ２によって制御
記憶部７−１，７−２は、バス切替命令ＳＷ１，ＳＷ２
を保持部８Ａに加えると共に、警報受信部５−１，５−
２にイネーブル信号ＥＮ１，ＥＮ２を加える。それによ
って、警報信号を受信した警報受信部５−１，５−２か
らの警報信号がバス切替部９−１，９−２を介してラッ
チ部１０に加えられてラッチされる。

【００５９】プロセッサ１が正常状態に復帰すると、ア
ラーム検出信号ＡＬが解除され、プロセッサ１は、ラッ
チ部１０にラッチされた警報信号をバス１１を介して読
取ることができる。従って、プロセッサ１が異常状態と
なった場合でも、警報信号の取りこぼしが生じないこと
になる。

【００６０】図１２は本発明の第７の実施例の説明図で
あり、図９と同一符号は同一部分を示し、４２は電圧監
視・切替部、４３はバックアップ電源、４４は電源であ
る。電圧監視・切替部４２とバックアップ電源４３と電
源４４とは、図６に於ける電圧監視・切替部３２とバッ
クアップ電源３３と電源３４とに対応し、電圧監視・切
替部４２により電源３４の電圧を監視し、停電等による
電圧の異常状態を検出すると、検出信号ＶＤを制御部６
に加え、且つバックアップ電源４３から、警報受信部５
−１，５−２と制御部６と制御記憶部７−１，７−２と
保持部８Ａとに、（５−１），（５−２），（６），
（７−１），（７−２），（８Ａ）として示すように、
動作電圧を供給するように切替える。

【００６１】又制御部６は、切替部４０に起動信号ＳＴ
を加えることにより、前述のＤＭＡ動作中又はプロセッ
サ１のアラーム状態中と同様に、警報受信部５−１，５
−２により受信した警報信号をラッチ部１０に於いてラ
ッチし、電源４４が正常状態に回復した時に、プロセッ
サ１からバス１１を介してラッチ部１０にラッチされた
警報信号を読取ることができる。

【００６２】図１３は本発明の第８の実施例の説明図で
あり、図９と同一符号は同一部分を示し、４５はクロッ
ク発生部、４６はクロック制御部である。このクロック
発生部４５とクロック制御部４６とは、図８に於けるク
ロック発生部３５とクロック制御部３６とに対応する。

【００６３】プロセッサ（ＣＰＵ）１は、バス解放要求
信号ＢＲＲの受付機能を備えていない構成の場合であ
り、送受信部２からＤＭＡ要求信号ＲＱが送出される
と、ＤＭＡＣ４はバス解放要求信号ＢＲＲを送出する。
制御部６はこのバス解放要求信号ＢＲＲに対してバス解
放応答信号ＢＲＡをＤＭＡＣ４に送出し、又切替部４０
に起動信号ＳＴを送出し、又クロック制御部４６に制御
信号ＣＫＣを送出する。クロック制御部４６は、制御信
号ＣＫＣに従ってクロック発生部４５からプロセッサ１
へのクロック信号を停止させるから、プロセッサ１はウ
ェイト状態となり、バス１１を解放した状態となる。従
って、ＤＭＡＣ４は、バス１１を占有して、送受信部２
とメモリ３との間のデータ転送を制御することができ
る。

【００６４】又ＤＭＡ動作中の警報受信部５−１，５−
２に於ける警報信号の受信の場合は、前述の実施例と同
様に、制御記憶部７−１，７−２からバス切替命令ＳＷ
１，ＳＷ２とイネーブル信号ＥＮ１，ＥＮ２とを送出す
ることにより、ラッチ部１０に受信警報信号をラッチす
ることができる。そして、ＤＭＡ動作終了により制御部
６からの起動信号ＳＴ及び制御信号ＣＫＣが解除される
から、プロセッサ１へのクロック信号の供給が開始さ
れ、プロセッサ１は、バス１１を介してラッチ部１０に
ラッチされた警報信号を読取ることができる。

【００６５】本発明は前述の各実施例にのみ限定される
ものではなく、種々付加変更することが可能であり、例
えば、各実施例を組合せた構成とすることもできる。又
保持部８，８Ａに於いては、警報受信部５，５−１，５
−２に於ける受信信号の変化を検出する構成を備えるこ
ともできる。又警報信号の受信ポート数が多い場合は、
バス幅に対応して分割して読取る構成とすることもでき
る。

【００６６】

【発明の効果】以上説明したように、本発明は、ＤＭＡ
動作期間中の警報受信部５，５−１，５−２の受信警報
信号を保持部８，８Ａに保持し、ＤＭＡ動作終了によ
り、保持部８，８Ａに保持された警報信号をプロセッサ
１が読取るものであり、ＤＭＡ動作期間中の警報信号の
取りこぼしが生じないので、システムの有効な監視が可
能となる利点がある。

【００６７】又プロセッサ１の電源異常やプログラム暴
走等の異常状態に於いても、警報受信部５，５−１，５
−２に於いて受信した警報信号を保持部８，８Ａのラッ
チ部１０等に保持することができるから、警報信号の取
りこぼしが生じない利点がある。

【００６８】又バス解放要求を受付ける機能を備えてい
ないプロセッサを用いて監視制御装置を構成した場合で
も、プロセッサへのクロック信号の供給，停止を制御し
てＤＭＡ動作を可能とし、且つそのＤＭＡ動作期間中の
受信警報信号を保持部８，８Ａに於いて保持することが
できるから、警報信号の取りこぼしが生じない利点があ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施例の説明図である。

【図３】本発明の第１の実施例のフローチャートであ
る。

【図４】本発明の第２の実施例の説明図である。

【図５】本発明の第２の実施例のフローチャートであ
る。

【図６】本発明の第３の実施例の説明図である。

【図７】本発明の第３の実施例のフローチャートであ
る。

【図８】本発明の第４の実施例の説明図である。

【図９】本発明の第５の実施例の説明図である。

【図１０】本発明の第５の実施例のフローチャートであ
る。

【図１１】本発明の第６の実施例の説明図である。

【図１２】本発明の第７の実施例の説明図である。

【図１３】本発明の第８の実施例の説明図である。

【図１４】従来例の説明図である。

【符号の説明】

１ プロセッサ（ＣＰＵ） ２ 送受信部 ３ メモリ（ＭＥＭ） ４ ダイレクトメモリアクセス・コントローラ（ＤＭＡ
Ｃ） ５ 警報受信部 ６ 制御部 ７ 制御記憶部 ８ 保持部 ９ バス切替部 １０ ラッチ部 １１ バス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部装置との間のデータの送受信部と、
   該送受信部とバスを介して接続されたメモリと、前記バ
   スを占有して前記送受信部と前記メモリとの間のデータ
   の転送を制御するダイレクトメモリアクセス・コントロ
   ーラと、前記バスに接続されて各部を制御するプロセッ
   サと、外部装置の警報信号を受信する警報受信部とを有
   する監視制御装置に於いて、 前記ダイレクトメモリアクセス・コントローラによる前
   記バスの占有又は解放を識別する制御部と、 該制御部により制御されて前記ダイレクトメモリアクセ
   ス・コントローラによるダイレクトメモリアクセス動作
   期間中であることを記憶する制御記憶部と、 該制御記憶部により前記ダイレクトメモリアクセス動作
   期間中であることを記憶している時に前記警報受信部に
   より受信した警報信号を保持し、前記ダイレクトメモリ
   アクセス動作終了により前記プロセッサが前記バスを介
   して保持された前記警報信号を読取る保持部とを備えた
   ことを特徴とする監視制御装置。
2. 【請求項２】 前記制御部は、前記ダイレクトメモリア
   クセス・コントローラによる前記バスの占有又は解放を
   識別すると共に、前記プロセッサのアラーム発生の有無
   を識別し、前記ダイレクトメモリアクセス・コントロー
   ラによるダイレクトメモリアクセス動作期間中及び前記
   プロセッサのアラーム発生中を前記制御記憶部に記憶さ
   せる構成を備えたことを特徴とする請求項１記載の監視
   制御装置。
3. 【請求項３】 前記ダイレクトメモリアクセス・コント
   ローラがダイレクトメモリアクセス動作期間中であるこ
   とを前記制御部が識別している時に、前記プロセッサへ
   のクロック信号を停止させるクロック制御部を備えこと
   を特徴とする請求項１記載の監視制御装置。
4. 【請求項４】 電圧監視・切替部と、バックアップ電源
   とを設け、前記電圧監視・切替部は、電源の電圧の異常
   状態を検出した時に、前記制御部に通知すると共に、前
   記バックアップ電源から少なくとも前記制御部と、前記
   制御記憶部と、前記保持部と、前記警報受信部とに動作
   電圧を供給するように切替える構成を備えたことを特徴
   とする請求項１乃至３の何れか１項記載の監視制御装
   置。
5. 【請求項５】 外部装置からの警報信号を受信する複数
   の前記警報受信部と、該複数の警報受信部に共通の保持
   部と、該複数の警報受信部対応の前記制御記憶部と、前
   記制御部が少なくとも前記ダイレクトメモリアクセス・
   コントローラがダイレクトメモリアクセス動作期間中で
   あることを識別すると共に、前記警報受信部が警報信号
   を受信したことを示す起動要求信号を出力した時に、該
   警報受信部対応の前記制御記憶部に起動信号を加える切
   替部とを備えたことを特徴とする請求項１乃至４の何れ
   か１項記載の監視制御装置。