JPH0969052A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
- Publication number
- JPH0969052A JPH0969052A JP7223321A JP22332195A JPH0969052A JP H0969052 A JPH0969052 A JP H0969052A JP 7223321 A JP7223321 A JP 7223321A JP 22332195 A JP22332195 A JP 22332195A JP H0969052 A JPH0969052 A JP H0969052A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- transition
- control circuit
- mode
- operation mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】動作モードの遷移に際し、時間的な制約をクリ
アでき、また、時間的な制約が外れた後は通常と同じよ
うに割り込みを受け付ける。 【解決手段】割り込み制御回路１２からＣＰＵ１１に対
して出力される割り込み信号Ｓ1 をゲートするためのゲ
ート回路１５を設け、動作モードの推移があったとき
に、動作モード制御回路１３からモード遷移信号Ｓ2 を
タイミング生成回路１４に出力する。これにより、タイ
ミング生成回路１４は所定時間経過後に割り込み許可信
号Ｓ3 をゲート回路１５に出力して割り込み禁止状態を
解除し、ＣＰＵ１１に割り込み信号Ｓ1 を与える。
アでき、また、時間的な制約が外れた後は通常と同じよ
うに割り込みを受け付ける。 【解決手段】割り込み制御回路１２からＣＰＵ１１に対
して出力される割り込み信号Ｓ1 をゲートするためのゲ
ート回路１５を設け、動作モードの推移があったとき
に、動作モード制御回路１３からモード遷移信号Ｓ2 を
タイミング生成回路１４に出力する。これにより、タイ
ミング生成回路１４は所定時間経過後に割り込み許可信
号Ｓ3 をゲート回路１５に出力して割り込み禁止状態を
解除し、ＣＰＵ１１に割り込み信号Ｓ1 を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、割り込み機能を有
するＣＰＵを有し、動作モードの遷移を行うシステムに
用いられる割り込み制御回路に関する。
するＣＰＵを有し、動作モードの遷移を行うシステムに
用いられる割り込み制御回路に関する。
【０００２】
【従来の技術】従来、例えばパーソナルコンピュータ等
のシステムにおいて、消費電流の低減等を目的として、
複数の動作モードを持ち、システムの動作状態に応じて
動作モードの遷移を行う方法が採用されてきた。例え
ば、ＣＰＵのクロックを停止させたり、周波数を落とし
たりする方法や、ＨＡＬＴ等のＣＰＵそのものの動作モ
ードの切り替えを行う方法などがある。
のシステムにおいて、消費電流の低減等を目的として、
複数の動作モードを持ち、システムの動作状態に応じて
動作モードの遷移を行う方法が採用されてきた。例え
ば、ＣＰＵのクロックを停止させたり、周波数を落とし
たりする方法や、ＨＡＬＴ等のＣＰＵそのものの動作モ
ードの切り替えを行う方法などがある。
【０００３】この場合、例えばキーボードに対するキー
入力や、タブレットに対するペン入力といった外部から
の働き掛けが一定時間なければ動作モードを切り替え、
働き掛けがあったときに元の動作モードに戻る等の動作
を行う。この外部からの働き掛けには、割り込みを使う
ことが多い。
入力や、タブレットに対するペン入力といった外部から
の働き掛けが一定時間なければ動作モードを切り替え、
働き掛けがあったときに元の動作モードに戻る等の動作
を行う。この外部からの働き掛けには、割り込みを使う
ことが多い。
【０００４】
【発明が解決しようとする課題】上記したような動作モ
ードの遷移に際し、ハードウェアの制限等で時間的な制
約を受ける場合がある。例えば、ＤＲＡＭのセルフリフ
レッシュモードである。通常のリフレッシュモードは外
部から所定間隔で信号を与えることによりリフレッシュ
動作を行うため、周辺回路が動作状態になくてはなら
ず、その分だけ電力を消費する。これに対し、セルフリ
フレッシュモードはＤＲＡＭ内部にカウンタを持ち、自
身でリフレッシュ動作を行うため、周辺回路を必要とせ
ず、消費電流を低減することができる。このようなセル
フリフレッシュモードは携帯型機器等に多く用いられ
る。
ードの遷移に際し、ハードウェアの制限等で時間的な制
約を受ける場合がある。例えば、ＤＲＡＭのセルフリフ
レッシュモードである。通常のリフレッシュモードは外
部から所定間隔で信号を与えることによりリフレッシュ
動作を行うため、周辺回路が動作状態になくてはなら
ず、その分だけ電力を消費する。これに対し、セルフリ
フレッシュモードはＤＲＡＭ内部にカウンタを持ち、自
身でリフレッシュ動作を行うため、周辺回路を必要とせ
ず、消費電流を低減することができる。このようなセル
フリフレッシュモードは携帯型機器等に多く用いられ
る。
【０００５】ここで、ＤＲＡＭをセルフリフレッシュモ
ードにセットすると、ＤＲＡＭの仕様により一定時間
（リフレッシュ期間中）は元に戻れない。したがって、
ＤＲＡＭの都合上、モード遷移のあった直後に動作モー
ドを元に戻す割り込み入力があると都合が悪い。しか
し、割り込みを禁止してしまうと、たとえモード遷移の
みに割り込みを利用して動作モードを元に戻せたとして
も、その後、割り込みに伴う作業を行うことができなく
なる、といった問題が生じる。
ードにセットすると、ＤＲＡＭの仕様により一定時間
（リフレッシュ期間中）は元に戻れない。したがって、
ＤＲＡＭの都合上、モード遷移のあった直後に動作モー
ドを元に戻す割り込み入力があると都合が悪い。しか
し、割り込みを禁止してしまうと、たとえモード遷移の
みに割り込みを利用して動作モードを元に戻せたとして
も、その後、割り込みに伴う作業を行うことができなく
なる、といった問題が生じる。
【０００６】本発明は上記のような点に鑑みなされたも
ので、動作モードの遷移に際し、時間的な制約をクリア
でき、また、時間的な制約が外れた後は通常と同じよう
に割り込みを受け付けることのできる割り込み制御回路
を提供することを目的とする。
ので、動作モードの遷移に際し、時間的な制約をクリア
でき、また、時間的な制約が外れた後は通常と同じよう
に割り込みを受け付けることのできる割り込み制御回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の割り込み制御回
路は、ＣＰＵに対して割り込み信号を出力する割り込み
手段と、動作モードの遷移を検出するモード遷移検出手
段と、上記割り込み手段によって上記ＣＰＵに出力され
る割り込み信号を禁止し、上記モード遷移検出手段によ
って動作モードの遷移が検出されたとき、所定期間経過
後にその禁止状態を解除する制御手段とを具備したこと
を特徴とする。
路は、ＣＰＵに対して割り込み信号を出力する割り込み
手段と、動作モードの遷移を検出するモード遷移検出手
段と、上記割り込み手段によって上記ＣＰＵに出力され
る割り込み信号を禁止し、上記モード遷移検出手段によ
って動作モードの遷移が検出されたとき、所定期間経過
後にその禁止状態を解除する制御手段とを具備したこと
を特徴とする。
【０００８】このような構成によれば、動作モードの遷
移の間と、モード遷移後、所定時間の間は割り込みが禁
止される。これにより、時間的な制約をクリアでき、ま
た、時間的な制約が外れた後は通常と同じように割り込
みを受け付けることができる。
移の間と、モード遷移後、所定時間の間は割り込みが禁
止される。これにより、時間的な制約をクリアでき、ま
た、時間的な制約が外れた後は通常と同じように割り込
みを受け付けることができる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。図１は本発明の一実施形態に係る
割り込み制御回路の構成を示すブロック図である。図１
において、１１はＣＰＵであり、割り込み機能を備え、
割り込み信号Ｓ1 を受け付ける。
実施形態を説明する。図１は本発明の一実施形態に係る
割り込み制御回路の構成を示すブロック図である。図１
において、１１はＣＰＵであり、割り込み機能を備え、
割り込み信号Ｓ1 を受け付ける。
【００１０】１２は割り込み制御回路であり、システム
の内部あるいは外部からの割り込み要求を制御し、ＣＰ
Ｕ１１に対して割り込み信号Ｓ1 を出力する。１３は動
作モード制御回路であり、動作モードの遷移を検出し、
モード遷移があったときに、その旨を示すモード遷移信
号Ｓ2 を出力する。
の内部あるいは外部からの割り込み要求を制御し、ＣＰ
Ｕ１１に対して割り込み信号Ｓ1 を出力する。１３は動
作モード制御回路であり、動作モードの遷移を検出し、
モード遷移があったときに、その旨を示すモード遷移信
号Ｓ2 を出力する。
【００１１】１４はタイミング生成回路であり、動作モ
ード制御回路１３からのモード遷移信号Ｓ2 を受けて、
割り込み信号Ｓ1 を許可あるいは禁止するための割り込
み許可／禁止信号Ｓ3 を出力する。
ード制御回路１３からのモード遷移信号Ｓ2 を受けて、
割り込み信号Ｓ1 を許可あるいは禁止するための割り込
み許可／禁止信号Ｓ3 を出力する。
【００１２】１５はゲート回路であり、タイミング生成
回路１４からの割り込み許可／禁止信号Ｓ3 に基づい
て、割り込み制御回路１２から出力される割り込み信号
Ｓ1 をゲートする。
回路１４からの割り込み許可／禁止信号Ｓ3 に基づい
て、割り込み制御回路１２から出力される割り込み信号
Ｓ1 をゲートする。
【００１３】次に、同実施形態の動作を説明する。ま
ず、モード遷移に際し、動作モード制御回路１３あるい
はタイミング生成回路１４に対してＣＰＵ１１などから
制御信号を出力し、割り込み禁止モードに設定してお
く。
ず、モード遷移に際し、動作モード制御回路１３あるい
はタイミング生成回路１４に対してＣＰＵ１１などから
制御信号を出力し、割り込み禁止モードに設定してお
く。
【００１４】これにより、タイミング生成回路１４はゲ
ート回路１５に割り込み禁止信号Ｓ3 を出力し、ＣＰＵ
１１に対する割り込みをゲートする。その後、動作モー
ドの遷移があると、動作モード制御回路１３はこれを検
出し、タイミング生成回路１４に対してその旨を示すモ
ード遷移信号Ｓ2 を出力する。このモード遷移の起動は
ＣＰＵ１１からでも良いし、他の回路からでも良い。
ート回路１５に割り込み禁止信号Ｓ3 を出力し、ＣＰＵ
１１に対する割り込みをゲートする。その後、動作モー
ドの遷移があると、動作モード制御回路１３はこれを検
出し、タイミング生成回路１４に対してその旨を示すモ
ード遷移信号Ｓ2 を出力する。このモード遷移の起動は
ＣＰＵ１１からでも良いし、他の回路からでも良い。
【００１５】しかして、タイミング生成回路１４は動作
モード制御回路１３からのモード遷移信号Ｓ2 を受け取
ると、所定時間経過後にゲート回路１５に対して割り込
み許可信号Ｓ3 を出力する。この割り込み許可信号Ｓ3
により、ゲート回路１５が解除され、ＣＰＵ１１に対し
て割り込み制御回路１２の割り込み信号Ｓ1 が出力され
る。
モード制御回路１３からのモード遷移信号Ｓ2 を受け取
ると、所定時間経過後にゲート回路１５に対して割り込
み許可信号Ｓ3 を出力する。この割り込み許可信号Ｓ3
により、ゲート回路１５が解除され、ＣＰＵ１１に対し
て割り込み制御回路１２の割り込み信号Ｓ1 が出力され
る。
【００１６】このようにして、動作モードの遷移の間
と、モード遷移後、所定時間の間は割り込みが禁止され
る。そして、モード遷移後、所定時間経過後に割り込み
が許可される。したがって、例えばＤＲＡＭのセルフリ
フレッシュモードであれば、セルフリフレッシュ移行
後、ＤＲＡＭで規定された期間は割り込みを禁止し、時
間的な制約が外れた後に通常と同じように割り込みを受
け付けることができる。また、ＤＲＡＭ以外にも同様に
時間的な制約があるデバイスを使用する場合にも利用で
きる。
と、モード遷移後、所定時間の間は割り込みが禁止され
る。そして、モード遷移後、所定時間経過後に割り込み
が許可される。したがって、例えばＤＲＡＭのセルフリ
フレッシュモードであれば、セルフリフレッシュ移行
後、ＤＲＡＭで規定された期間は割り込みを禁止し、時
間的な制約が外れた後に通常と同じように割り込みを受
け付けることができる。また、ＤＲＡＭ以外にも同様に
時間的な制約があるデバイスを使用する場合にも利用で
きる。
【００１７】なお、タイミング生成回路１４での時間の
設定はハードウェアあるいはソフトウェアのいずれの方
法によっても良く、割り込み禁止を解除するまでの時間
を任意に変更できるものとする。また、従来、動作中に
使用していた通常の割り込みマスク／解除の回路もこれ
とは別に設定が可能である。
設定はハードウェアあるいはソフトウェアのいずれの方
法によっても良く、割り込み禁止を解除するまでの時間
を任意に変更できるものとする。また、従来、動作中に
使用していた通常の割り込みマスク／解除の回路もこれ
とは別に設定が可能である。
【００１８】
【発明の効果】以上のように本発明によれば、モード遷
移に際し、動作モードの遷移の間と、モード遷移後、所
定時間の間は割り込みを禁止するようにしたため、例え
ばＤＲＡＭのセルフリフレッシュモードのような時間的
な制約をクリアでき、また、時間的な制約が外れた後は
通常と同じように割り込みを受け付けることができる。
移に際し、動作モードの遷移の間と、モード遷移後、所
定時間の間は割り込みを禁止するようにしたため、例え
ばＤＲＡＭのセルフリフレッシュモードのような時間的
な制約をクリアでき、また、時間的な制約が外れた後は
通常と同じように割り込みを受け付けることができる。
【図１】本発明の一実施形態に係る割り込み制御回路の
構成を示すブロック図。
構成を示すブロック図。
１１…ＣＰＵ、 １２…割り込み制御回路、 １３…動作モード制御回路、 １４…タイミング生成回路、 １５…ゲート回路。
Claims (1)
- 【請求項１】 ＣＰＵに対して割り込み信号を出力する
割り込み手段と、 動作モードの遷移を検出するモード遷移検出手段と、 上記割り込み手段によって上記ＣＰＵに出力される割り
込み信号を禁止し、上記モード遷移検出手段によって動
作モードの遷移が検出されたとき、所定期間経過後にそ
の禁止状態を解除する制御手段とを具備したことを特徴
とする割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7223321A JPH0969052A (ja) | 1995-08-31 | 1995-08-31 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7223321A JPH0969052A (ja) | 1995-08-31 | 1995-08-31 | 割り込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969052A true JPH0969052A (ja) | 1997-03-11 |
Family
ID=16796328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7223321A Pending JPH0969052A (ja) | 1995-08-31 | 1995-08-31 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157110A (ja) * | 2008-12-26 | 2010-07-15 | Sony Corp | 情報処理装置、デバイス制御方法、およびプログラム |
| US7765415B2 (en) | 2006-08-01 | 2010-07-27 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2013069066A (ja) * | 2011-09-21 | 2013-04-18 | Fuji Xerox Co Ltd | 電力供給制御装置、管理制御装置、画像処理装置、電力供給制御プログラム |
-
1995
- 1995-08-31 JP JP7223321A patent/JPH0969052A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765415B2 (en) | 2006-08-01 | 2010-07-27 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US8214670B2 (en) | 2006-08-01 | 2012-07-03 | Renesas Electronics Corporation | Semiconductor integrated circuit device having internal circuit with plural power supply regions |
| JP2010157110A (ja) * | 2008-12-26 | 2010-07-15 | Sony Corp | 情報処理装置、デバイス制御方法、およびプログラム |
| JP2013069066A (ja) * | 2011-09-21 | 2013-04-18 | Fuji Xerox Co Ltd | 電力供給制御装置、管理制御装置、画像処理装置、電力供給制御プログラム |
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