JPH10150522A - 画像形成装置のホストインタフェース回路 - Google Patents
画像形成装置のホストインタフェース回路Info
- Publication number
- JPH10150522A JPH10150522A JP9285399A JP28539997A JPH10150522A JP H10150522 A JPH10150522 A JP H10150522A JP 9285399 A JP9285399 A JP 9285399A JP 28539997 A JP28539997 A JP 28539997A JP H10150522 A JPH10150522 A JP H10150522A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- response
- interrupt
- host
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Bus Control (AREA)
- Facsimiles In General (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
- Control Or Security For Electrophotography (AREA)
- Image Processing (AREA)
- Facsimile Transmission Control (AREA)
Abstract
(57)【要約】
【課題】 データ衝突や消失を防ぐことのできる高速ホ
スト対応型のホストインタフェース回路を提供する。 【解決手段】 ホストによるストローブ入力に応じ複数
のラッチ回路２１２，２１４を切り換えてホストからの
データをラッチすることを特徴とする。１つのラッチ回
路のデータ読出しが終わる前に次のストローブ入力があ
れば、該次のストローブ入力に応じて他のラッチ回路に
ラッチされるデータまで読み出してから、ホストへ応答
信号ＡＣＫ−ＯＵＴを出力するようにし、最初のストロ
ーブ入力から応答信号の終了までホストにビジー信号Ｂ
ＵＳＹ−ＯＵＴを出力するようにしておく。ホストから
１バイトのデータが送られてきてビジー信号が出される
前に次のデータが送られたとしても、当該次のデータを
失わずに受けることができる。
スト対応型のホストインタフェース回路を提供する。 【解決手段】 ホストによるストローブ入力に応じ複数
のラッチ回路２１２，２１４を切り換えてホストからの
データをラッチすることを特徴とする。１つのラッチ回
路のデータ読出しが終わる前に次のストローブ入力があ
れば、該次のストローブ入力に応じて他のラッチ回路に
ラッチされるデータまで読み出してから、ホストへ応答
信号ＡＣＫ−ＯＵＴを出力するようにし、最初のストロ
ーブ入力から応答信号の終了までホストにビジー信号Ｂ
ＵＳＹ−ＯＵＴを出力するようにしておく。ホストから
１バイトのデータが送られてきてビジー信号が出される
前に次のデータが送られたとしても、当該次のデータを
失わずに受けることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ホスト(host)との
間でデータを送受信して処理する画像形成装置に関し、
特に、そのパラレルデータインタフェース用のホストイ
ンタフェース回路に関する。
間でデータを送受信して処理する画像形成装置に関し、
特に、そのパラレルデータインタフェース用のホストイ
ンタフェース回路に関する。
【０００２】
【従来の技術】プリンタなどの画像形成装置は、ＰＣ(P
ersonal Computer) などホストに接続されて該ホストと
データの送受信を行う。したがって、ホストとのデータ
送受信インタフェース用にホストインタフェース回路を
備えている。図１は、そのホストインタフェース回路の
従来例を示している。
ersonal Computer) などホストに接続されて該ホストと
データの送受信を行う。したがって、ホストとのデータ
送受信インタフェース用にホストインタフェース回路を
備えている。図１は、そのホストインタフェース回路の
従来例を示している。
【０００３】このホストインタフェース回路は、ビジー
制御回路１００と、インタラプト制御回路１０２と、ラ
ッチ回路１０４と、ＣＰＵ(Central Processing Unit)
１０６と、応答(Acknowledge) 制御回路１０８とから構
成される。ホストからのストローブ入力ＳＴＲＯＢＥ＿
ＩＮにより、ビジー制御回路１００でビジー信号ＢＵＳ
Ｙ＿ＯＵＴを発生し、さらにインタラプト制御回路１０
２からインタラプト信号ＩＮＴが発生される。このとき
にホストから受信されるデータはラッチ回路１０４にラ
ッチされる。ＣＰＵ１０６は、インタラプトＩＮＴに応
じて読出信号ＲＥＡＤをラッチ回路１０４へ印加するこ
とでラッチ回路１０４にラッチされたデータを読み出
し、また、応答セット信号Ｓ＿ＡＣＫを出力して応答制
御回路１０８をセットすることで応答信号ＡＣＫ＿ＯＵ
Ｔを発生させる。そして、一定時間の後にビジーリセッ
ト信号Ｒ＿ＢＵＳＹと応答リセット信号Ｒ＿ＡＣＫを発
生することにより、ビジー制御回路１００と応答制御回
路１０８をリセットしてビジー信号ＢＵＳＹ＿ＯＵＴと
応答信号ＡＣＫ＿ＯＵＴを抑止(negate)にする。
制御回路１００と、インタラプト制御回路１０２と、ラ
ッチ回路１０４と、ＣＰＵ(Central Processing Unit)
１０６と、応答(Acknowledge) 制御回路１０８とから構
成される。ホストからのストローブ入力ＳＴＲＯＢＥ＿
ＩＮにより、ビジー制御回路１００でビジー信号ＢＵＳ
Ｙ＿ＯＵＴを発生し、さらにインタラプト制御回路１０
２からインタラプト信号ＩＮＴが発生される。このとき
にホストから受信されるデータはラッチ回路１０４にラ
ッチされる。ＣＰＵ１０６は、インタラプトＩＮＴに応
じて読出信号ＲＥＡＤをラッチ回路１０４へ印加するこ
とでラッチ回路１０４にラッチされたデータを読み出
し、また、応答セット信号Ｓ＿ＡＣＫを出力して応答制
御回路１０８をセットすることで応答信号ＡＣＫ＿ＯＵ
Ｔを発生させる。そして、一定時間の後にビジーリセッ
ト信号Ｒ＿ＢＵＳＹと応答リセット信号Ｒ＿ＡＣＫを発
生することにより、ビジー制御回路１００と応答制御回
路１０８をリセットしてビジー信号ＢＵＳＹ＿ＯＵＴと
応答信号ＡＣＫ＿ＯＵＴを抑止(negate)にする。
【０００４】
【発明が解決しようとする課題】低速の画像形成装置に
おいて上記のようなホストインタフェース回路により高
速のホストと接続する場合、ホストから１バイトのデー
タが伝送されて画像形成装置がビジー信号を発生する前
に、次のデータがホストから伝送されてきてしまうこと
があり得る。この場合、ラッチ回路１０４にある前のデ
ータとの衝突が起こるかデータの消失が発生することに
なる。また、ＣＰＵの制御により応答信号を発生させて
いるのでＣＰＵの負担が多いという改善点もある。
おいて上記のようなホストインタフェース回路により高
速のホストと接続する場合、ホストから１バイトのデー
タが伝送されて画像形成装置がビジー信号を発生する前
に、次のデータがホストから伝送されてきてしまうこと
があり得る。この場合、ラッチ回路１０４にある前のデ
ータとの衝突が起こるかデータの消失が発生することに
なる。また、ＣＰＵの制御により応答信号を発生させて
いるのでＣＰＵの負担が多いという改善点もある。
【０００５】そこで本発明の目的は、データ衝突や消失
を防ぐことのできる高速ホスト対応型でホストとのイン
タフェース速度を向上させられ、またＣＰＵの負荷が軽
くてすむホストインタフェース回路を提供することにあ
る。
を防ぐことのできる高速ホスト対応型でホストとのイン
タフェース速度を向上させられ、またＣＰＵの負荷が軽
くてすむホストインタフェース回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】この目的のために本発明
は、パラレル方式でホストからのデータをインタフェー
スする画像形成装置のホストインタフェース回路におい
て、ホストによるストローブ入力に応じ複数のラッチ回
路を切り換えてホストからのデータをラッチすることを
特徴とし、さらには、ラッチ回路にラッチしたデータを
そのラッチ順に読み出していくことを特徴とする。この
場合、１つのラッチ回路のデータ読み出しが終わる前に
次のストローブ入力があれば、該次のストローブ入力に
応じて他のラッチ回路にラッチされるデータまで読み出
してから、ホストへ応答信号を出力するようにし、この
ときには、最初のストローブ入力から応答信号の終了ま
でホストにビジー信号を出力するようにしておくことが
できる。
は、パラレル方式でホストからのデータをインタフェー
スする画像形成装置のホストインタフェース回路におい
て、ホストによるストローブ入力に応じ複数のラッチ回
路を切り換えてホストからのデータをラッチすることを
特徴とし、さらには、ラッチ回路にラッチしたデータを
そのラッチ順に読み出していくことを特徴とする。この
場合、１つのラッチ回路のデータ読み出しが終わる前に
次のストローブ入力があれば、該次のストローブ入力に
応じて他のラッチ回路にラッチされるデータまで読み出
してから、ホストへ応答信号を出力するようにし、この
ときには、最初のストローブ入力から応答信号の終了ま
でホストにビジー信号を出力するようにしておくことが
できる。
【０００７】より具体的に本発明によれば、パラレル方
式でホストからのデータをインタフェースする画像形成
装置のホストインタフェース回路において、ホストから
のストローブ入力に応じて複数の選択信号を順に発生す
る選択ロジック回路と、前記各選択信号のそれぞれに応
じるインタラプト信号を発生するインタラプト制御回路
と、前記各インタラプト信号に応じてＣＰＵインタラプ
ト信号を発生するＣＰＵインタラプト制御回路と、ホス
トからストローブ入力とともに送られてくるデータを、
前記選択信号に応じ切り換わって順にラッチする複数の
ラッチ回路と、該複数のラッチ回路のデータをマルチプ
レクサ選択信号に応じて選択し出力するマルチプレクサ
と、読出信号が発生される度に前記マルチプレクサ選択
信号の論理状態を切り換える選択制御回路と、前記ＣＰ
Ｕインタラプト信号に応じ前記読出信号を発生して前記
マルチプレクサから出力されるデータをバッファを介し
受け、該受け取ったデータのために発生されているイン
タラプト信号をクリアするインタラプトクリア信号を発
生するＣＰＵと、前記インタラプトクリア信号に応じて
応答開始信号を発生する応答開始制御回路と、前記応答
開始信号に応じてホストへ応答信号を出力し、一定時間
後にその応答信号を抑止して応答終了信号を発生する応
答制御回路と、前記ストローブ入力に応じビジー信号を
出力して前記応答終了信号の発生まで維持するビジー制
御回路と、を備えることを特徴とする。
式でホストからのデータをインタフェースする画像形成
装置のホストインタフェース回路において、ホストから
のストローブ入力に応じて複数の選択信号を順に発生す
る選択ロジック回路と、前記各選択信号のそれぞれに応
じるインタラプト信号を発生するインタラプト制御回路
と、前記各インタラプト信号に応じてＣＰＵインタラプ
ト信号を発生するＣＰＵインタラプト制御回路と、ホス
トからストローブ入力とともに送られてくるデータを、
前記選択信号に応じ切り換わって順にラッチする複数の
ラッチ回路と、該複数のラッチ回路のデータをマルチプ
レクサ選択信号に応じて選択し出力するマルチプレクサ
と、読出信号が発生される度に前記マルチプレクサ選択
信号の論理状態を切り換える選択制御回路と、前記ＣＰ
Ｕインタラプト信号に応じ前記読出信号を発生して前記
マルチプレクサから出力されるデータをバッファを介し
受け、該受け取ったデータのために発生されているイン
タラプト信号をクリアするインタラプトクリア信号を発
生するＣＰＵと、前記インタラプトクリア信号に応じて
応答開始信号を発生する応答開始制御回路と、前記応答
開始信号に応じてホストへ応答信号を出力し、一定時間
後にその応答信号を抑止して応答終了信号を発生する応
答制御回路と、前記ストローブ入力に応じビジー信号を
出力して前記応答終了信号の発生まで維持するビジー制
御回路と、を備えることを特徴とする。
【０００８】ＣＰＵインタラプト制御回路は、現在発生
中のインタラプト信号がクリアされる前に他のインタラ
プト信号が発生すると、該他のインタラプト信号がクリ
アされるまでＣＰＵインタラプト信号を継続させるよう
にすることができ、このときのＣＰＵは、インタラプト
クリア信号を発生してもＣＰＵインタラプト信号が継続
されるときには読出信号を再発生してマルチプレクサか
ら出力されるデータをバッファを介し受け、該受け取っ
たデータのために発生されているインタラプト信号をク
リアするインタラプトクリア信号を発生するようにして
おくことができる。また、応答制御回路は、ＣＰＵから
提供される値を応答開始信号に応じロードして該ロード
値により一定時間をカウントするものとすることがで
き、ストローブ入力をノイズフィルタに通して選択ロジ
ック回路へ入力するようにしておくとよい。
中のインタラプト信号がクリアされる前に他のインタラ
プト信号が発生すると、該他のインタラプト信号がクリ
アされるまでＣＰＵインタラプト信号を継続させるよう
にすることができ、このときのＣＰＵは、インタラプト
クリア信号を発生してもＣＰＵインタラプト信号が継続
されるときには読出信号を再発生してマルチプレクサか
ら出力されるデータをバッファを介し受け、該受け取っ
たデータのために発生されているインタラプト信号をク
リアするインタラプトクリア信号を発生するようにして
おくことができる。また、応答制御回路は、ＣＰＵから
提供される値を応答開始信号に応じロードして該ロード
値により一定時間をカウントするものとすることがで
き、ストローブ入力をノイズフィルタに通して選択ロジ
ック回路へ入力するようにしておくとよい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１０】図２に、ホストインタフェース回路をブロ
ック図で示してある。
ック図で示してある。
【００１１】図中、ストローブ入力ＳＴＲＯＢＥ＿ＩＮ
と入力データＩＮＰＵＴ＿ＤＡＴＡはホストから受信さ
れ、応答信号ＡＣＫ＿ＯＵＴとビジー信号ＢＵＳＹ＿Ｏ
ＵＴはホストへ送信される。また、選択ロジック回路２
０２、ＣＰＵインタラプト制御回路２０８、ＣＰＵ２１
０、応答制御回路２２４、第１ビジー制御回路２２６に
は、共通のシステムクロックＣＬＯＣＫが基準クロック
として使用される。
と入力データＩＮＰＵＴ＿ＤＡＴＡはホストから受信さ
れ、応答信号ＡＣＫ＿ＯＵＴとビジー信号ＢＵＳＹ＿Ｏ
ＵＴはホストへ送信される。また、選択ロジック回路２
０２、ＣＰＵインタラプト制御回路２０８、ＣＰＵ２１
０、応答制御回路２２４、第１ビジー制御回路２２６に
は、共通のシステムクロックＣＬＯＣＫが基準クロック
として使用される。
【００１２】ノイズフィルタ２００は、ホストから受信
されるストローブ入力ＳＴＲＯＢＥ＿ＩＮをフィルタリ
ングしてストローブ信号ＳＴＲＯＢＥを出力する。その
ストローブ信号ＳＴＲＯＢＥは選択ロジック回路２０２
と第１ビジー制御回路２２６に印加される。選択ロジッ
ク回路２０２は、ストローブ入力ＳＴＲＯＢＥ＿ＩＮつ
まりストローブ信号ＳＴＲＯＢＥが入力されるごとに第
１選択信号ＳＥＬ１と第２選択信号ＳＥＬ２を交互にア
クティブさせる。第１選択信号ＳＥＬ１は第１ラッチ回
路２１２と第１インタラプト制御回路２０４に印加さ
れ、第２選択信号ＳＥＬ２は第２ラッチ回路２１４と第
２インタラプト制御回路２０６に印加される。
されるストローブ入力ＳＴＲＯＢＥ＿ＩＮをフィルタリ
ングしてストローブ信号ＳＴＲＯＢＥを出力する。その
ストローブ信号ＳＴＲＯＢＥは選択ロジック回路２０２
と第１ビジー制御回路２２６に印加される。選択ロジッ
ク回路２０２は、ストローブ入力ＳＴＲＯＢＥ＿ＩＮつ
まりストローブ信号ＳＴＲＯＢＥが入力されるごとに第
１選択信号ＳＥＬ１と第２選択信号ＳＥＬ２を交互にア
クティブさせる。第１選択信号ＳＥＬ１は第１ラッチ回
路２１２と第１インタラプト制御回路２０４に印加さ
れ、第２選択信号ＳＥＬ２は第２ラッチ回路２１４と第
２インタラプト制御回路２０６に印加される。
【００１３】第１インタラプト制御回路２０４、第２イ
ンタラプト制御回路２０６は第１選択信号ＳＥＬ１、第
２選択信号ＳＥＬ２にそれぞれ応じて第１インタラプト
信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を発生
し、ＣＰＵ２１０から印加される第１インタラプトクリ
ア信号ＩＮＴ１＿ＣＬＥＡＲ、第２インタラプトクリア
信号ＩＮＴ２＿ＣＬＥＡＲによりクリアされる。発生さ
れた第１インタラプト信号ＩＮＴ１、第２インタラプト
信号ＩＮＴ２は、ＣＰＵインタラプト制御回路２０８と
応答開始制御回路２２２に印加される。ＣＰＵインタラ
プト制御回路２０８は、第１インタラプト信号ＩＮＴ
１、第２インタラプト信号ＩＮＴ２によりＣＰＵインタ
ラプト信号ＩＮＴを発生してＣＰＵ２１０に印加する。
ンタラプト制御回路２０６は第１選択信号ＳＥＬ１、第
２選択信号ＳＥＬ２にそれぞれ応じて第１インタラプト
信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を発生
し、ＣＰＵ２１０から印加される第１インタラプトクリ
ア信号ＩＮＴ１＿ＣＬＥＡＲ、第２インタラプトクリア
信号ＩＮＴ２＿ＣＬＥＡＲによりクリアされる。発生さ
れた第１インタラプト信号ＩＮＴ１、第２インタラプト
信号ＩＮＴ２は、ＣＰＵインタラプト制御回路２０８と
応答開始制御回路２２２に印加される。ＣＰＵインタラ
プト制御回路２０８は、第１インタラプト信号ＩＮＴ
１、第２インタラプト信号ＩＮＴ２によりＣＰＵインタ
ラプト信号ＩＮＴを発生してＣＰＵ２１０に印加する。
【００１４】第１ラッチ回路２１２、第２ラッチ回路２
１４は、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２
にそれぞれ応じてストローブ入力ＳＴＲＯＢＥ＿ＩＮと
共にホストから受信される入力データＩＮＰＵＴ＿ＤＡ
ＴＡを交互にラッチする。マルチプレクサ２１６は、第
１ラッチ回路２１２、第２ラッチ回路２１４にラッチさ
れるデータをマルチプレクサ選択信号ＳＥＬ＿ＭＵＸに
よって交互に選択して出力する。マルチプレクサ選択信
号ＳＥＬ＿ＭＵＸは、選択制御回路２２０から、ＣＰＵ
２１０による読出信号ＲＥＡＤの入力ごとに互いに異な
る論理状態で交互に発生される（１ビットの場合）。バ
ッファ２１８は、マルチプレクサ２１６から出力される
データを読出信号ＲＥＡＤに従い貯蔵する。
１４は、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２
にそれぞれ応じてストローブ入力ＳＴＲＯＢＥ＿ＩＮと
共にホストから受信される入力データＩＮＰＵＴ＿ＤＡ
ＴＡを交互にラッチする。マルチプレクサ２１６は、第
１ラッチ回路２１２、第２ラッチ回路２１４にラッチさ
れるデータをマルチプレクサ選択信号ＳＥＬ＿ＭＵＸに
よって交互に選択して出力する。マルチプレクサ選択信
号ＳＥＬ＿ＭＵＸは、選択制御回路２２０から、ＣＰＵ
２１０による読出信号ＲＥＡＤの入力ごとに互いに異な
る論理状態で交互に発生される（１ビットの場合）。バ
ッファ２１８は、マルチプレクサ２１６から出力される
データを読出信号ＲＥＡＤに従い貯蔵する。
【００１５】ＣＰＵ２１０は、ＣＰＵインタラプト信号
ＩＮＴが印加されるときに読出信号ＲＥＡＤを発生し、
バッファ２１８に貯蔵されたデータを読み出す。そし
て、第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ
又は第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲ
のいずれかを、実行中のインタラプトに対応して発生す
る。
ＩＮＴが印加されるときに読出信号ＲＥＡＤを発生し、
バッファ２１８に貯蔵されたデータを読み出す。そし
て、第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ
又は第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲ
のいずれかを、実行中のインタラプトに対応して発生す
る。
【００１６】応答開始制御回路２２２は、第１インタラ
プト制御回路２０４、第２インタラプト制御回路２０６
が第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ、
第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲによ
りクリアされるときに応答開始信号ＳＴＡＲＴ＿ＡＣＫ
を発生する。応答制御回路２２４は、応答開始信号ＳＴ
ＡＲＴ＿ＡＣＫに応じてホストへ応答信号ＡＣＫ＿ＯＵ
Ｔを出力した後、一定時間が経過すると、応答信号ＡＣ
Ｋ＿ＯＵＴを抑止(negate)にして応答終了信号ＡＣＫ＿
ＥＮＤを発生する。
プト制御回路２０４、第２インタラプト制御回路２０６
が第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ、
第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲによ
りクリアされるときに応答開始信号ＳＴＡＲＴ＿ＡＣＫ
を発生する。応答制御回路２２４は、応答開始信号ＳＴ
ＡＲＴ＿ＡＣＫに応じてホストへ応答信号ＡＣＫ＿ＯＵ
Ｔを出力した後、一定時間が経過すると、応答信号ＡＣ
Ｋ＿ＯＵＴを抑止(negate)にして応答終了信号ＡＣＫ＿
ＥＮＤを発生する。
【００１７】第１ビジー制御回路２２６は、ストローブ
信号ＳＴＲＯＢＥに応じてハードウェアビジー信号ＨＷ
＿ＢＵＳＹを発生し、応答終了信号ＡＣＫ＿ＥＮＤが発
生するまで維持する。第２ビジー制御回路２２８は、Ｃ
ＰＵ２１０の制御によりソフトウェアビジー信号ＳＷ＿
ＢＵＳＹを発生する。第３ビジー制御回路２３０は、ハ
ードウェアビジー信号ＨＷ＿ＢＵＳＹ又はソフトウェア
ビジー信号ＳＷ＿ＢＵＳＹのどちらかがビジー状態を示
すときにホストへビジー信号ＢＵＳＹ＿ＯＵＴを出力す
る。
信号ＳＴＲＯＢＥに応じてハードウェアビジー信号ＨＷ
＿ＢＵＳＹを発生し、応答終了信号ＡＣＫ＿ＥＮＤが発
生するまで維持する。第２ビジー制御回路２２８は、Ｃ
ＰＵ２１０の制御によりソフトウェアビジー信号ＳＷ＿
ＢＵＳＹを発生する。第３ビジー制御回路２３０は、ハ
ードウェアビジー信号ＨＷ＿ＢＵＳＹ又はソフトウェア
ビジー信号ＳＷ＿ＢＵＳＹのどちらかがビジー状態を示
すときにホストへビジー信号ＢＵＳＹ＿ＯＵＴを出力す
る。
【００１８】図３にＣＰＵ２１０で行う制御のフローチ
ャート、図４及び図５に各信号のタイミングチャートを
示し説明する。図４は、ホストから１バイトのデータが
伝送されて第３ビジー制御回路２３０からビジー信号Ｂ
ＵＳＹ＿ＯＵＴが発生された後に次のデータが伝送され
る通常の場合のタイミングを示し、図５は、ホストから
１バイトのデータが伝送されて第３ビジー制御回路２３
０からビジー信号ＢＵＳＹ＿ＯＵＴが発生される前に次
のデータが伝送される場合のタイミングを示す。
ャート、図４及び図５に各信号のタイミングチャートを
示し説明する。図４は、ホストから１バイトのデータが
伝送されて第３ビジー制御回路２３０からビジー信号Ｂ
ＵＳＹ＿ＯＵＴが発生された後に次のデータが伝送され
る通常の場合のタイミングを示し、図５は、ホストから
１バイトのデータが伝送されて第３ビジー制御回路２３
０からビジー信号ＢＵＳＹ＿ＯＵＴが発生される前に次
のデータが伝送される場合のタイミングを示す。
【００１９】ホストからストローブ入力ＳＴＲＯＢＥ＿
ＩＮが受信されると、まずノイズフィルタ２００が、ノ
イズによるインタフェースエラーを防止するために一定
パルス幅以上の入力信号のみストローブ信号ＳＴＲＯＢ
Ｅとして出力する。ストローブ信号ＳＴＲＯＢＥが出力
されると第１ビジー制御回路２２６は、図４及び図５に
示すように、ＣＰＵ２１０のクロックＣＬＯＣＫに同期
させてハードウェアビジー信号ＨＷ＿ＢＵＳＹを出力
し、応答制御回路２２４の応答終了信号ＡＣＫ＿ＥＮＤ
が発生するときまでそのハードウェアビジー信号ＨＷ＿
ＢＵＳＹを保持する。これにより第３ビジー制御回路２
３０からビジー信号ＢＵＳＹ＿ＯＵＴが出力される。
ＩＮが受信されると、まずノイズフィルタ２００が、ノ
イズによるインタフェースエラーを防止するために一定
パルス幅以上の入力信号のみストローブ信号ＳＴＲＯＢ
Ｅとして出力する。ストローブ信号ＳＴＲＯＢＥが出力
されると第１ビジー制御回路２２６は、図４及び図５に
示すように、ＣＰＵ２１０のクロックＣＬＯＣＫに同期
させてハードウェアビジー信号ＨＷ＿ＢＵＳＹを出力
し、応答制御回路２２４の応答終了信号ＡＣＫ＿ＥＮＤ
が発生するときまでそのハードウェアビジー信号ＨＷ＿
ＢＵＳＹを保持する。これにより第３ビジー制御回路２
３０からビジー信号ＢＵＳＹ＿ＯＵＴが出力される。
【００２０】また、ストローブ信号ＳＴＲＯＢＥが出力
されると選択ロジック回路２０２は、ホストから受信さ
れる入力データＩＮＰＵＴ＿ＤＡＴＡを第１ラッチ回路
２１２又は第２ラッチ回路２１４のいずれかに貯蔵して
ＣＰＵインタラプト信号ＩＮＴを発生するために、第１
選択信号ＳＥＬ１又は第２選択信号ＳＥＬ２を発生す
る。この選択ロジック回路２０２は、ストローブ信号Ｓ
ＴＲＯＢＥの入力ごとに第１選択信号ＳＥＬ１と第２選
択信号ＳＥＬ２を交互にアクティブさせる。すなわち、
図４及び図５のように、最初のストローブ信号ＳＴＲＯ
ＢＥの入力で第１選択信号ＳＥＬ１がアクティブされ、
次のストローブ信号ＳＴＲＯＢＥの入力で第２選択信号
ＳＥＬ２がアクティブされる。そして、次の次のストロ
ーブ信号ＳＴＲＯＢＥの入力で第１選択信号ＳＥＬ１が
アクティブされる。これに応じて、ホストから伝送され
る入力データＩＮＰＵＴ＿ＤＡＴＡは第１ラッチ回路２
１２と第２ラッチ回路２１４に交互にラッチされる。
されると選択ロジック回路２０２は、ホストから受信さ
れる入力データＩＮＰＵＴ＿ＤＡＴＡを第１ラッチ回路
２１２又は第２ラッチ回路２１４のいずれかに貯蔵して
ＣＰＵインタラプト信号ＩＮＴを発生するために、第１
選択信号ＳＥＬ１又は第２選択信号ＳＥＬ２を発生す
る。この選択ロジック回路２０２は、ストローブ信号Ｓ
ＴＲＯＢＥの入力ごとに第１選択信号ＳＥＬ１と第２選
択信号ＳＥＬ２を交互にアクティブさせる。すなわち、
図４及び図５のように、最初のストローブ信号ＳＴＲＯ
ＢＥの入力で第１選択信号ＳＥＬ１がアクティブされ、
次のストローブ信号ＳＴＲＯＢＥの入力で第２選択信号
ＳＥＬ２がアクティブされる。そして、次の次のストロ
ーブ信号ＳＴＲＯＢＥの入力で第１選択信号ＳＥＬ１が
アクティブされる。これに応じて、ホストから伝送され
る入力データＩＮＰＵＴ＿ＤＡＴＡは第１ラッチ回路２
１２と第２ラッチ回路２１４に交互にラッチされる。
【００２１】第１、第２インタラプト制御回路２０４，
２０６は、図４及び図５に示すように、第１選択信号Ｓ
ＥＬ１、第２選択信号ＳＥＬ２に応じて第１インタラプ
ト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を交互
に発生することになる。この第１インタラプト制御回路
２０４と第２インタラプト制御回路２０６は、ＣＰＵ２
１０から第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥ
ＡＲあるいは第２インタラプトクリア信号ＩＮＴ２＿Ｃ
ＬＥＡＲが発生さるときまで第１インタラプト信号ＩＮ
Ｔ１、第２インタラプト信号ＩＮＴ２を保持する。そし
て、ＣＰＵインタラプト制御回路２０８は、第１インタ
ラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２
に従ってＣＰＵインタラプト信号ＩＮＴを発生すること
により、ＣＰＵ２１０にインタラプトを要請する。この
ときに、図５の場合であればＣＰＵインタラプト制御回
路２０８は、先に発生した第１インタラプト信号ＩＮＴ
１又は第２インタラプト信号ＩＮＴ２がＣＰＵ２１０に
よってクリアされる前に次のインタラプトが発生する
と、その次のインタラプトがクリアされるときまでＣＰ
Ｕインタラプト信号ＩＮＴの出力を保持し、ＣＰＵ２１
０が継続して次のインタラプトを行うようにする。
２０６は、図４及び図５に示すように、第１選択信号Ｓ
ＥＬ１、第２選択信号ＳＥＬ２に応じて第１インタラプ
ト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を交互
に発生することになる。この第１インタラプト制御回路
２０４と第２インタラプト制御回路２０６は、ＣＰＵ２
１０から第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥ
ＡＲあるいは第２インタラプトクリア信号ＩＮＴ２＿Ｃ
ＬＥＡＲが発生さるときまで第１インタラプト信号ＩＮ
Ｔ１、第２インタラプト信号ＩＮＴ２を保持する。そし
て、ＣＰＵインタラプト制御回路２０８は、第１インタ
ラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２
に従ってＣＰＵインタラプト信号ＩＮＴを発生すること
により、ＣＰＵ２１０にインタラプトを要請する。この
ときに、図５の場合であればＣＰＵインタラプト制御回
路２０８は、先に発生した第１インタラプト信号ＩＮＴ
１又は第２インタラプト信号ＩＮＴ２がＣＰＵ２１０に
よってクリアされる前に次のインタラプトが発生する
と、その次のインタラプトがクリアされるときまでＣＰ
Ｕインタラプト信号ＩＮＴの出力を保持し、ＣＰＵ２１
０が継続して次のインタラプトを行うようにする。
【００２２】ＣＰＵインタラプト信号ＩＮＴによってＣ
ＰＵ２１０は、図３の３００段階で、図４及び図５のよ
うに読出信号ＲＥＡＤを発生してバッファ２１８に入れ
られたデータを読み出し、また第２ビジー制御回路２２
８にソフトウェアビジー信号ＳＷ＿ＢＵＳＹを出力させ
る。このとき選択制御回路２２０は、読出信号ＲＥＡＤ
の発生ごとに交互にマルチプレクサ選択信号ＳＥＬ＿Ｍ
ＵＸの論理状態を切り換えて発生し、これによってマル
チプレクサ２１６は、第１ラッチ回路２１２と第２ラッ
チ回路２１４にラッチされるデータを交互に選択してラ
ッチ順に出力する。
ＰＵ２１０は、図３の３００段階で、図４及び図５のよ
うに読出信号ＲＥＡＤを発生してバッファ２１８に入れ
られたデータを読み出し、また第２ビジー制御回路２２
８にソフトウェアビジー信号ＳＷ＿ＢＵＳＹを出力させ
る。このとき選択制御回路２２０は、読出信号ＲＥＡＤ
の発生ごとに交互にマルチプレクサ選択信号ＳＥＬ＿Ｍ
ＵＸの論理状態を切り換えて発生し、これによってマル
チプレクサ２１６は、第１ラッチ回路２１２と第２ラッ
チ回路２１４にラッチされるデータを交互に選択してラ
ッチ順に出力する。
【００２３】次にＣＰＵ２１０は３０２段階で、図４及
び図５のように、現在のインタラプトに対応して第１イ
ンタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２イ
ンタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲを発生する
ことにより、現在のインタラプトをクリアする。すなわ
ちＣＰＵ２１０は、現在のＣＰＵインタラプト信号ＩＮ
Ｔが第１インタラプト信号ＩＮＴ１によって発生したも
のならば第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥ
ＡＲを発生し、現在のＣＰＵインタラプト信号ＩＮＴが
第２インタラプト信号ＩＮＴ２によって発生したものな
らば第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲ
を発生する。
び図５のように、現在のインタラプトに対応して第１イ
ンタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２イ
ンタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲを発生する
ことにより、現在のインタラプトをクリアする。すなわ
ちＣＰＵ２１０は、現在のＣＰＵインタラプト信号ＩＮ
Ｔが第１インタラプト信号ＩＮＴ１によって発生したも
のならば第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥ
ＡＲを発生し、現在のＣＰＵインタラプト信号ＩＮＴが
第２インタラプト信号ＩＮＴ２によって発生したものな
らば第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲ
を発生する。
【００２４】続いてＣＰＵ２１０は、３０４段階でＣＰ
Ｕインタラプト制御回路２０８によるインタラプトの状
態を検査し、３０６段階の判断で、ＣＰＵインタラプト
信号ＩＮＴが抑止されていれば３０８段階でソフトウェ
アビジーＳＷ＿ＢＵＳＹを抑止させ、ＣＰＵインタラプ
ト信号ＩＮＴがインタラプトを示したまま継続していれ
ば３００段階から繰り返す。すなわち、図４の場合であ
れば、第１インタラプト信号ＩＮＴ１又は第２インタラ
プト信号ＩＮＴ２のいずれかのクリアでＣＰＵインタラ
プト信号ＩＮＴもクリアされるので、ソフトウェアビジ
ー信号ＳＷ＿ＢＵＳＹが抑止される。一方、図５の場合
であれば、第１インタラプト信号ＩＮＴ１又は第２イン
タラプト信号ＩＮＴ２のいずれかがクリアされてもＣＰ
Ｕインタラプト信号ＩＮＴはクリアされないので、再
度、読出信号ＲＥＡＤを発生してマルチプレクサ２１６
を切り換えるとともにバッファ２１８のデータを読み出
し、ソフトウェアビジー信号ＳＷ＿ＢＵＳＹは継続させ
る。
Ｕインタラプト制御回路２０８によるインタラプトの状
態を検査し、３０６段階の判断で、ＣＰＵインタラプト
信号ＩＮＴが抑止されていれば３０８段階でソフトウェ
アビジーＳＷ＿ＢＵＳＹを抑止させ、ＣＰＵインタラプ
ト信号ＩＮＴがインタラプトを示したまま継続していれ
ば３００段階から繰り返す。すなわち、図４の場合であ
れば、第１インタラプト信号ＩＮＴ１又は第２インタラ
プト信号ＩＮＴ２のいずれかのクリアでＣＰＵインタラ
プト信号ＩＮＴもクリアされるので、ソフトウェアビジ
ー信号ＳＷ＿ＢＵＳＹが抑止される。一方、図５の場合
であれば、第１インタラプト信号ＩＮＴ１又は第２イン
タラプト信号ＩＮＴ２のいずれかがクリアされてもＣＰ
Ｕインタラプト信号ＩＮＴはクリアされないので、再
度、読出信号ＲＥＡＤを発生してマルチプレクサ２１６
を切り換えるとともにバッファ２１８のデータを読み出
し、ソフトウェアビジー信号ＳＷ＿ＢＵＳＹは継続させ
る。
【００２５】応答開始制御回路２２２は、第１インタラ
プトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラ
プトクリア信号ＩＮＴ２＿ＣＬＥＡＲにトリガされて応
答制御回路２２４を動作せるための応答開始信号ＳＴＡ
ＲＴ＿ＡＣＫを発生する（図４の場合）。ただし、第１
インタラプト信号ＩＮＴ１又は第２インタラプト信号Ｉ
ＮＴ２が出されているうちは、第１インタラプトクリア
信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラプトクリア
信号ＩＮＴ２＿ＣＬＥＡＲによるトリガは控えられる
（図５の場合）。
プトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラ
プトクリア信号ＩＮＴ２＿ＣＬＥＡＲにトリガされて応
答制御回路２２４を動作せるための応答開始信号ＳＴＡ
ＲＴ＿ＡＣＫを発生する（図４の場合）。ただし、第１
インタラプト信号ＩＮＴ１又は第２インタラプト信号Ｉ
ＮＴ２が出されているうちは、第１インタラプトクリア
信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラプトクリア
信号ＩＮＴ２＿ＣＬＥＡＲによるトリガは控えられる
（図５の場合）。
【００２６】応答制御回路２２４は、ＣＰＵ２１０によ
って予め書き込まれた値を応答開始信号ＳＴＡＲＴ＿Ａ
ＣＫに応じロードしてカウンティングを開始し、ロード
値に従うカウンティングを済ませるまで図４及び図５に
示すように応答信号ＡＣＫ＿ＯＵＴを保持する。次いで
応答制御回路２２４は、カウンティングを終了すると応
答信号ＡＣＫ＿ＯＵＴを抑止にするとともに応答終了信
号ＡＣＫ＿ＥＮＤを発生する。すなわち、第１ビジー制
御回路２２６の出力であるハードウェアビジー信号ＨＷ
＿ＢＵＳＹは、ストローブ信号ＳＴＲＯＢＥによってア
クティブされてその状態を維持し、応答終了信号ＡＣＫ
＿ＥＮＤが発生すると抑止にされる。
って予め書き込まれた値を応答開始信号ＳＴＡＲＴ＿Ａ
ＣＫに応じロードしてカウンティングを開始し、ロード
値に従うカウンティングを済ませるまで図４及び図５に
示すように応答信号ＡＣＫ＿ＯＵＴを保持する。次いで
応答制御回路２２４は、カウンティングを終了すると応
答信号ＡＣＫ＿ＯＵＴを抑止にするとともに応答終了信
号ＡＣＫ＿ＥＮＤを発生する。すなわち、第１ビジー制
御回路２２６の出力であるハードウェアビジー信号ＨＷ
＿ＢＵＳＹは、ストローブ信号ＳＴＲＯＢＥによってア
クティブされてその状態を維持し、応答終了信号ＡＣＫ
＿ＥＮＤが発生すると抑止にされる。
【００２７】
【発明の効果】本発明によれば、たとえば上記実施形態
のように２つのラッチ回路を交互に使用して連続２バイ
トのデータ受信を行えるので、低速の画像形成装置を高
速のホストに接続して使用する場合でも、受信データの
衝突や消失を防止することができる。すなわち、ホスト
から１バイトのデータが送られてきて画像形成装置から
ビジー信号が出される前に次のデータが送られたとして
も、当該次のデータを失わずに受けることができる。し
たがって、ホストとのインタフェース速度が高められ、
高速のホストと低速の画像形成装置を接続した場合でも
データ損失を防ぐことができる。
のように２つのラッチ回路を交互に使用して連続２バイ
トのデータ受信を行えるので、低速の画像形成装置を高
速のホストに接続して使用する場合でも、受信データの
衝突や消失を防止することができる。すなわち、ホスト
から１バイトのデータが送られてきて画像形成装置から
ビジー信号が出される前に次のデータが送られたとして
も、当該次のデータを失わずに受けることができる。し
たがって、ホストとのインタフェース速度が高められ、
高速のホストと低速の画像形成装置を接続した場合でも
データ損失を防ぐことができる。
【００２８】また、応答開始制御回路と応答制御回路に
よってハードウェア的に応答信号をホストへ送るように
できるので、ＣＰＵの負荷を軽くし、ＣＰＵをより効率
的に使用することが可能となる。
よってハードウェア的に応答信号をホストへ送るように
できるので、ＣＰＵの負荷を軽くし、ＣＰＵをより効率
的に使用することが可能となる。
【図１】従来のホストインタフェース回路のブロック
図。
図。
【図２】本発明によるホストインタフェース回路のブロ
ック図。
ック図。
【図３】図２のＣＰＵで実行する処理のフローチャー
ト。
ト。
【図４】図２の回路における各信号のタイミングチャー
ト（通常の場合）。
ト（通常の場合）。
【図５】図２の回路における各信号のタイミングチャー
ト（ホストが高速の場合）。
ト（ホストが高速の場合）。
２００ ノイズフィルタ ２０２ 選択ロジック回路 ２０４，２０６ インタラプト制御回路 ２０８ ＣＰＵインタラプト制御回路 ２１０ ＣＰＵ ２１２，２１４ ラッチ回路 ２１６ マルチプレクサ ２１８ バッファ ２２０ 選択制御回路 ２２２ 応答開始制御回路 ２２４ 応答制御回路 ２２６，２２８，２３０ ビジー制御回路
Claims (9)
- 【請求項１】 パラレル方式でホストからのデータをイ
ンタフェースする画像形成装置のホストインタフェース
回路において、 ホストによるストローブ入力に応じ複数のラッチ回路を
切り換えてホストからのデータをラッチするようにした
ことを特徴とするホストインタフェース回路。 - 【請求項２】 ラッチ回路にラッチしたデータをそのラ
ッチ順に読み出していく請求項１記載のホストインタフ
ェース回路。 - 【請求項３】 １つのラッチ回路のデータ読み出しが終
わる前に次のストローブ入力があれば、該次のストロー
ブ入力に応じて他のラッチ回路にラッチされるデータま
で読み出してから、ホストへ応答信号を出力する請求項
２記載のホストインタフェース回路。 - 【請求項４】 最初のストローブ入力から応答信号の終
了までホストにビジー信号を出力する請求項３記載のホ
ストインタフェース回路。 - 【請求項５】 パラレル方式でホストからのデータをイ
ンタフェースする画像形成装置のホストインタフェース
回路において、 ホストからのストローブ入力に応じて複数の選択信号を
順に発生する選択ロジック回路と、前記各選択信号のそ
れぞれに応じるインタラプト信号を発生するインタラプ
ト制御回路と、前記各インタラプト信号に応じてＣＰＵ
インタラプト信号を発生するＣＰＵインタラプト制御回
路と、ホストからストローブ入力とともに送られてくる
データを、前記選択信号に応じ切り換わって順にラッチ
する複数のラッチ回路と、該複数のラッチ回路のデータ
をマルチプレクサ選択信号に応じて選択し出力するマル
チプレクサと、読出信号が発生される度に前記マルチプ
レクサ選択信号の論理状態を切り換える選択制御回路
と、前記ＣＰＵインタラプト信号に応じ前記読出信号を
発生して前記マルチプレクサから出力されるデータをバ
ッファを介し受け、該受け取ったデータのために発生さ
れているインタラプト信号をクリアするインタラプトク
リア信号を発生するＣＰＵと、前記インタラプトクリア
信号に応じて応答開始信号を発生する応答開始制御回路
と、前記応答開始信号に応じてホストへ応答信号を出力
し、一定時間後にその応答信号を抑止して応答終了信号
を発生する応答制御回路と、前記ストローブ入力に応じ
ビジー信号を出力して前記応答終了信号の発生まで維持
するビジー制御回路と、を備えることを特徴とするホス
トインタフェース回路。 - 【請求項６】 ＣＰＵインタラプト制御回路は、現在発
生中のインタラプト信号がクリアされる前に他のインタ
ラプト信号が発生すると、該他のインタラプト信号がク
リアされるまでＣＰＵインタラプト信号を継続させる請
求項５記載のホストインタフェース回路。 - 【請求項７】 ＣＰＵは、インタラプトクリア信号を発
生してもＣＰＵインタラプト信号が継続されるときには
読出信号を再発生してマルチプレクサから出力されるデ
ータをバッファを介し受け、該受け取ったデータのため
に発生されているインタラプト信号をクリアするインタ
ラプトクリア信号を発生する請求項６記載のホストイン
タフェース回路。 - 【請求項８】 応答制御回路は、ＣＰＵから提供される
値を応答開始信号に応じロードして該ロード値により一
定時間をカウントする請求項５〜７のいずれか１項に記
載のホストインタフェース回路。 - 【請求項９】 ストローブ入力をノイズフィルタに通し
て選択ロジック回路へ入力する請求項５〜８のいずれか
１項に記載のホストインタフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P46537 | 1996-10-17 | ||
| KR1019960046537A KR100200968B1 (ko) | 1996-10-17 | 1996-10-17 | 화상형성장치의 호스트 인터페이스회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150522A true JPH10150522A (ja) | 1998-06-02 |
| JP3571195B2 JP3571195B2 (ja) | 2004-09-29 |
Family
ID=19477849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28539997A Expired - Fee Related JP3571195B2 (ja) | 1996-10-17 | 1997-10-17 | 画像形成装置のホストインタフェース回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6003096A (ja) |
| EP (1) | EP0837398A3 (ja) |
| JP (1) | JP3571195B2 (ja) |
| KR (1) | KR100200968B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850556A (en) * | 1996-12-26 | 1998-12-15 | Cypress Semiconductor Corp. | Interruptible state machine |
| JP4198772B2 (ja) * | 1997-12-25 | 2008-12-17 | 日本テキサス・インスツルメンツ株式会社 | ダイナミックメモリ |
| US6449680B1 (en) | 1999-02-12 | 2002-09-10 | Compaq Computer Corporation | Combined single-ended/differential data bus connector |
| TW410297B (en) * | 1999-03-05 | 2000-11-01 | Via Tech Inc | Remote booting of computers in local area network |
| US6529570B1 (en) * | 1999-09-30 | 2003-03-04 | Silicon Graphics, Inc. | Data synchronizer for a multiple rate clock source and method thereof |
| US20050210166A1 (en) * | 2004-03-17 | 2005-09-22 | Raymond Chow | Dual function busy pin |
| US9317379B2 (en) * | 2014-01-24 | 2016-04-19 | International Business Machines Corporation | Using transactional execution for reliability and recovery of transient failures |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750107A (en) * | 1985-01-07 | 1988-06-07 | Unisys Corporation | Printer-tape data link processor with DMA slave controller which automatically switches between dual output control data chomels |
| US5113494A (en) * | 1987-02-27 | 1992-05-12 | Eastman Kodak Company | High speed raster image processor particularly suited for use in an image management system |
| US4918526A (en) * | 1987-03-20 | 1990-04-17 | Digital Equipment Corporation | Apparatus and method for video signal image processing under control of a data processing system |
| US5163132A (en) * | 1987-09-24 | 1992-11-10 | Ncr Corporation | Integrated controller using alternately filled and emptied buffers for controlling bi-directional data transfer between a processor and a data storage device |
| US5060239A (en) * | 1989-05-12 | 1991-10-22 | Alcatel Na Network Systems Corp. | Transfer strobe time delay selector and method for performing same |
| US5157761B1 (en) * | 1990-04-25 | 1996-06-25 | Island Software Inc | Method and apparatus for interfacing a thermal printer |
| US5428714A (en) * | 1990-11-16 | 1995-06-27 | Seiko Epson Corporation | Status and command function extension for industry standard printer interfaces |
| US5408590A (en) * | 1991-12-09 | 1995-04-18 | Domino Amjet, Inc. | Direct ink drop interface board |
| JP2950012B2 (ja) * | 1992-04-08 | 1999-09-20 | 日本電気株式会社 | マイクロコンピュータ |
| US5608883A (en) * | 1993-02-01 | 1997-03-04 | Digital Equipment Corporation | Adapter for interconnecting single-ended and differential SCSI buses to prevent `busy` or `wired-or` glitches from being passed from one bus to the other |
| US5572691A (en) * | 1993-04-21 | 1996-11-05 | Gi Corporation | Apparatus and method for providing multiple data streams from stored data using dual memory buffers |
| US5671445A (en) * | 1993-07-19 | 1997-09-23 | Oki America, Inc. | Interface for transmitting graphics data to a printer from a host computer system in rasterized form |
| JP2611637B2 (ja) * | 1993-11-22 | 1997-05-21 | 日本電気株式会社 | 画像圧縮伸長装置 |
| US5577213A (en) * | 1994-06-03 | 1996-11-19 | At&T Global Information Solutions Company | Multi-device adapter card for computer |
| US5523788A (en) * | 1994-09-27 | 1996-06-04 | Eastman Kodak Company | Image processor with input buffering to multiple digital signal processors |
| KR970010377B1 (ko) * | 1994-11-09 | 1997-06-25 | 삼성전자 주식회사 | 전자 사진 현상 방식 프린터의 인터페이싱 방법 |
| US5630094A (en) * | 1995-01-20 | 1997-05-13 | Intel Corporation | Integrated bus bridge and memory controller that enables data streaming to a shared memory of a computer system using snoop ahead transactions |
| US5640571A (en) * | 1995-03-01 | 1997-06-17 | Intel Corporation | Interrupt steering for a computer system |
| US5604608A (en) * | 1995-09-28 | 1997-02-18 | Xerox Corporation | Device and method for controlling the scan speed of an image input terminal to match the throughput constraints of an image processing module |
-
1996
- 1996-10-17 KR KR1019960046537A patent/KR100200968B1/ko not_active Expired - Fee Related
-
1997
- 1997-10-14 US US08/950,100 patent/US6003096A/en not_active Expired - Fee Related
- 1997-10-17 JP JP28539997A patent/JP3571195B2/ja not_active Expired - Fee Related
- 1997-10-17 EP EP97308251A patent/EP0837398A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6003096A (en) | 1999-12-14 |
| EP0837398A2 (en) | 1998-04-22 |
| EP0837398A3 (en) | 1999-10-27 |
| KR19980027689A (ko) | 1998-07-15 |
| KR100200968B1 (ko) | 1999-06-15 |
| JP3571195B2 (ja) | 2004-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4864496A (en) | Bus adapter module for interconnecting busses in a multibus computer system | |
| KR960006506B1 (ko) | 컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스억세스 조정방법 | |
| US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| US5919254A (en) | Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system | |
| JPH02227765A (ja) | デジタル・コンピユータのデータ転送装置 | |
| JPH06282501A (ja) | 周辺装置へのデータ転送のシステム及び方法 | |
| CA2176830A1 (en) | Method and apparatus for achieving high speed data transfer from a parallel port | |
| US6055598A (en) | Arrangement and method for allowing sequence-independent command responses across a computer bus bridge | |
| JPH10150522A (ja) | 画像形成装置のホストインタフェース回路 | |
| JP3377797B2 (ja) | 複数のデータ処理エージェントの間でデータを転送するバスにおいて、第１のエージェントがサービスの必要を第２のエージェントへ知らせる方法 | |
| JPH11232214A (ja) | 情報処理装置用プロセッサおよびその制御方法 | |
| US5671370A (en) | Alternating data valid control signals for high performance data transfer | |
| KR19980079674A (ko) | 캐시 스트리밍을 가능하게 하기 위한 방법 및 장치 | |
| US6453373B1 (en) | Method and apparatus for differential strobing | |
| CN119892881B (zh) | 应用于车辆的通信方法、装置和控制器 | |
| JPH02226454A (ja) | コンピユータ・システムおよびそのデータ転送方法 | |
| US6360286B1 (en) | Sequential data transfer with common clock signal for receiver and sequential storage device and with slack register storing overflow item when set-up time is insufficient | |
| JP2820054B2 (ja) | バスインタフェース装置 | |
| JP3418530B2 (ja) | データ転送システム | |
| JP2510268B2 (ja) | デ―タ保持回路 | |
| JP2625396B2 (ja) | 受信データ処理装置 | |
| JP2643776B2 (ja) | アービタ装置およびアービタ方法 | |
| JPH09297665A (ja) | 画像処理装置 | |
| JP2002132702A (ja) | メモリ制御方式 | |
| JP2008102609A (ja) | バス・ブリッジ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040623 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040630 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040706 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040707 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20041012 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |