JPH0969605A - 薄膜容量素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板の占有面積当たりの容量を増加さ
せるとともに、容量のばらつきや短絡不良を抑えること
ができる薄膜容量素子およびその製造方法を提供する。 【解決手段】 平坦な表面を有する半導体基板１上に絶
縁膜２を設け、その上に薄膜電極３ａを設ける。薄膜電
極３ａ上に選択的に突起電極３ｂを設け、薄膜電極３ａ
および突起電極３ｂにより下層電極３を構成する。下層
電極３上に絶縁膜４および上層電極５を順次積層しＭＩ
Ｍキャパシタを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜容量素子お
よびその製造方法に関し、特に、金属−絶縁体−金属(M
etal-Insulator-Metal) 構造を有するキャパシタ（以下
「ＭＩＭキャパシタ」という。）に適用して好適なもの
である。

【０００２】

【従来の技術】ＭＩＭキャパシタは、分布定数型素子よ
り少ない面積で容量素子を構成することができるので、
例えば衛星放送や携帯電話用のモノリシックマイクロ波
集積回路（ＭＭＩＣ）のように、高々１０数ＧＨｚ程度
の周波数帯域を扱うアナログ集積回路においては有効な
素子である。

【０００３】図１１は従来のＭＩＭキャパシタの断面構
造を示す。

【０００４】図１１に示すように、この従来のＭＩＭキ
ャパシタは、平坦な表面を有する半導体基板１０１上に
絶縁膜１０２を介して順次積層された下層電極１０３、
絶縁膜１０４および上層電極１０５により構成されてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
従来のＭＩＭキャパシタの占有面積は、電界効果トラン
ジスタ（ＦＥＴ）などの他の回路素子と比較して一般に
極めて大きいため、これがＭＭＩＣなどのチップの面積
縮小を困難にする要因の一つとなっている。

【０００６】そこで、ＭＩＭキャパシタの半導体基板の
占有面積当たりの容量を増加させるために種々の方法が
提案されている。これらの方法は、以下の四つの方法に
大別される。まず、第１の方法は、ＭＩＭキャパシタの
誘電体層である絶縁膜１０４を薄くする方法である。第
２の方法は、絶縁膜１０４の材料に高誘電率のものを使
用する方法である。第３の方法は、下層電極１０３、絶
縁膜１０４、上層電極１０５の各層を繰り返し積層した
多層構造にする方法である。第４の方法は、下層電極１
０３に凹凸を設け、下層電極１０３および上層電極１０
５の対向面積を増加させる方法である。

【０００７】しかしながら、第１の方法には、絶縁膜１
０４の薄膜化によりその静電耐圧が劣化するという問題
による限界がある。また、第２の方法には、高誘電率の
材料の成膜のために工程の増加が避けられないという欠
点がある。また、第３の方法については、電極層の数を
無制限に増加させることは現実的ではなく、電極層の数
が決まってしまえば、上述した第１の方法および第２の
方法における問題が避けられない。

【０００８】一方、第４の方法としては、具体的には、
下層電極の下地層に凹凸を設け、この凹凸を有する下地
層上に金属薄膜を形成することにより凹凸形状の下層電
極を形成する方法が提案されている（特開昭６１−１９
８６６０号公報および特開平５−１５２５１０号公
報）。しかしながら、一般には、上述のように凹凸を有
する下地層上に金属薄膜からなる下層電極を形成する場
合、凹部の側面において金属薄膜の段切れが生じたり、
凸部の側面の上部において金属薄膜のオーバーハングを
生じたりする、という問題が発生することが知られてい
る。この段切れは、下層電極の面積を変動させるため、
ＭＩＭキャパシタの容量がばらつく原因となる。また、
下層電極形成の際に生じる上述のようなオーバーハング
は、後に行う絶縁膜の形成の際に、このオーバーハング
部直下の凹部の側面において絶縁膜の被着不良を引き起
こし、ＭＩＭキャパシタを短絡させるという問題を引き
起こす。さらに、より大きな容量を得るためには、下地
層の凹凸断面のアスペクト比を大きくすることが考えら
れるが、この場合、上述のＭＩＭキャパシタの容量のば
らつきや短絡不良の問題が顕著になるため、容量の増加
に伴うＭＩＭキャパシタの不良率の増加は避けられな
い。

【０００９】したがって、この発明の目的は、半導体基
板の占有面積当たりの容量を増加させるとともに、容量
のばらつきや短絡不良を抑えることができる薄膜容量素
子およびその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上述目的を達成するため
に、この発明による第１の発明は、一対の電極間に絶縁
膜をはさんだ構造の薄膜容量素子において、一対の電極
のうちの一方が薄膜電極とこの薄膜電極上に選択的に設
けられた突起電極とにより構成されていることを特徴と
するものである。

【００１１】この発明による第１の発明の一実施形態に
おいて、突起電極はストライプ状の形状を有する。

【００１２】この発明による第１の発明の他の実施形態
において、突起電極はドット状の形状を有し、マトリッ
クス状に配置されている。ここで、突起電極の形状は、
四角形その他の多角形のほか、円形などであってもよ
い。

【００１３】この発明による第２の発明は、一対の電極
間に絶縁膜をはさんだ構造の薄膜容量素子において、一
対の電極のうちの一方が第１の薄膜電極とこの第１の薄
膜電極上に設けられた複数の開口を有する第２の薄膜電
極とにより構成されていることを特徴とするものであ
る。

【００１４】この発明による第２の発明の一実施形態に
おいて、第２の薄膜電極は格子状の形状を有する。

【００１５】この発明による第３の発明は、半導体基板
上に順次積層して設けられた下層電極、絶縁膜および上
層電極からなる薄膜容量素子において、下層電極は薄膜
状の第１の下層電極とこの第１の下層電極上に設けられ
た突起状または複数の開口を有する薄膜状の第２の下層
電極とからなることを特徴とするものである。

【００１６】この発明による第３の発明の一実施形態に
おいて、半導体基板にはさらに接合型電界効果トランジ
スタまたはショットキー接合型電界効果トランジスタが
設けられ、第１の下層電極は接合型電界効果トランジス
タまたはショットキー接合型電界効果トランジスタのゲ
ート電極またはソース電極およびドレイン電極と同一の
材料により形成されるか、ゲート電極を構成する膜とソ
ース電極およびドレイン電極を構成する膜との積層膜に
より形成され、第２の下層電極は接合型電界効果トラン
ジスタまたはショットキー接合型電界効果トランジスタ
のソース電極およびドレイン電極または配線と同一の材
料により形成されるか、ソース電極およびドレイン電極
を構成する膜と配線を構成する膜との積層膜により形成
される。

【００１７】この発明による第４の発明は、一対の電極
間に絶縁膜をはさんだ構造の薄膜容量素子の製造方法に
おいて、半導体基板上に薄膜からなる第１の下層電極を
形成する工程と、第１の下層電極上に電極形成用の導電
膜を形成する工程と、導電膜を所定形状にパターニング
することにより第２の下層電極を形成する工程と、第１
の下層電極および第２の下層電極上に絶縁膜を形成する
工程と、絶縁膜上に上層電極を形成する工程とを有する
ことを特徴とする。

【００１８】この発明による第４の発明の一実施形態に
おいては、導電膜をパターニングすることによりストラ
イプ状の形状を有する第２の下層電極を形成する。

【００１９】この発明による第４の発明の他の実施形態
においては、導電膜をパターニングすることによりマト
リックス状に配置されたドット状の形状を有する第２の
下層電極を形成する。

【００２０】この発明による第４の発明のさらに他の実
施形態においては、導電膜をパターニングすることによ
り格子状の形状を有する第２の下層電極を形成する。

【００２１】この発明による第４の発明の一実施形態に
おいては、導電膜をエッチング法でパターニングするこ
とにより第２の下層電極を形成する。この場合、第１の
下層電極の材料および第２の下層電極の材料は、両者の
間で十分なエッチング選択比がとれるように選ばれる。

【００２２】この発明による第４の発明の他の実施形態
においては、導電膜をリフトオフ法でパターニングする
ことにより第２の下層電極を形成する。

【００２３】上述のように構成されたこの発明によれ
ば、一対の電極間に絶縁膜をはさんだ構造の薄膜容量素
子において、一対の電極のうちの一方が、薄膜電極とこ
の薄膜電極上に選択的に設けられた突起電極とにより構
成され、または、第１の薄膜電極とこの第１の薄膜電極
上に設けられた複数の開口を有する第２の薄膜電極とに
より構成されているので、この薄膜容量素子の占有面積
に比べて、突起電極の側面または開口の側面の面積分だ
け薄膜容量素子の有効面積を増加させることができる。
あるいは、半導体基板上に順次積層して設けられた下層
電極、絶縁膜および上層電極からなる薄膜容量素子にお
いて、下層電極が、第１の下層電極とこの第１の下層電
極上に設けられた突起状または複数の開口を有する薄膜
状の第２の下層電極とにより構成されているので、この
薄膜容量素子の占有面積に比べて、突起状の第２の下層
電極の側面または開口の側面の面積分だけ薄膜容量素子
の有効面積を増加させることができる。

【００２４】さらに、この発明による薄膜容量素子の製
造方法によれば、薄膜からなる第１の下層電極上に電極
形成用の導電膜を形成した後、この導電膜を所定形状に
パターニングすることにより第２の下層電極を形成する
ので、凹凸を有する下地層上に金属薄膜からなる下層電
極を形成するすでに述べた従来の技術で起こり得た金属
薄膜の段切れやオーバーハングの問題がない。

【００２５】

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。

【００２６】図１はこの発明の第１の実施形態によるＭ
ＩＭキャパシタの構造を示す平面図、図２は図１のＩＩ
−ＩＩ線に沿っての断面図である。

【００２７】図１および図２に示すように、この第１の
実施形態によるＭＩＭキャパシタにおいては、平坦な表
面を有する半導体基板１上に絶縁膜２が設けられてい
る。ここで、半導体基板１は例えばＳｉ基板やＧａＡｓ
基板であり、絶縁膜２は例えばＳｉＮ膜やＳｉＯ膜であ
る。

【００２８】絶縁膜２上に薄膜電極３ａが設けられ、こ
の薄膜電極３ａ上に一方向に延びるストライプ状の突起
電極３ｂが複数（この例では３個）互いに平行に設けら
れている。これらの薄膜電極３ａおよび突起電極３ｂに
より下層電極３が構成されている。この下層電極３を覆
うように、誘電体層としての絶縁膜４が設けられてい
る。さらに、この絶縁膜４上に上層電極５が設けられて
いる。そして、これらの下層電極３、絶縁膜４および上
層電極５によりＭＩＭキャパシタが構成されている。

【００２９】ここで、下層電極３、すなわち薄膜電極３
ａおよび突起電極３ｂは、例えばＴｉ、Ｐｔ、Ａｕ、
Ｗ、Ａｌなどの金属や例えばＡｕＧｅ／Ｎｉのような合
金などからなる単層膜または多層膜からなる。絶縁膜４
は例えばＳｉＮ膜である。また、上層電極５は、下層電
極３と同様に、例えばＴｉ、Ｐｔ、Ａｕ、Ｗ、Ａｌなど
の金属や例えばＡｕＧｅ／Ｎｉのような合金などからな
る単層膜または多層膜からなる。

【００３０】この場合、誘電体層である絶縁膜４および
上層電極５は、薄膜電極３ａおよび突起電極３ｂからな
る下層電極３とほぼ相似な形状を有し、突起電極３ｂに
対応する部分にそれぞれ突起部を有している。そして、
この第１の実施形態によるＭＩＭキャパシタは、突起電
極３ｂで覆われていない部分の薄膜電極３ａ、その上の
絶縁膜４および上層電極５からなる部分と、突起電極３
ｂ、その上面の上の絶縁膜４および上層電極５からなる
部分と、突起電極３ｂ、その両側面の絶縁膜４および上
層電極５からなる部分とにより構成されている。

【００３１】次に、上述のように構成された、この第１
の実施形態によるＭＩＭキャパシタの製造方法について
説明する。図３〜図８は、この第１の実施形態によるＭ
ＩＭキャパシタの製造工程を示す断面図である。

【００３２】この第１の実施形態によるＭＩＭキャパシ
タを製造するためには、まず、図３に示すように、半導
体基板１上にＣＶＤ法などにより絶縁膜２を形成する。
次に、この絶縁膜２上に、真空蒸着法、ＣＶＤ法、スパ
ッタリング法などにより金属薄膜６を形成する。次に、
この金属薄膜６上に所定形状のレジストパターン７をフ
ォトリソグラフィーなどにより形成する。

【００３３】次に、レジストパターン７をマスクとして
金属薄膜６を例えば反応性イオンエッチング（ＲＩＥ）
法やイオンミリング法によりエッチングする。これによ
って、図４に示すように、薄膜電極３ａが形成される。
この後、レジストパターン７を除去する。

【００３４】次に、図５に示すように、半導体基板１の
全面に、真空蒸着法、ＣＶＤ法、スパッタリング法など
により金属薄膜８を形成する。次に、この金属薄膜８上
に所定形状のレジストパターン９を形成する。

【００３５】次に、レジストパターン９をマスクとして
金属薄膜８を例えばＲＩＥ法やイオンミリング法により
エッチングする。これによって、図６に示すように、ス
トライプ状の突起電極３ｂが薄膜電極３ａ上に形成され
る。この後、レジストパターン９を除去する。

【００３６】ここで、この金属薄膜８のエッチングの際
に、薄膜電極３ａがエッチング停止層となるようにする
ため、金属薄膜６には、薄膜電極３ａとの間で十分なエ
ッチング選択比がとれる材料からなる層を含める。具体
的には、例えば、金属薄膜８をＡｕを主成分とする薄膜
とし、イオンミリング法によってエッチングを行う場合
は、金属薄膜６を、Ｐｔ、ＴｉまたはＡｌなどを主成分
とする単層膜または多層膜とする。また、金属薄膜８を
Ａｌを主成分とする薄膜とし、塩素を含む反応ガスを用
いたＲＩＥ法でエッチングを行う場合は、金属薄膜６
を、Ａｕを主成分とする層を含む単層膜または多層膜と
する。

【００３７】次に、図７に示すように、半導体基板１の
全面に例えばＣＶＤ法により絶縁膜４を形成する。

【００３８】次に、図８に示すように、半導体基板１の
全面に、真空蒸着法、ＣＶＤ法、スパッタリング法など
により、金属薄膜１０を形成した後、この金属薄膜１０
上に所定形状のレジストパターン１１を形成する。

【００３９】次に、このレジストパターン１１をマスク
として金属薄膜１０をエッチングする。これによって、
図１および図２に示すように、上層電極５が形成され
る。

【００４０】以上により、目的とするＭＩＭキャパシタ
が製造される。

【００４１】以上説明したように、この第１の実施形態
によれば、薄膜電極３ａおよび突起電極３ｂにより下層
電極３が構成され、その上に絶縁膜４および上層電極５
が設けられることによりＭＩＭキャパシタが構成されて
いるので、このＭＩＭキャパシタの占有面積に比べて、
突起電極３ｂの両側面の面積分だけＭＩＭキャパシタの
有効面積を増加させることができる。これによって、Ｍ
ＩＭキャパシタの占有面積当たり、より大きな容量を得
ることができる。

【００４２】しかも、薄膜電極３ａは平坦な下地表面に
設けられ、その上に突起電極３ｂが設けられているた
め、下層電極３の段切れや、それによる下層電極３の有
効面積の変動が生じることがない。また、突起電極３ｂ
は金属薄膜８のエッチングによって形成されるため、凹
凸を有する下地層上に金属薄膜からなる下層電極を形成
するすでに述べた従来の技術で起こり得た金属薄膜の段
切れやオーバーハングの問題がなく、したがって、下層
電極３の有効面積の変動によるＭＩＭキャパシタの容量
のばらつきや、絶縁膜４の被着不良によるＭＩＭキャパ
シタの短絡不良の発生を抑えることができる。

【００４３】次に、この発明の第２の実施形態について
説明する。

【００４４】図９に示すように、この第２の実施形態に
よるＭＩＭキャパシタにおいては、薄膜電極３ａ上に、
ほぼ正方形状の開口３ｃがマトリックス状に配置されて
全体として格子状の形状を有する薄膜電極３ｄが設けら
れ、これらの薄膜電極３ａ、３ｄにより下層電極３が構
成されている。その他は、第１の実施形態によるＭＩＭ
キャパシタと同様に構成されている。

【００４５】また、この第２の実施形態によるＭＩＭキ
ャパシタの製造方法は、第１の実施形態によるＭＩＭキ
ャパシタの製造方法と同様であるので説明を省略する。

【００４６】この第２の実施形態によれば、薄膜電極３
ａおよび開口３ｃを有する薄膜電極３ｄにより下層電極
３が構成され、その上に絶縁膜４および上層電極５が設
けられることによりＭＩＭキャパシタが構成されている
ので、このＭＩＭキャパシタの占有面積に比べて、開口
３ｃの全側面の面積分だけＭＩＭキャパシタの有効面積
を増加させることができる。これによって、ＭＩＭキャ
パシタの占有面積当たり、より大きな容量を得ることが
できる。また、これに加えて、第１の実施形態における
と同様な効果も得られる。

【００４７】次に、この発明の第３の実施形態について
説明する。

【００４８】図１０に示すように、この第３の実施形態
によるＭＩＭキャパシタにおいては、薄膜電極３ａと、
この薄膜電極３ａ上にマトリックス状に配置されたドッ
ト状の形状を有する突起電極３ｅとにより下層電極３が
構成されている。その他は、第１の実施形態によるＭＩ
Ｍキャパシタと同様に構成されている。

【００４９】また、この第３の実施形態によるＭＩＭキ
ャパシタの製造方法は、第１の実施形態によるＭＩＭキ
ャパシタの製造方法と同様であるので説明を省略する。

【００５０】この第３の実施形態によれば、薄膜電極３
ａおよび突起電極３ｅにより下層電極３が構成され、そ
の上に絶縁膜４および上層電極５が設けられることによ
りＭＩＭキャパシタが構成されているので、このＭＩＭ
キャパシタの占有面積に比べて、突起電極３ｅの全側面
の面積分だけＭＩＭキャパシタの有効面積を増加させる
ことができる。これによって、ＭＩＭキャパシタの占有
面積当たり、より大きな容量を得ることができる。ま
た、これに加えて、第１の実施形態におけると同様な効
果も得られる。

【００５１】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。

【００５２】例えば、上述の第１の実施形態において
は、ＭＩＭキャパシタの下地層の表面は平坦であるが、
この下地層の表面は凹凸を有していてもよい。

【００５３】また、上述の第１の実施形態によるＭＩＭ
キャパシタの製造方法においては、金属薄膜８をＲＩＥ
法やイオンミリング法などによってエッチングすること
により突起電極３ｂが形成されるが、この金属薄膜８を
リフトオフ法でパターニングすることにより突起電極３
ｂを形成するようにしてもよい。この場合、薄膜電極３
ａすなわち金属薄膜６の材料と、突起電極３ｂすなわち
金属薄膜８の材料との関係に特に制約はない。

【００５４】また、上述の第１の実施形態において、金
属薄膜８をエッチングすることにより突起電極３ｂを形
成する際に、レジストパターン９の周辺部のアンダーカ
ットやレジストパターン９の後退を利用して、突起電極
３ｂの側面に適度なテーパー角を与えることにより、こ
の突起電極３ｂの側面への絶縁膜４の被着不良をさらに
低減することができる。

【００５５】また、上述の第１〜第３の実施形態におい
ては、下層電極−絶縁膜−上層電極からなるＭＩＭキャ
パシタにこの発明を適用した場合について説明したが、
この発明は、例えば、電極−絶縁膜−電極−絶縁膜−電
極のような三層以上の電極を有する多層電極構造のＭＩ
Ｍキャパシタに適用することも可能である。具体的に
は、この多層電極構造のＭＩＭキャパシタにおいて、そ
の最下層または中間層の電極を薄膜電極とその上に設け
られた突起電極または複数の開口を有する薄膜電極とに
より構成する。

【００５６】

【発明の効果】以上説明したように、この発明によれ
ば、半導体基板の占有面積当たりの容量を増加させると
ともに、容量のばらつきや短絡不良を抑えることができ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施形態によるＭＩＭキャパ
シタの構造を示す平面図である。

【図２】図１のＩＩ−ＩＩ線に沿っての断面図である。

【図３】この発明の第１の実施形態によるＭＩＭキャパ
シタの製造工程を示す断面図である。

【図４】この発明の第１の実施形態によるＭＩＭキャパ
シタの製造工程を示す断面図である。

【図５】この発明の第１の実施形態によるＭＩＭキャパ
シタの製造工程を示す断面図である。

【図６】この発明の第１の実施形態によるＭＩＭキャパ
シタの製造工程を示す断面図である。

【図７】この発明の第１の実施形態によるＭＩＭキャパ
シタの製造工程を示す断面図である。

【図８】この発明の第１の実施形態によるＭＩＭキャパ
シタの製造工程を示す断面図である。

【図９】この発明の第２の実施形態によるＭＩＭキャパ
シタの構造を示す平面図である。

【図１０】この発明の第３の実施形態によるＭＩＭキャ
パシタの構造を示す平面図である。

【図１１】従来のＭＩＭキャパシタの構造を示す断面図
である。

【符号の説明】

１ 半導体基板 ２、４ 絶縁膜 ３ 下層電極 ３ａ、３ｄ 薄膜電極 ３ｂ、３ｅ 突起電極 ３ｃ 開口 ５ 上層電極 ６、８、１０ 金属薄膜 ７、９、１１ レジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 國信 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 安茂 博章 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 一対の電極間に絶縁膜をはさんだ構造の
   薄膜容量素子において、 上記一対の電極のうちの一方が薄膜電極とこの薄膜電極
   上に選択的に設けられた突起電極とにより構成されてい
   ることを特徴とする薄膜容量素子。
2. 【請求項２】 上記突起電極はストライプ状の形状を有
   することを特徴とする請求項１記載の薄膜容量素子。
3. 【請求項３】 上記突起電極はドット状の形状を有し、
   マトリックス状に配置されていることを特徴とする請求
   項１記載の薄膜容量素子。
4. 【請求項４】 一対の電極間に絶縁膜をはさんだ構造の
   薄膜容量素子において、 上記一対の電極のうちの一方が第１の薄膜電極とこの第
   １の薄膜電極上に設けられた複数の開口を有する第２の
   薄膜電極とにより構成されていることを特徴とする薄膜
   容量素子。
5. 【請求項５】 上記第２の薄膜電極は格子状の形状を有
   することを特徴とする請求項４記載の薄膜容量素子。
6. 【請求項６】 半導体基板上に順次積層して設けられた
   下層電極、絶縁膜および上層電極からなる薄膜容量素子
   において、 上記下層電極は薄膜状の第１の下層電極とこの第１の下
   層電極上に設けられた突起状または複数の開口を有する
   薄膜状の第２の下層電極とからなることを特徴とする薄
   膜容量素子。
7. 【請求項７】 上記半導体基板にはさらに接合型電界効
   果トランジスタまたはショットキー接合型電界効果トラ
   ンジスタが設けられ、上記第１の下層電極は上記接合型
   電界効果トランジスタまたは上記ショットキー接合型電
   界効果トランジスタのゲート電極またはソース電極およ
   びドレイン電極と同一の材料により形成されるか、上記
   ゲート電極を構成する膜と上記ソース電極および上記ド
   レイン電極を構成する膜との積層膜により形成され、上
   記第２の下層電極は上記接合型電界効果トランジスタま
   たは上記ショットキー接合型電界効果トランジスタのソ
   ース電極およびドレイン電極または配線と同一の材料に
   より形成されるか、上記ソース電極および上記ドレイン
   電極を構成する膜と上記配線を構成する膜との積層膜に
   より形成されることを特徴とする請求項６記載の薄膜容
   量素子。
8. 【請求項８】 一対の電極間に絶縁膜をはさんだ構造の
   薄膜容量素子の製造方法において、 半導体基板上に薄膜からなる第１の下層電極を形成する
   工程と、 上記第１の下層電極上に電極形成用の導電膜を形成する
   工程と、 上記導電膜を所定形状にパターニングすることにより第
   ２の下層電極を形成する工程と、 上記第１の下層電極および上記第２の下層電極上に上記
   絶縁膜を形成する工程と、 上記絶縁膜上に上層電極を形成する工程とを有すること
   を特徴とする薄膜容量素子の製造方法。
9. 【請求項９】 上記導電膜をパターニングすることによ
   りストライプ状の形状を有する上記第２の下層電極を形
   成することを特徴とする請求項８記載の薄膜容量素子の
   製造方法。
10. 【請求項１０】 上記導電膜をパターニングすることに
    よりマトリックス状に配置されたドット状の形状を有す
    る上記第２の下層電極を形成することを特徴とする請求
    項８記載の薄膜容量素子の製造方法。
11. 【請求項１１】 上記導電膜をパターニングすることに
    より格子状の形状を有する上記第２の下層電極を形成す
    ることを特徴とする請求項８記載の薄膜容量素子の製造
    方法。