JPH0970053A

JPH0970053A - 信号処理装置

Info

Publication number: JPH0970053A
Application number: JP7243873A
Authority: JP
Inventors: Kenji Komori; 賢二小森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-08-30
Filing date: 1995-08-30
Publication date: 1997-03-11

Abstract

(57)【要約】【課題】ラインメモリのような比較的大規模な回路を
付加することなく、低コストで画像反転機能が実現でき
る信号処理装置を得る。【解決手段】画像反転モード時には、ＲＡＭ３３のフ
レームメモリ３３ａ，３３ｂから８サンプル単位の画像
データを読み出す際に、水平ライン方向について通常再
生時とは逆方向となるようにアドレス制御を行い、ＲＡ
Ｍ３３から読み出された８サンプル単位のＹ信号成分に
ついては、画像反転回路３４により８サンプル分のデー
タの配列順が逆となるように並び変え処理を行ってから
デブロッキング／デシャフリング回路２９に供給する。
また、ＲＡＭ３３から読み出された８サンプル単位のＣ
ｒ（Ｒ−Ｂ）及びＣｂ（Ｂ−Ｙ）信号成分については、
バッファ回路２９ａの書き込みアドレスを通常再生時と
は逆となるようにして８サンプル単位内でのデータの配
列順を逆とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像信号データにつ
いて処理を施すための信号処理装置に関わり、例えば、
デジタルビデオテープレコーダ等に搭載して好適な信号
処理装置に関する。

【０００２】

【従来の技術】近年、ビデオテープレコーダ（以下ＶＴ
Ｒと略す）として、撮像画像信号をデジタル信号に変換
して、例えば磁気テープなどの記録媒体に対して記録／
再生を行うようにされたデジタルＶＴＲが考えられてい
る。そして、このようなデジタルＶＴＲにおいては、一
般にカラー映像信号をそのままデジタル信号化して記録
／再生を行おうとした場合には扱うべきデータ量も膨大
なものとなることから、デジタル信号に変換された画像
信号データを符号化して伝送データ量を圧縮することが
考えられている。

【０００３】また、このようなデジタルＶＴＲでは、画
像信号をデジタルデータとして扱うことから、各種特殊
再生を実現することが比較的容易に可能とされるが、例
えばこのような特殊再生の１つとして、元の画像の左右
を反転させた左右反転画像の表示機能が考えられる。そ
して、このような画像の左右反転機能を実現する一方法
としては、例えば１ライン（走査線）分のラインメモリ
を設けることが考えられる。そして、復号された画像デ
ータ信号を一旦このラインメモリに書き込み、読み出し
時には書き込み時とは逆となるようにアドレス制御を行
うようにする。これにより、ラインごとに画像の左右が
反転することになり、例えば元の画像を鏡により見たよ
うな状態の画像を表示させることが可能になる。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
なラインメモリは比較的回路としての規模が大きいた
め、装置全体の回路規模もそれだけ大きくなってしまう
という問題を抱えることになる。また、コストの増加も
招くことになって、特に低コスト化が要求される民生用
機器等においては不利となる。

【０００５】

【課題を解決するための手段】そこで、本発明は上記し
た問題点を解決するため、映像信号の画素のサンプルデ
ータをｎサンプル単位で書き込み及び読み出しを行うよ
うにされたメモリと、このメモリにおける画像の水平ラ
イン方向に相当するデータの書き込み又は読み出しアド
レスを、通常再生時とは逆の指定順となるようにするこ
とのできるアドレス制御部と、メモリに対して書き込み
又は読み出しが行われるｎサンプル単位のデータの配列
順を、通常再生時とは逆となるように並び換えることの
できるデータ並び換え部とを備えて信号処理装置を構成
することとした。そして、上記データ並び換え部は、メ
モリよりｎサンプル単位で読出される輝度信号成分デー
タが１サンプルごとに入力するようにされたｎ個のシフ
トレジスタ部と、上記ｎ個のシフトレジスタ部より出力
されるデータを、元のｎサンプル単位の配列順とは逆に
なるように、順次選択して出力する選択部とを備えて構
成することとした。また、上記データ並び換え部は、上
記メモリよりｎサンプル単位で読出される色差信号デー
タについて、１サンプルごとに書き込み及び読み出しが
行われるバッファとされると共に、このバッファにｎサ
ンプル単位の色差信号成分を書き込む際のアドレスを、
通常再生時とは逆のアドレスの指定順となるようにする
ことのできるアドレス制御部を備えて構成することとし
た。

【０００６】そして上記構成によると、例えばデジタル
ＶＴＲなどの信号処理装置内に設けられて、所要の処理
を実行する際に用いるＲＡＭやバッファ回路などを利用
すると共に、比較的簡略なデータ並び換え回路の付加に
より画像左右反転機能を実現することが可能となる。ま
た、上記ＲＡＭがデータフォーマットに基づいて、所定
のｎサンプル単位でのデータの書き込み及び読み出しが
行われるように構成されているような場合でも、ｎサン
プルのデータの並び換えを逆にするデータ並び換え回路
を設けることで、画像左右反転機能が実現されることに
なる。

【０００７】

【発明の実施の形態】図１は、本発明の実施の形態の信
号処理装置を備えて構成されるデジタルＶＴＲの構成を
概略的に示すブロック図とされる。この本実施の形態と
してのデジタルＶＴＲは、図のように映像信号をデジタ
ル信号として処理し、記録媒体であるビデオテープ１３
に記録するための記録回路系１、及びビデオテープ１３
に記録された画像情報を再生するための再生回路系２１
により構成されている。なお、本実施の形態のデジタル
ＶＴＲは、例えばＮＴＳＣ方式等の５２５本／６０Ｈｚ
の映像信号に対応しているものとして説明する。

【０００８】先ず、記録回路系１について説明する。こ
の記録回路系１に対してはＹ（輝度）信号データと、色
差信号データＣｂ（Ｂ−Ｙ）及びＣｒ（Ｒ−Ｙ）による
コンポーネント信号データが、それぞれ入力端子２、
３、４を介して入力される。これらの信号データはブロ
ッキング／シャフリング回路５に供給される。このブロ
ッキング／シャフリング回路５においては、先ず、図２
に示すように、入力されたＹ信号データについて８×８
画素のブロック（Ｙブロック）ごとの単位に分割し、各
色差信号データＣｒ、Ｃｂについても、それぞれ８×８
画素のブロック（Ｃｒブロック、Ｃｂブロック）に分割
する。そして、４つのＹブロックと、これらの各Ｙブロ
ックと同一の空間位置に存在する各１つのＣｒブロック
とＣｂブロックからなる計６つのブロックにより、マク
ロブロックを形成する。そして、ブロッキング／シャフ
リング回路５では、上記マクロブロックごとに順次、フ
レームメモリであるＲＡＭ２３に対して書き込みを実行
していく。これにより、ＲＡＭ２３には１フレーム分に
相当するマクロブロックが蓄積されることになる。な
お、ＲＡＭ２３は、実際には８画素ごとのサンプルデー
タを１単位として扱うようにして、データの書き込み及
び読み出し制御が行われるように構成されている。

【０００９】例えば、本実施の形態の場合、入力されて
くる画像信号データとしては、ＮＴＳＣ方式等による５
２５本／６０Ｈｚの映像信号が対応するものとされる
が、ブロッキング／シャフリング回路５は、ＲＡＭ２３
に１フレーム分のマクロブロックが書き込まれると、こ
のＲＡＭ２３の記憶領域を図３に示すように縦方向に第
１〜第５の５つの領域に分割すると共に、横方向には１
０個のブロックに分割する。このようにして１フレーム
分の領域を分割して得られるブロックの単位を、以降は
スーパーブロックという。このスーパーブロックは、例
えば図のように２７個のマクロブロックにより形成され
ている。

【００１０】次に、上記ブロッキング／シャフリング回
路５は、例えば図３に示すように第５の領域の第５のス
ーパーブロックの最初のマクロブロックＭＢ₅₁、第１の
領域の第１のスーパーブロックの最初のマクロブロック
ＭＢ₁₁、第４の領域の第９のスーパーブロックの最初の
マクロブロックＭＢ₄₁、第２の領域の第７のスーパーブ
ロックの最初のマクロブロックＭＢ₂₁、第３の領域の第
３のスーパーブロックの最初のマクロブロックＭＢ₃₁、
の順に、ＲＡＭ２３に書き込まれた１フレーム分のマク
ロブロックデータから、あらかじめ定められたシャフリ
ングルールに従って、各領域から１つずつマクロブロッ
クを読み出す。これにより、１フレームの映像データに
対するシャフリング処理が施されることになる。そし
て、上述のようにして読み出された計５つのマクロブロ
ックで１つの固定長データ（セグメントデータ）を形成
し、これをディスクリート・コサイン（ＤＣＴ）変換回
路６に供給する。

【００１１】ＤＣＴ回路６は、図３に示した固定長デー
タごとに各マクロブロックのＹ信号データ、Ｃｒ信号デ
ータ、Ｃｂ信号データを周波数軸上に変換してＤＣＴ係
数データを得て、量子化回路７に供給する。量子化回路
７は、ＤＣＴ回路６から入力されてくるＤＣＴ係数デー
タについて量子化を行って圧縮処理を施し、フレーミン
グ回路８に対して出力する。

【００１２】フレーミング回路８では、量子化回路７か
ら供給されたデータについて、記録フォーマットに基づ
くフレーム構造に変換する処理が行われる。ここでフレ
ーム構造化されたデータはデシャフリング回路９に入力
される。デシャフリング回路９ではブロッキング／シャ
フリング回路５で行われたシャフリングに対する逆のデ
シャフリングルールに従って、１フレーム分の映像デー
タに対するデシャフリング処理を施して記録符号化回路
１０に供給する。

【００１３】記録符号化回路１０では、デシャフリング
処理された映像データに対して記録フォーマットに適合
する所定の符号化処理を施して、記録アンプ１１に出力
する。記録アンプ１１で増幅された記録データは記録ヘ
ッド１２に供給され、この記録ヘッド１２によりビデオ
テープ１３に対して磁気記録が行われる。なお、例えば
記録ヘッド１２は後述する再生ヘッド２２と共に回転ド
ラムに設けられる回転ヘッドとされ、ビデオテープ１３
に対して斜めにヘリカルスキャンして記録及び再生が行
われる。

【００１４】上述のようにしてビデオテープ１３に対し
て記録された映像データは、再生回路系２１により再生
される。ビデオテープ１３に記録されたデータは再生ヘ
ッド２２により読み出されて、再生アンプ２３を介して
再生復号化回路２４に供給される。再生復号化回路２４
に入力されたデータはここで復号化処理が施されて、次
にシャフリング回路２５でブロッキング／シャフリング
回路５において行われるのと同様のシャフリングルール
に従ってシャフリングが行われる。

【００１５】デフレーミング回路２６は、記録時にフレ
ーミング回路８においてフレーム構造化されて記録され
たデータに対する逆処理として、固定長データごとにデ
フレーミング処理を施して圧縮処理後の固定長データ
（図３参照）を形成して逆量子化回路２７に供給する。

【００１６】逆量子化回路２７では、記録時の量子化回
路７におけるデータの量子化処理の際に用いられた量子
化係数に対応した逆量子化係数によって、入力されたデ
ータについて逆量子化を施して圧縮データについて伸長
する。この伸長データは、逆ＤＣＴ（ＩＤＣＴ）回路２
８に供給されて、固定長データを形成するマクロブロッ
クの各データごとに逆ＤＣＴを施す。これにより、記録
時における圧縮処理前の映像データが得られることにな
る。

【００１７】ＩＤＣＴ回路１８から出力されたデータは
デブロッキング／デシャフリング回路２９に供給され
る。このデブロッキング／デシャフリング回路２９で
は、入力データに対してブロッキング／シャフリング回
路５で施されたシャフリング処理とは逆のデシャフリン
グ処理を施す。なお、このデシャフリング処理に際して
も、ブロッキング／シャフリング回路５におけるシャフ
リング処理時と同様に、ＲＡＭ２３を用いるようにさ
れ、これにより図２で説明したようにマクロブロック単
位の画像データが得られることになる。なお、この場合
のＲＡＭ２３に対するデータの書き込み及び読み出し
も、再生回路系１の場合と同様に８サンプル単位で行わ
れるものである。そして、デブロッキング／デシャフリ
ング回路２９は、このようにして得られたマクロブロッ
ク単位のデータについてデブロッキング処理を施し、Ｙ
信号データ、Ｃｂ信号データ、及びＣｒ信号データを得
て、これらの各信号データを出力端子３０、３１、３２
を介してそれぞれ出力する。

【００１８】そして、本実施の形態においては画像反転
回路３４が設けられている。この画像反転回路３４は、
例えば図のように再生回路系２１においてＲＡＭ３３の
読み出しデータのラインに対して設けられる。そして、
後述するようにして「画像反転モード」とされた場合に
は、ＲＡＭ３３の読み出しデータの並び換えを行うこと
で、元の画像に対して左右の反転した画像を得ることが
可能なように構成されている。

【００１９】図４は、本実施の形態における画像の左右
反転のための動作を概念的に説明するための図とされ
る。例えば通常の再生動作時においては、ＲＡＭ３３か
らデータを読み出してデシャフリングを行う際には、１
ライン分の画像データが実際の画像に対応した順序とな
るように読み出しアドレスが制御される。つまり、この
場合には図４（ａ）に示すように、ある１ラインの画像
信号に対応するデータ、データＡ₁ 〜Ａ₄₄の順となるよ
うに読み出しが行われることになる。また、前述のよう
にＲＡＭ３３に対するデータの書き込み／読み出しは、
８サンプル（８画素）単位で行われることから、これら
データＡ₁ 〜Ａ₄₄のそれぞれは、図に示すように８画素
分のサンプルデータＰ₁ 〜Ｐ₈ により形成されており、
サンプルデータＰ₁ 〜Ｐ₈ は実際の画像の水平ラインの
画素の配列順に応じた構造とされている。なお、この図
において１ラインの画像信号に対応する読み出しデータ
がデータＡ₁ 〜Ａ₄₄の４４個とされているのは、元の映
像信号の水平１ライン分の画素数が３５２（即ち、４４
×８（サンプル）＝３５２）とされているのに対応して
いる。

【００２０】そして、画像反転モードの場合には、例え
ばＲＡＭ３３に対するデータの書き込みは通常時と同様
の書き込みアドレス制御によりに行うが、読み出しの際
に図４（ｂ）に示すように、１ラインの画像信号に対応
するデータが、図４（ａ）の場合とは逆となるように、
つまり、左からデータＡ₄₄〜Ａ₁ の順となるように読み
出しアドレスの制御を行う。ただし、この時点では画素
サンプルデータＰ₁ 〜Ｐ₈ は、元の画素の水平ライン方
向の配列順に対応したものとなっていることから、図４
（ｃ）に示すように、データＡ₄₄〜Ａ₁ ごとの画素サン
プルデータの配列順の構造を、「Ｐ₁ 〜Ｐ₈ 」の逆の
「Ｐ₈ 〜Ｐ₁ 」に並べ換える処理を行うようにする。こ
のようにデータの並び換えを行うことで、最終的に得ら
れる画像データとしては各水平ラインの画素の配列順が
元の映像に対して逆になったものが得られることにな
り、結果的に左右が反転した画像を得ることが可能とな
る。

【００２１】図５は、図１に示すデブロッキング／デシ
ャフリング回路２９、ＲＡＭ３３及び画像反転回路３４
を抜き出して示すブロック図とされ、本実施の形態にお
ける画像の左右反転処理はこれらの機能回路部の動作に
よって実現される。この図に示すように、ＲＡＭ３３
は、例えば２つのフレームメモリ３３ａ，３３ｂを備え
て構成されている。デブロッキング／デシャフリング回
路２９は、これらフレームメモリ３３ａ，３３ｂに対し
て、書き込み制御信号Ｓ_WRにより書き込みタイミング及
び書き込みアドレスを制御しながら、８サンプル単位で
データの書き込みを行う（書き込みデータをＤ_WRとして
示す）と共に、読み出し信号Ｓ_RDによりデータ読み出し
のタイミング及びアドレス制御を行って、同様に８サン
プル単位ごとにデータを読み出す（読み出しデータをＤ
_RDとして示す）ようにされる。この結果、通常の再生動
作時においては、図１により説明したようにして、マク
ロブロック単位のデシャフリングが行われることにな
る。また、この結果得られる水平ラインに対応するデー
タとしては、図４（ａ）にて説明したものが相当する。
また、画像反転回路３４は、図１で説明したようにＲＡ
Ｍ３３からの読み出しデータＤ_RDのラインに接続される
ように設けられている。この画像反転回路３４は、図４
（ｂ）及び図４（ｃ）で説明した８画素単位のサンプル
データの並び換えを行うものであるが、実際には後述す
るようにＲＡＭ３３から読み出される読み出しデータＤ
_RDのうち、Ｙ信号成分の８画素単位のサンプルデータに
ついての並び換えを行う。そして、読み出しデータＤ_RD
のうち、Ｃｒ信号成分とＣｂ信号成分よりなる色差信号
のデータは、デブロッキング／デシャフリング回路２９
内に設けられているバッファ回路２９ａを利用して行う
ようにされる。本実施の形態においてバッファ回路２９
ａは、本来、後述するようなフォーマットによりＲＡＭ
３３から８サンプル単位で読み出されてくる色差信号成
分（Ｃｒ及びＣｂ信号データ）データについて、通常再
生時においても所要の規則に従って並び換え処理を行っ
て、例えばデブロッキング／デシャフリング回路２９か
ら出力するための色差信号のフォーマットに対応するデ
ータ配列に変換するために設けられている。そして、本
実施の形態においては、例えばバッファ回路２９ａに対
し８サンプル単位の色差信号データの書き込みを行うご
とに、通常再生時とは逆のアドレス順で書き込みを実行
し、読み出しは通常動作時と同様のアドレス制御により
行うことで、図４（ｂ）→図４（ｃ）に示すように８サ
ンプル単位のデータの並び換えが可能となるが、これに
ついては後述する。

【００２２】画像反転回路３４による、Ｙ信号成分デー
タの８サンプル単位のデータの並び換え動作の一例につ
いて図６及び図７を参照して説明する。図６は画像反転
回路３４の構成例を示す回路図であり、図７は図６に示
す画像反転回路３４の動作を示すタイミングチャートと
される。図６に示す画像反転回路３４は、８つのシフト
レジスタ４０〜４７と、選択回路５０〜５７と、スイッ
チＳＷ₁ 、スイッチＳＷ₂ を備えて構成されている。Ｒ
ＡＭ３３からの読み出しデータＤ_RDとして、８サンプル
単位のＹ信号成分のデータは入力端子Ｔ_INを介して入力
される。入力端子Ｔ_INはシフトレジスタ４０〜４７のそ
れぞれのデータ入力端子に分岐して接続されている。ま
た、入力端子Ｔ_INは、スイッチＳＷ₁ の端子Ｔ_B に対し
て直接供給されている。シフトレジスタ４０〜４７は、
イネーブル入力が供給されるとデータ入力端子に供給さ
れているデータを入力してシフトし、データ出力Ｑ₀ 〜
Ｑ₇ として出力するようにされる。これらシフトレジス
タ４０〜４７のデータ出力Ｑ₀ 〜Ｑ₇ は、スイッチＳＷ
₂ において「０」〜「７」が付された端子０〜端子７に
対してそれぞれ接続されている。スイッチＳＷ₂ におい
ては、端子０〜端子７が後述するようにして択一的に選
択されて、シフトレジスタ４０〜４７のデータ出力をス
イッチＳＷ₁ の端子Ｔ_Aに供給する。スイッチＳＷ₁
は、通常再生モードと画像反転モードに対応する切換え
信号によって、通常再生モード時には端子Ｔ_B を選択
し、画像反転モード時には端子Ｔ_A を選択して出力デー
タとして、デブロッキング／シャフリング回路２９に供
給する。選択回路５０〜５７には、それぞれ予め０〜７
のセレクト番号が設定されたゲート回路とされておりセ
レクト番号データが分岐して入力され、また、その出力
はシフトレジスタ４０〜４７の各イネーブル端子に接続
されている。このセレクト番号データは０〜７の何れか
を示す３ビットのデータ信号とされ、選択回路５０〜５
７は、それぞれ設定されたセレクト番号と一致したセレ
クト番号データが入力されるとイネーブル信号を出力す
るようにされる。また、セレクト番号データは端子切換
え制御信号としてスイッチＳＷ₂ に対しても供給されて
おり、スイッチＳＷ₂ ではセレクト番号データの示すセ
レクト番号に応じた番号の付された端子０〜７の何れか
が選択される。

【００２３】このような構成の画像反転回路３４の動作
としては次のようになる。先ず、通常再生モード時には
スイッチＳＷ₁ が端子Ｔ_B に切換えられることから、入
力端子Ｔ_INに供給されたＲＡＭ３３の読み出しデータＤ
_RD（Ｙ信号成分）は、スイッチＳＷ₁ を介してデブロッ
キング／シャフリング回路２９に入力される。即ち、こ
の場合にはＲＡＭ３３の読み出しデータＤ_RDは、画像反
転回路３４による８サンプル単位のデータの並び換えは
行われずに、直接デブロッキング／シャフリング回路２
９に供給されるものと見做すことができる。

【００２４】次に、画像反転モード時には、入力端子Ｔ
_INに供給されたＲＡＭ３３の読み出しデータＤ_RDとして
は、先に図４（ｂ）により説明したように、水平１ライ
ンごとの画像信号に対応するデータが、通常再生とはそ
の配列が逆となるように読出アドレスが制御されて順次
読み出される。なお、この段階での読み出しデータは図
４（ｂ）にて説明したように８サンプル単位であり、こ
の８サンプル単位内での各サンプルデータの配列順は元
の画像データの配列順に対応している。

【００２５】画像反転モード時に読み出されたＲＡＭ３
３からの読み出しデータは、図７のタイミングチャート
においては、図７（ａ）に示される。この図７（ａ）に
おいてはＲＡＭ３３から読み出される８サンプルのデー
タの組ごとに読出しデータＤ₁ 、Ｄ₂ 、Ｄ₃ として示し
ている。また、各読出しデータＤ₁ 、Ｄ₂ 、Ｄ₃ 内の各
サンプルデータには、それぞれ１_A 〜８_A 、１_B 〜８
_B 、１_C 〜８_C の符号を付している。また、セレクト番
号データは、各選択回路５０〜５７及びＳＷ₂ に対し
て、図７（ｂ）に示すようにして供給される。つまり、
図７（ａ）の各データブロックＤ₁ 、Ｄ₂ 、Ｄ₃ ・・・
ごとの１サンプル分のデータの転送期間に対応して、セ
レクト番号データは「０→１→２→３→４→５→６→
７」→「７→６→５→４→３→２→１→０」のパターン
を繰り返すようにされる。このセレクト番号データによ
り、前述のようにデータを入力可能なシフトレジスタ
（４０〜４７）の選択と、スイッチＳＷ₂ の端子（０〜
７）の選択が行われ、例えばセレクト番号データが
「０」の期間ではシフトレジスタ４０が、入力端子Ｔ_IN
から供給されるデータを入力可能な状態となり、スイッ
チＳＷ₂ においては端子０が選択されていることにな
る。

【００２６】上記のように図７（ｂ）に示すセレクト番
号データが与えられることによって、先ず、シフトレジ
スタ４０〜４７の出力Ｑ₀ 〜Ｑ₇ としては、それぞれ図
７（ｃ）〜（ｊ）に示すようになる。例えばシフトレジ
スタ４０の動作としては、セレクト番号データが「０」
とされている期間ｔ₀ 〜ｔ₁ において、ＲＡＭ読出しデ
ータＤ₁ における最初のサンプルデータ１_A を入力し
て、次にセレクト番号データが「０」となる時点ｔ₅ ま
で出力Ｑ₀ としてサンプルデータ１_A を出力するように
される。そして、期間ｔ₄ 〜ｔ₅ のセレクト番号データ
が次に「０」となる期間において、ＲＡＭ読出しデータ
Ｄ₂ の最後のサンプルデータ８_B を入力して、次の期間
ｔ₅ 〜ｔ₆ において出力Ｑ₀ はサンプルデータ８_B とな
る。この期間ｔ₅ 〜ｔ₆ においては、セレクト番号デー
タが折返して「０」となることから、このときに入力さ
れたＲＡＭ読出しデータＤ₃ における最初のサンプルデ
ータ１_C が、時点ｔ₆ 以降において出力Ｑ₀ として出力
される。このような動作によって、出力Ｑ₀ としては、
図７（ｃ）に示す状態が得られる。そして、他のシフト
レジスタ４１〜４７も、イネーブル端子に接続された選
択回路５１〜５７に設定されたセレクト番号に基づい
て、上記シフトレジスタ４０に準ずる動作を行うことに
より、それぞれ図７（ｄ）〜（ｊ）に示すように出力Ｑ
₁ 〜Ｑ₇ が得られることになる。

【００２７】そして、上述のようにしてシフトレジスタ
４０〜４７の出力Ｑ₀ 〜Ｑ₇ が得られるのに対して、ス
イッチＳＷ₂ の端子切換えが図７（ｂ）に示すセレクト
番号データのセレクト番号と一致するように制御される
ことにより、例えば期間ｔ₂〜ｔ₅ においては、セレク
ト番号データが「７→６→５→４→３→２→１→０」の
パターンにより変化するのに応じて、スイッチＳＷ₂ で
は、シフトレジスタ４７（出力Ｑ₇ ）→４６（出力Ｑ
₆ ）→４５（出力Ｑ₅ ）→４４（出力Ｑ₄ ）→４３（出
力Ｑ₃ ）→４２（出力Ｑ₂ ）→４１（出力Ｑ₁ ）→４０
（出力Ｑ₀ ）の順に出力データとして選択するようにさ
れる。これにより、当該期間ｔ₂ 〜ｔ₅ においては、図
７（ｋ）に示すようにサンプルデータ８_A 〜１_A の順に
よるＲＡＭ読出しデータＤ_1Aが得られることになる。こ
のＲＡＭ読出しデータＤ_1Aは、先の期間ｔ₀ 〜ｔ₂ にお
いて入力端子Ｔ_INより入力されたＲＡＭ読出しデータＤ
₁ におけるサンプルデータ１_A 〜８_A の時間軸的配列順
が逆になったものとされている。

【００２８】また、この後の期間ｔ₅ 〜ｔ₇ において
は、セレクト番号データが「０→１→２→３→４→５→
６→７」と変化して、スイッチＳＷ₂ における端子もこ
れに応じて端子０〜７の順に選択されることにより、図
７（ｋ）の期間ｔ₅ 〜ｔ₇ に示すようにサンプルデータ
８_B 〜１_B の順によるＲＡＭ読出しデータＤ_2Aが得ら
れ、先に期間ｔ₂ 〜ｔ₅ において入力されたＲＡＭ読出
しデータＤ₂ のサンプルデータ１_B 〜８_B の配列順が逆
となったデータが得られることになる。

【００２９】このようにして画像反転回路３４が動作す
ることによって、図４（ｂ）に示す画素サンプルデータ
の配列順を、図４（ｃ）にて説明したように逆の配列順
に並び換える処理を行うことが可能とされる。そして、
前述のように画像反転回路３４ではＹ信号成分のデータ
について扱うものとされるが、これによって図１に示す
再生回路系のデブロッキング／デシャフリング回路２９
から出力端子３０を介して出力されるＹ信号の映像デー
タとしては、画像の左右が反転した画像に対応する信号
が得られることになる。

【００３０】次に、画像反転モード時における色差信号
データ（Ｃｒ信号及びＣｂ信号データ）の並び換え処理
について図８〜図１０を参照して説明する。ところで、
本実施の形態における元の映像信号の色差信号のデータ
フォーマットは、例えば原則的に、図９（ａ）に示すよ
うな形態とされており、この場合には、先ず区間ａに示
すように、ある１画素（１サンプル）分に相当するＣｒ
信号データＣｒ₀ とＣｂ信号データＣｂ₀ が配列され、
次の区間ｂでは区間ａと同一のデータＣｒ₀ とデータＣ
ｂ₀ が配列される。そして、これら区間ａと区間ｂを合
わせた区間Ａ₁ が、当該１サンプル分の色差信号データ
単位として形成される。以降は、区間Ａ₂ 〜区間Ａ₈ の
各Ｃｒ信号データＣｒ₁ 〜Ｃｒ₇ 、及びＣｂ信号データ
Ｃｂ₁ 〜Ｃｂ₇ に示されるように、同様のデータ配列形
態によって、残りの７サンプル分の色差信号データが配
列するようにされ、このような区間Ａ〜区間Ｂに示すよ
うな８サンプル単位の色差信号のデータ配列が繰り返す
ようにされる。

【００３１】例えば記録時において、ブロッキング／シ
ャフリング回路５によりＲＡＭ３３を用いてシャフリン
グ処理を実行する際には、色差信号データは、図９
（ａ）に示すフォーマットから、図９（ｂ）に示すフォ
ーマットに変換して、ＲＡＭ３３に書き込みを実行する
ようにされている。この図９（ｂ）に示す色差信号デー
タのＲＡＭ書き込みフォーマットとしては、図の区間Ｂ
₁ に示すように、先ず８サンプル分のＣｒ信号データＣ
ｒ₀ 〜Ｃｒ₇ が配列され、次の区間Ｂ₂ では、８サンプ
ル分のＣｂ信号データＣｂ₀ 〜Ｃｂ₇ が配列される。そ
して、ＲＡＭ３３に対するデータの書き込みは上記区間
Ｂ₁、Ｂ₂ ごとの８サンプル単位の組ごとに行われるこ
とになる。この後、１６サンプル分の他の色差信号以外
のデータが配列された期間Ｂ₃ が設けられる。そして、
以降は区間Ｂ₄ 、Ｂ₅ に示すように、上述と同様の８サ
ンプル単位の色差信号データの配列パターンが繰り返さ
れることになる。つまり、図９（ｂ）のようなデータフ
ォーマットとすることで、ＲＡＭ３３における８ビット
ごとのデータ処理に適合するデータの配列が得られるも
のである。そして、ＲＡＭ３３からの色差信号のデータ
の読出しも、図９（ｂ）に示すフォーマットに基づいて
８サンプル単位により行われて、ブロッキング／シャフ
リング回路５によるシャフリング処理が実行されること
になる。

【００３２】従って、通常再生時において、デブロッキ
ング／デシャフリング回路２９で色差信号成分に対して
のデブロッキング／デシャフリング処理を実行する際に
は、図９（ｂ）に示したフォーマットの形態で扱われた
ＲＡＭ３３からの読出しデータを、図９（ａ）に示すフ
ォーマットに並び換えて、最終的にＣｒ信号データ及び
Ｃｂ信号データとして出力端子３１、３２から出力する
こととなる。

【００３３】そして、図１に示したように、デブロッキ
ング／シャフリング回路２９内にはバッファ回路２９ａ
が設けられているが、例えば通常再生時において上述し
た図９（ｂ）から図９（ａ）に示すデータフォーマット
に変換する処理は、このバッファ回路２９ａにより行わ
れるものとされる。また、本実施の形態においては、画
像反転モード時において８サンプル単位でＲＡＭ３３か
ら読出された色差信号データの並び換え処理は、次に説
明するようにして、このバッファ回路２９ａを利用して
行うようにされる。

【００３４】図８のブロック図は、上記バッファ回路２
９ａの構成を概略的に示すものとされ、この場合には図
のように、２つのバッファＲＡＭ２９ｂ，２９ｃを備え
て構成される。上記バッファＲＡＭ２９ｂ，２９ｃに対
しては、ＲＡＭ３３から読み出されたＲＡＭ読み出しデ
ータＤ_RDのうちの色差信号成分データ（Ｃｒ信号及びＣ
ｂ信号データ）が、８サンプル単位で供給される。この
ようにして２８サンプル単位で入力されてくるデータ
は、書き込み制御信号Ｓ_WR1 により所定タイミングによ
り所要のアドレスに対して１サンプルごとにバッファＲ
ＡＭ２９ｂ，２９ｃに対して書き込まれる。また、バッ
ファＲＡＭ２９ｂ，２９ｃに書き込まれたデータは、読
み出し制御信号Ｓ_RD1 による読出しタイミング及びアド
レス制御に基づいて読み出され、バンク切換えスイッチ
ＳＷ₃ の端子Ｔ_C 、Ｔ_D に供給される。バンク切換えス
イッチＳＷ₃ では、バンク切換え信号Ｓ_B に基づいて所
定タイミングで端子Ｔ_C 、Ｔ_D に対する切換え動作が実
行され、端子Ｔ_C 、Ｔ_D を介してバッファＲＡＭ２９
ｂ，２９ｃの読出しデータに対するバンク切換えが行わ
れる。このような構成のバッファ回路２９ａが設けられ
ている結果、通常再生時であれば、図９（ｂ）に示すフ
ォーマットによりＲＡＭ３３から８サンプル単位で読出
される色差信号データは、図９（ａ）に示すフォーマッ
トに変換することができる。

【００３５】そして、再生時において画像反転モードと
された場合には、色差信号データ（Ｃｒ信号データ及び
Ｃｂ信号データ）は次のように処理される。この場合、
ＲＡＭ３３から読出される色差信号データとしては、先
に図４（ｂ）にて説明したように、１水平ラインごとに
書き込み時とは逆のアドレスから８サンプル単位で読出
し処理が実行される。ただし、このときＲＡＭ３３から
読出される８サンプル単位の色差信号データとしては、
図９（ｂ）に示すフォーマットに準ずるものとされる。
つまり、１回の読出しアドレスの指定により８サンプル
のＣｒ信号データがＣｒ₀ 〜Ｃｒ₇ の順に一度に読出さ
れ（区間Ｂ₁ ）、次の読出しアドレスの指定により８サ
ンプルのＣｂ信号データがＣｂ₀ 〜Ｃｂ₇ の順に読出さ
れることになる。

【００３６】そして、上記のようにしてＲＡＭ３３から
読出された８サンプル単位の色差信号データは、デブロ
ッキング／シャフリング回路２９内のバッファ回路２９
ａに供給される。そして、バッファ回路２９ａのバッフ
ァＲＡＭ２９ｂ，２９ｃに対してこの８サンプル単位の
データを書き込む際には、書き込み制御信号Ｓ_WR1 （図
８参照）により、書き込みアドレスの指定が通常再生時
とは逆の順となるようにアドレス制御を行うようにす
る。

【００３７】これにより、例えば画像反転モード時に
は、図１０（ａ）に示すようなフォーマットの色差信号
データがバッファ回路２９ａに対して書き込まれるもの
と見做すことができる。つまり、通常再生時に対応する
図９（ｂ）のデータフォーマットの場合、区間Ｂ₁ にお
ける８サンプルのＣｒ信号データの配列がＣｒ₀ 〜Ｃｒ
₇ とされているのに対して、画像反転モード時に対応す
る図１０（ａ）の場合には、区間Ｂ_R1における８サンプ
ルのＣｒ信号データの配列は逆のＣｒ₇ 〜Ｃｒ₀ となる
ようにされている。そして、次の区間Ｂ_R2においても、
同様に８サンプルのＣｂ信号データの配列はＣｂ₇ 〜Ｃ
ｂ₀ とされ、図９（ｂ）の区間Ｂ₂ とは逆の配列パター
ンとなっている。また、区間Ｂ₃ の後に続く区間Ｂ₄ 及
び区間Ｂ₅ においても同様に８サンプルごとのＣｒ信号
データもしくはＣｂ信号データの配列順が図９（ｂ）の
場合とは逆となっている。

【００３８】そして、このような内容の色差信号データ
が書き込まれたバッファＲＡＭ２９ｂ，２９ｃに対し
て、データ読出しの際には通常再生時と同様のタイミン
グ及びアドレス指定による読出し制御、及びバンク切換
え制御を実行することにより、図１０（ｂ）に示すよう
なフォーマットの色差信号データを得ることができる。
この図１０（ｂ）においては、８サンプル分に相当する
Ｃｒ信号データとＣｂ信号データは、図の区間Ａ_R1〜Ａ
_R8に示すように、［Ｃｒ₇ ，Ｃｂ₇ ，Ｃｒ₇ ，Ｃｂ₇ ］
〜［Ｃｒ₀ ，Ｃｂ₀ ，Ｃｒ₀ ，Ｃｂ₀ ］の順に配列され
ることになる。このデータ配列は、通常再生時に対応す
る図９（ａ）の色差信号データフォーマットにおける区
間Ａ₁ 〜Ａ₈ を、区間Ａ₈ 〜Ａ₁ となるように逆に配列
したものと見做せる。これは、結果的にＲＡＭ３３から
読出された８サンプル単位の色差信号データについて、
図４（ｂ）から図４（ｃ）に示すように画素サンプルデ
ータの配列順を水平ライン方向ごとに逆に並び換える処
理が行われたことに相当する。そして、このようにして
得られた図１０（ｂ）に示すようなフォーマットの色差
信号データについて、デブロッキング／デシャフリング
回路２９では、所要の処理を施して出力端子３１、３２
から、それぞれＣｒ信号データ及びＣｂ信号データとし
て出力するようにされる。

【００３９】これまでの説明のようにして、Ｙ信号デー
タ及び色差信号であるＣｒ信号データ及びＣｂ信号デー
タの並び換えを行って最終的にデブロッキング／デシャ
フリング回路２９よりＹ信号、Ｃｒ信号、Ｃｂ信号によ
るコンポーネント信号データとして出力することによ
り、左右が反転された画像を表示することが可能とな
る。

【００４０】なお本実施の形態においては、例えば、Ｒ
ＡＭ３３に対する書き込み及び読出しアドレスの制御は
通常再生時のままとして、８サンプル単位内でのデータ
の並び換えのみを行うようにすれば、簡易的にモザイク
画像を得ることも可能とされる。また、ＲＡＭ３３及び
バッファ回路２９ａに対するアドレス制御によっては、
例えば映像の左半分は通常画像を表示し、右半分は反転
画像処理を行うことで、左右対称画像を表示させるよう
な、特殊効果画像を得ることも可能である。

【００４１】また、本発明は上述してきた実施の形態に
示したものに限定されるものではなく、例えば８サンプ
ル単位以外のサンプル数単位で書き込み及び読出し制御
が行われるメモリを備えた映像信号処理回路などに対し
ても適用が可能とされる。また上記実施の形態において
は、ＮＴＳＣ方式等の５２５本／６０Ｈｚの映像信号に
対応するものとして説明したが、例えばＰＡＬ方式など
の６２５本／５０Ｈｚの映像信号に対応するように構成
してもよいことはいうまでもない。

【００４２】

【発明の効果】以上説明したように本発明の信号処理装
置は、ラインメモリのような比較的大規模な回路を付加
することなく、簡単なシフトレジスタとメモリに対する
書き込み又は読出し時のアドレス制御により、左右の反
転した画像表示を行うことができるため、例えば、民生
用のビデオカメラ装置等に本発明を適用した場合には、
低コストで画像反転機能を付加することができるという
効果を有している。

【図面の簡単な説明】

【図１】本発明の実施の形態の信号処理装置を備えたビ
デオカメラ装置の構成を示すブロック図である。

【図２】マクロブロックの構造を示す説明図である。

【図３】本実施の形態におけるシャフリング処理を示す
説明図である。

【図４】本実施の形態における画像反転モード時のデー
タの並び換え処理を概念的に示す説明図である。

【図５】本実施の形態におけるデブロッキング／デシャ
フリング回路及びＲＡＭを抜き出して示すブロック図で
ある。

【図６】画像反転回路の構成例を示すブロック図であ
る。

【図７】画像反転回路の動作を示すタイミングチャート
である。

【図８】バッファ回路の構成を示すブロック図である。

【図９】色差信号データのフォーマットを示す図であ
る。

【図１０】色差信号データのフォーマットを示す図であ
る。

【符号の説明】

２９デブロッキング／デシャフリング回路２９ａバッファ回路２９ｂ，２９ｃバッファＲＡＭ３３ＲＡＭ３３ａ，３３ｂフレームメモリ３４画像反転回路

Claims

【特許請求の範囲】

【請求項１】映像信号の画素のサンプルデータをｎサ
ンプル単位で書き込み及び読み出しを行うようにされた
記憶手段と、上記記憶手段における画像の水平ライン方向に相当する
データの書き込み又は読み出しアドレスを、通常再生時
とは逆の指定順となるようにすることのできるアドレス
制御手段と、上記記憶手段に対して書き込み又は読み出しが行われる
ｎサンプル単位のデータの配列順を、通常再生時とは逆
となるように並び換えることのできるデータ並び換え手
段と、を備えて構成されていることを特徴とする信号処理装
置。
【請求項２】上記データ並び換え手段は、上記記憶手段よりｎサンプル単位で読出される輝度信号
成分データが１サンプルごとに入力するようにされたｎ
個のシフトレジスタ手段と、上記ｎ個のシフトレジスタ手段より出力されるデータ
を、元のｎサンプル単位の配列順とは逆になるように、
順次選択して出力する選択手段と、を備えて構成されていることを特徴とする請求項１に記
載の信号処理装置。
【請求項３】上記データ並び換え手段は、上記記憶手段よりｎサンプル単位で読出される色差信号
データについて、１サンプルごとに書き込み及び読み出
しが行われるバッファとされると共に、上記バッファにｎサンプル単位の色差信号成分を書き込
む際のアドレスを、通常再生時とは逆のアドレスの指定
順となるようにすることのできるアドレス制御手段を備
えていることを特徴とする請求項１に記載の信号処理装
置。