JPH0973435A - 密結合マルチプロセッサシステムの試験システム - Google Patents
密結合マルチプロセッサシステムの試験システムInfo
- Publication number
- JPH0973435A JPH0973435A JP7226232A JP22623295A JPH0973435A JP H0973435 A JPH0973435 A JP H0973435A JP 7226232 A JP7226232 A JP 7226232A JP 22623295 A JP22623295 A JP 22623295A JP H0973435 A JPH0973435 A JP H0973435A
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- JP
- Japan
- Prior art keywords
- test program
- test
- central processing
- tightly coupled
- processing unit
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】密結合マルチプロセッサシステムにおいて、適
用できる試験プログラムを自動で選択し、中央処理装置
への自動割当て、同時実行を行う試験方式を提供する。 【構成】密結合マルチプロセッサシステムにおいて、中
央処理装置接続状態確認手段３を用いて中央処理装置台
数をカウントし、適用できる試験プログラムを試験プロ
グラム登録手段４を用いて自動で選択して試験プログラ
ム登録テ−ブル７に登録し、中央処理装置割当て手段５
を用いて各試験プログラムを各中央処理装置に割当て、
試験プログラム同時実行手段６を用いて各中央処理装置
に割り当てられた試験プログラムを同時に実行する。
用できる試験プログラムを自動で選択し、中央処理装置
への自動割当て、同時実行を行う試験方式を提供する。 【構成】密結合マルチプロセッサシステムにおいて、中
央処理装置接続状態確認手段３を用いて中央処理装置台
数をカウントし、適用できる試験プログラムを試験プロ
グラム登録手段４を用いて自動で選択して試験プログラ
ム登録テ−ブル７に登録し、中央処理装置割当て手段５
を用いて各試験プログラムを各中央処理装置に割当て、
試験プログラム同時実行手段６を用いて各中央処理装置
に割り当てられた試験プログラムを同時に実行する。
Description
【０００１】
【産業上の利用分野】本発明は、密結合マルチプロセッ
サシステムに関し、特に、密結合マルチプロセッサシス
テムを評価するのに用いられる密結合マルチプロセッサ
システム試験技術に関する。
サシステムに関し、特に、密結合マルチプロセッサシス
テムを評価するのに用いられる密結合マルチプロセッサ
システム試験技術に関する。
【０００２】
【従来の技術】従来、密結合マルチプロセッサシステム
を評価するための試験に関する技術として、例えば、特
開平２−２５９８４２号公報に記載されているように、
論理的に接続状態にある全ての中央処理装置の機能評価
を自動的に連続して行う方式が用いられてきた。特開平
２−２５９８４２号公報に記載の密結合マルチプロセッ
サシステム試験方式では、１つの中央処理装置の試験が
終了した後、その中央処理装置を停止させ、次の中央処
理装置を起動する。
を評価するための試験に関する技術として、例えば、特
開平２−２５９８４２号公報に記載されているように、
論理的に接続状態にある全ての中央処理装置の機能評価
を自動的に連続して行う方式が用いられてきた。特開平
２−２５９８４２号公報に記載の密結合マルチプロセッ
サシステム試験方式では、１つの中央処理装置の試験が
終了した後、その中央処理装置を停止させ、次の中央処
理装置を起動する。
【０００３】
【発明が解決しようとする課題】上述した従来の密結合
マルチプロセッサシステム試験方式では、同時に複数の
中央処理装置を動作させるという点について考慮されて
おらず、密結合マルチプロセッサシステムに特有なメモ
リ制御部の検証が十分にできないできず、また、複数の
試験プログラムを実行する場合に時間がかかるという欠
点があった。
マルチプロセッサシステム試験方式では、同時に複数の
中央処理装置を動作させるという点について考慮されて
おらず、密結合マルチプロセッサシステムに特有なメモ
リ制御部の検証が十分にできないできず、また、複数の
試験プログラムを実行する場合に時間がかかるという欠
点があった。
【０００４】本発明の目的は、上記欠点を除去し、操作
が少なく評価効率の良い密結合マルチプロセッサ試験技
術を提供することにある。
が少なく評価効率の良い密結合マルチプロセッサ試験技
術を提供することにある。
【０００５】
【課題を解決するための手段】本発明の密結合マルチプ
ロセッサシステムの試験システムは、密結合マルチプロ
セッサシステムに論理的に接続されている中央処理装置
の台数を認識する中央処理装置接続状態確認手段と、試
験プログラムを登録する試験プログラム登録テ−ブル
と、前記密結合マルチプロセッサシステムに適用できる
試験プログラムを試験プログラム群から自動的に検索し
て前記試験プログラム登録テ−ブルに登録する試験プロ
グラム登録手段と、前記試験プログラム登録テ−ブルと
前記中央処理装置台数に対応する試験走行フラグと、前
記密結合マルチプロセッサシステムに論理的に接続状態
にある全中央処理装置に自動的に前記試験プログラムを
割当てる中央処理装置割当て手段と、前記密結合マルチ
プロセッサシステムに論理的に接続状態にある全中央処
理装置で同時に前記試験プログラムを実行させる試験プ
ログラム同時実行手段とを有する。
ロセッサシステムの試験システムは、密結合マルチプロ
セッサシステムに論理的に接続されている中央処理装置
の台数を認識する中央処理装置接続状態確認手段と、試
験プログラムを登録する試験プログラム登録テ−ブル
と、前記密結合マルチプロセッサシステムに適用できる
試験プログラムを試験プログラム群から自動的に検索し
て前記試験プログラム登録テ−ブルに登録する試験プロ
グラム登録手段と、前記試験プログラム登録テ−ブルと
前記中央処理装置台数に対応する試験走行フラグと、前
記密結合マルチプロセッサシステムに論理的に接続状態
にある全中央処理装置に自動的に前記試験プログラムを
割当てる中央処理装置割当て手段と、前記密結合マルチ
プロセッサシステムに論理的に接続状態にある全中央処
理装置で同時に前記試験プログラムを実行させる試験プ
ログラム同時実行手段とを有する。
【０００６】
【作用】中央処理装置接続状態認識手段は、論理的に接
続されている中央処理装置の台数をカウントする。試験
プログラム登録手段は、密結合マルチプロセッサシステ
ムに適用できる試験プログラムを試験プログラム群から
検索し、試験プログラム登録テ−ブルに登録する。中央
処理装置割当て手段は、中央処理装置に未実行の試験プ
ログラムの実行制御権を割当てる。中央処理装置割当て
手段は、各中央処理装置に別々の試験プログラムの実行
制御を割り当てる手段と、各中央処理装置に同じ試験プ
ログラムの実行制御を割り当てる手段とを有し、効率の
良い方の手段を割り当てる。試験プログラム同時実行手
段は各中央処理装置に割り当てられた試験プログラムを
同時に実行させる。
続されている中央処理装置の台数をカウントする。試験
プログラム登録手段は、密結合マルチプロセッサシステ
ムに適用できる試験プログラムを試験プログラム群から
検索し、試験プログラム登録テ−ブルに登録する。中央
処理装置割当て手段は、中央処理装置に未実行の試験プ
ログラムの実行制御権を割当てる。中央処理装置割当て
手段は、各中央処理装置に別々の試験プログラムの実行
制御を割り当てる手段と、各中央処理装置に同じ試験プ
ログラムの実行制御を割り当てる手段とを有し、効率の
良い方の手段を割り当てる。試験プログラム同時実行手
段は各中央処理装置に割り当てられた試験プログラムを
同時に実行させる。
【０００７】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【０００８】図１は本発明の一実施例の密結合マルチプ
ロセッサシステム用試験システムの構成を示すブロック
図、図２は該試験システムの試験環境を示すブロック図
である。図１に示すように、本実施例の密結合マルチプ
ロセッサシステム用試験システムは、試験用モニタプロ
グラム１及び試験プログラム群２から構成される。
ロセッサシステム用試験システムの構成を示すブロック
図、図２は該試験システムの試験環境を示すブロック図
である。図１に示すように、本実施例の密結合マルチプ
ロセッサシステム用試験システムは、試験用モニタプロ
グラム１及び試験プログラム群２から構成される。
【０００９】試験用モニタプログラム１は、中央処理装
置接続状態確認手段３、試験プログラム登録手段４、中
央処理装置割当て手段５、試験プログラム同時実行手段
６、試験プログラム登録テ−ブル７、試験走行フラグ
８、及び試験制御部９を有する。 また、試験プログラ
ム群２は、密結合マルチプロセッサシステム用試験プロ
グラムＡ１０、密結合マルチプロセッサシステム用試験
プログラムＢ１１、シングルプロセッサシステム用試験
プログラムＣ１２、シングルプロセッサシステム用試験
プログラムＤ１３を有する。
置接続状態確認手段３、試験プログラム登録手段４、中
央処理装置割当て手段５、試験プログラム同時実行手段
６、試験プログラム登録テ−ブル７、試験走行フラグ
８、及び試験制御部９を有する。 また、試験プログラ
ム群２は、密結合マルチプロセッサシステム用試験プロ
グラムＡ１０、密結合マルチプロセッサシステム用試験
プログラムＢ１１、シングルプロセッサシステム用試験
プログラムＣ１２、シングルプロセッサシステム用試験
プログラムＤ１３を有する。
【００１０】図２に示すように、試験環境をなす密結合
マルチプロセッサシステム１４は、ＣＰＵ−Ａ１５、Ｃ
ＰＵ−Ｂ１６、メモリ１７、メモリ制御部１８を有す
る。さらに、メモリ１７に試験用モニタプログラム１及
び試験用プログラム群２が格納されると、試験用モニタ
プログラム１は自動的に起動される。
マルチプロセッサシステム１４は、ＣＰＵ−Ａ１５、Ｃ
ＰＵ−Ｂ１６、メモリ１７、メモリ制御部１８を有す
る。さらに、メモリ１７に試験用モニタプログラム１及
び試験用プログラム群２が格納されると、試験用モニタ
プログラム１は自動的に起動される。
【００１１】次に、本実施例の動作について図面を参照
して説明する。
して説明する。
【００１２】まず、密結合マルチプロセッサシステム１
４を立ちあげる。この時、試験用モニタプログラム１及
び試験プログラム群２がメモリ１７にロ−ドされ、制御
が試験用モニタプログラム１に渡される。
４を立ちあげる。この時、試験用モニタプログラム１及
び試験プログラム群２がメモリ１７にロ−ドされ、制御
が試験用モニタプログラム１に渡される。
【００１３】次に、中央処理装置接続状態確認手段３に
制御が移り、ここで密結合マルチプロセッサシステム１
４に論理的に接続されている中央処理装置の台数がカウ
ントされ、制御は試験プログラム登録手段４に移る。図
２の場合、ＣＰＵ−Ａ１５及びＣＰＵ−Ｂ１６が論理的
接続状態にあるので、中央処理装置は２台とカウントさ
れる。
制御が移り、ここで密結合マルチプロセッサシステム１
４に論理的に接続されている中央処理装置の台数がカウ
ントされ、制御は試験プログラム登録手段４に移る。図
２の場合、ＣＰＵ−Ａ１５及びＣＰＵ−Ｂ１６が論理的
接続状態にあるので、中央処理装置は２台とカウントさ
れる。
【００１４】試験プログラム登録手段４では、密結合マ
ルチプロセッサシステムに適用できる試験プログラムを
試験プログラム群２から検索し、試験プログラム登録テ
−ブル７に登録し、試験走行フラグ８を中央処理装置台
数分オフする。
ルチプロセッサシステムに適用できる試験プログラムを
試験プログラム群２から検索し、試験プログラム登録テ
−ブル７に登録し、試験走行フラグ８を中央処理装置台
数分オフする。
【００１５】本実施例では、密結合マルチプロセッサシ
ステム１４に適用できる試験プログラムとして試験プロ
グラムＡ１０及び試験プログラムＢ１１の２個の試験プ
ログラムがあるので、試験プログラム登録テ−ブル７に
２個の試験プログラムを登録し、それぞれの試験走行フ
ラグ８を中央処理装置２台分オフし、制御を中央処理装
置割当手段５に移す。
ステム１４に適用できる試験プログラムとして試験プロ
グラムＡ１０及び試験プログラムＢ１１の２個の試験プ
ログラムがあるので、試験プログラム登録テ−ブル７に
２個の試験プログラムを登録し、それぞれの試験走行フ
ラグ８を中央処理装置２台分オフし、制御を中央処理装
置割当手段５に移す。
【００１６】中央処理装置割当て手段５は、各中央処理
装置に別々の試験プログラムを割り当てる手段と、各中
央処理装置に同じ試験プログラムを割り当てる手段とを
有するが、本実施例では、各中央処理装置に別々の試験
プログラムを割り当てる手段で説明する。中央処理装置
割当て手段５は、試験プログラム登録テ−ブル７及び試
験走行フラグ８を参照し、試験プログラムＡ１０をＣＰ
Ｕ−Ａ１５に、試験プログラムＢ１１をＣＰＵ−Ｂ１６
に割当て、各試験プログラムの実行を試験プログラム同
時実行手段６と試験制御部９を呼び出すことにより行
う。各試験プログラムの実行が終了すると、試験制御部
９は各試験プログラムの各中央処理装置に対応する試験
走行フラグ８をオンして、再び処理を中央処理装置割当
て手段５に移す。
装置に別々の試験プログラムを割り当てる手段と、各中
央処理装置に同じ試験プログラムを割り当てる手段とを
有するが、本実施例では、各中央処理装置に別々の試験
プログラムを割り当てる手段で説明する。中央処理装置
割当て手段５は、試験プログラム登録テ−ブル７及び試
験走行フラグ８を参照し、試験プログラムＡ１０をＣＰ
Ｕ−Ａ１５に、試験プログラムＢ１１をＣＰＵ−Ｂ１６
に割当て、各試験プログラムの実行を試験プログラム同
時実行手段６と試験制御部９を呼び出すことにより行
う。各試験プログラムの実行が終了すると、試験制御部
９は各試験プログラムの各中央処理装置に対応する試験
走行フラグ８をオンして、再び処理を中央処理装置割当
て手段５に移す。
【００１７】中央処理装置割当て手段５は、試験プログ
ラム登録テ−ブル７と各中央処理装置に対応した試験走
行フラグ８を参照し、試験プログラムＡ１０がＣＰＵ−
Ｂ１６で未実行、試験プログラムＢ１１がＣＰＵ−Ａ１
５で未実行ということを知り、試験プログラムＢ１１を
ＣＰＵ−Ａ１５に、試験プログラムＡ１０をＣＰＵ−Ｂ
１６に割当て、再び試験プログラム同時実行手段６と試
験制御部９を呼び出すことで試験を実行する。各試験プ
ログラムの実行が終了すると、試験制御部９は各試験プ
ログラムの各中央処理装置に対応した試験走行フラグ８
をオフして処理を中央処理装置割当て手段５に移す。
ラム登録テ−ブル７と各中央処理装置に対応した試験走
行フラグ８を参照し、試験プログラムＡ１０がＣＰＵ−
Ｂ１６で未実行、試験プログラムＢ１１がＣＰＵ−Ａ１
５で未実行ということを知り、試験プログラムＢ１１を
ＣＰＵ−Ａ１５に、試験プログラムＡ１０をＣＰＵ−Ｂ
１６に割当て、再び試験プログラム同時実行手段６と試
験制御部９を呼び出すことで試験を実行する。各試験プ
ログラムの実行が終了すると、試験制御部９は各試験プ
ログラムの各中央処理装置に対応した試験走行フラグ８
をオフして処理を中央処理装置割当て手段５に移す。
【００１８】中央処理装置割当て手段５では、試験プロ
グラム登録テ−ブル７と各中央処理装置に対応した試験
走行フラグ８を参照し、密結合マルチプロセッサシステ
ムに適用できる全ての試験プログラムが全中央処理装置
で実行されたことを確認する、処理を試験用モニタプロ
グラム１に移し試験を終了する。
グラム登録テ−ブル７と各中央処理装置に対応した試験
走行フラグ８を参照し、密結合マルチプロセッサシステ
ムに適用できる全ての試験プログラムが全中央処理装置
で実行されたことを確認する、処理を試験用モニタプロ
グラム１に移し試験を終了する。
【００１９】本実施例によれば、例えば、ＨＤとメモリ
間のＤＭＡ転送を行う試験プログラムとＤＡＴとメモリ
間のＤＭＡデ−タ転送を行う試験プログラムをＣＰＵ−
Ａ１５とＣＰＵ−Ｂ１６で同時に実行することにより、
メモリに負荷がかかりハ−ドウェアによるメモリ制御部
１８の検証に着眼した試験が効率よくできるという効果
がある。
間のＤＭＡ転送を行う試験プログラムとＤＡＴとメモリ
間のＤＭＡデ−タ転送を行う試験プログラムをＣＰＵ−
Ａ１５とＣＰＵ−Ｂ１６で同時に実行することにより、
メモリに負荷がかかりハ−ドウェアによるメモリ制御部
１８の検証に着眼した試験が効率よくできるという効果
がある。
【００２０】
【発明の効果】以上説明したように、本発明は、密結合
マルチプロセッサシステムにおいて、論理的接続状態に
ある全ての中央処理装置の評価を自動的にかつ同時に行
うことで、試験操作の簡略化及び評価時間の短縮化がで
きる効果がある。
マルチプロセッサシステムにおいて、論理的接続状態に
ある全ての中央処理装置の評価を自動的にかつ同時に行
うことで、試験操作の簡略化及び評価時間の短縮化がで
きる効果がある。
【図１】図１は、本発明の一実施例の密結合マルチプロ
セッサシステム用試験システムの構成を示すブロック図
である。
セッサシステム用試験システムの構成を示すブロック図
である。
【図２】図２は、本発明の一実施例の密結合マルチプロ
セッサシステム用試験システムの試験環境を示すブロッ
ク図である。
セッサシステム用試験システムの試験環境を示すブロッ
ク図である。
１…試験用モニタプログラム、２…試験プログラム群、
３…中央処理装置接続状態確認手段、４…試験プログラ
ム登録手段、５…中央処理装置割当て手段、６…試験プ
ログラム同時実行手段、７…試験プログラム登録テ−ブ
ル、８…試験走行フラグ、９…試験制御部、１０、１
１、１２…試験プログラム、１３…試験プログラム４、
１４…密結合マルチプロセッサシステム、１５…ＣＰＵ
−Ａ、１６…ＣＰＵ−Ｂ、１７…メモリ、１８…メモリ
制御部。
３…中央処理装置接続状態確認手段、４…試験プログラ
ム登録手段、５…中央処理装置割当て手段、６…試験プ
ログラム同時実行手段、７…試験プログラム登録テ−ブ
ル、８…試験走行フラグ、９…試験制御部、１０、１
１、１２…試験プログラム、１３…試験プログラム４、
１４…密結合マルチプロセッサシステム、１５…ＣＰＵ
−Ａ、１６…ＣＰＵ−Ｂ、１７…メモリ、１８…メモリ
制御部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石木 康之 東京都江東区福住１丁目13番12号 株式会 社日立東サービスエンジニアリング内
Claims (1)
- 【請求項１】複数の中央処理装置がメモリを共有する密
結合マルチプロセッサシステムにおいて、前記複数の中
央処理装置のうちの前記密結合マルチプロセッサシステ
ムに論理的に接続されている中央処理装置の台数を認識
する中央処理装置接続状態確認手段と、試験プログラム
を登録する試験プログラム登録テ−ブルと、前記密結合
マルチプロセッサシステムに適用できる試験プログラム
を試験プログラム群から自動的に検索して前記試験プロ
グラム登録テ−ブルに登録する試験プログラム登録手段
と、前記試験プログラム登録テ−ブルと前記中央処理装
置台数に対応する試験走行フラグと、前記密結合マルチ
プロセッサシステムに論理的に接続状態にある全中央処
理装置に自動的に前記試験プログラムを割当てる中央処
理装置割当て手段と、前記密結合マルチプロセッサシス
テムに論理的に接続状態にある全中央処理装置で同時に
前記試験プログラムを実行させる試験プログラム同時実
行手段とを有することを特徴とする密結合マルチプロセ
ッサシステムの試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226232A JPH0973435A (ja) | 1995-09-04 | 1995-09-04 | 密結合マルチプロセッサシステムの試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226232A JPH0973435A (ja) | 1995-09-04 | 1995-09-04 | 密結合マルチプロセッサシステムの試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973435A true JPH0973435A (ja) | 1997-03-18 |
Family
ID=16841970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226232A Pending JPH0973435A (ja) | 1995-09-04 | 1995-09-04 | 密結合マルチプロセッサシステムの試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020766A (ja) * | 2008-07-14 | 2010-01-28 | Internatl Business Mach Corp <Ibm> | テスト・ケース生成のための方法、情報処理システムおよびコンピュータ・プログラム |
| US7849362B2 (en) | 2005-12-09 | 2010-12-07 | International Business Machines Corporation | Method and system of coherent design verification of inter-cluster interactions |
-
1995
- 1995-09-04 JP JP7226232A patent/JPH0973435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7849362B2 (en) | 2005-12-09 | 2010-12-07 | International Business Machines Corporation | Method and system of coherent design verification of inter-cluster interactions |
| JP2010020766A (ja) * | 2008-07-14 | 2010-01-28 | Internatl Business Mach Corp <Ibm> | テスト・ケース生成のための方法、情報処理システムおよびコンピュータ・プログラム |
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