JPH097375A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPH097375A JPH097375A JP7157305A JP15730595A JPH097375A JP H097375 A JPH097375 A JP H097375A JP 7157305 A JP7157305 A JP 7157305A JP 15730595 A JP15730595 A JP 15730595A JP H097375 A JPH097375 A JP H097375A
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- Japan
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- potential
- transistor
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- Withdrawn
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- 238000001514 detection method Methods 0.000 claims description 4
- 230000003321 amplification Effects 0.000 claims 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 230000007423 decrease Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ビットライン間の抵抗のアンバランスの影響
を受けず、周辺回路に設けることのできるセンスアンプ
を提供することを目的とする。 【構成】 メモリセルが選択され、このメモリセルに電
流が流れたときにこのメモリセルが接続されているビッ
トライン対を流れる電流の変化分を検知し、出力端子に
伝える検知回路をビットライン対にそれぞれ独立して設
ける。さらに、出力端子間に出力をラッチすることなく
増幅するためのクロスカップル接続されたトランジスタ
を設ける。
を受けず、周辺回路に設けることのできるセンスアンプ
を提供することを目的とする。 【構成】 メモリセルが選択され、このメモリセルに電
流が流れたときにこのメモリセルが接続されているビッ
トライン対を流れる電流の変化分を検知し、出力端子に
伝える検知回路をビットライン対にそれぞれ独立して設
ける。さらに、出力端子間に出力をラッチすることなく
増幅するためのクロスカップル接続されたトランジスタ
を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置のセ
ンスアンプ、特に電流検出型のセンスアンプに関する。
ンスアンプ、特に電流検出型のセンスアンプに関する。
【０００２】
【従来の技術】従来この種の電流検出型のセンスアンプ
としては、IEEE JOURNAL OF SOLID STATE CIRCUIT VOL2
6,No4 APRIL 1991 ページ525〜535に示されるものが提
案されている。この文献に示される電流検出型センスア
ンプは、カラムスイッチ部のトランジスタに、ゲートが
互いに他方のビットラインに接続されているトランジス
タがそれぞれ接続されている。このような構成にするこ
とにより、ビットライン対の電位は、常に一定に保たれ
る。従って、ビットライン対にそれぞれ接続された電源
からは、それぞれのビットラインに同じだけの電流が供
給される。このようなセンスアンプは、メモリセルが選
択され、片方のビットラインからメモリセルに電流がな
がれ込むと、このビットラインからデータラインへ流れ
る電流は、メモリセルに流れた電流だけ減少する。ま
た、他方のビットラインからデータラインに流れ出す電
流は変化しない。このためメモリセルに流れた分だけそ
れぞれのデータラインに電流差が生じる。このとき、そ
れぞれのデータラインに接続されたトランジスタに電流
が流れ、データラインの電位差として検出される。
としては、IEEE JOURNAL OF SOLID STATE CIRCUIT VOL2
6,No4 APRIL 1991 ページ525〜535に示されるものが提
案されている。この文献に示される電流検出型センスア
ンプは、カラムスイッチ部のトランジスタに、ゲートが
互いに他方のビットラインに接続されているトランジス
タがそれぞれ接続されている。このような構成にするこ
とにより、ビットライン対の電位は、常に一定に保たれ
る。従って、ビットライン対にそれぞれ接続された電源
からは、それぞれのビットラインに同じだけの電流が供
給される。このようなセンスアンプは、メモリセルが選
択され、片方のビットラインからメモリセルに電流がな
がれ込むと、このビットラインからデータラインへ流れ
る電流は、メモリセルに流れた電流だけ減少する。ま
た、他方のビットラインからデータラインに流れ出す電
流は変化しない。このためメモリセルに流れた分だけそ
れぞれのデータラインに電流差が生じる。このとき、そ
れぞれのデータラインに接続されたトランジスタに電流
が流れ、データラインの電位差として検出される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
方式では、バーYSEL が入るカラムスイッチ部にメモリ
セルと同じピッチで、カラムスイッチのトランジスタ２
つを含め４つのトランジスタを入れなければならず、チ
ップ面積が大幅に増す。また、ビットライン間に流れる
電流差により検出する方式なので、ビットライン間の抵
抗のアンバランスの影響を受けやすいという課題があっ
た。
方式では、バーYSEL が入るカラムスイッチ部にメモリ
セルと同じピッチで、カラムスイッチのトランジスタ２
つを含め４つのトランジスタを入れなければならず、チ
ップ面積が大幅に増す。また、ビットライン間に流れる
電流差により検出する方式なので、ビットライン間の抵
抗のアンバランスの影響を受けやすいという課題があっ
た。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明のセンスアンプにおいては、ビットライン対
それぞれ互いのビットラインと独立した、ビットライン
の電位を保持し、メモリセルが選択されたときにメモリ
セルに流れる電流分だけ減少した電流を出力する回路を
設ける。
に、本発明のセンスアンプにおいては、ビットライン対
それぞれ互いのビットラインと独立した、ビットライン
の電位を保持し、メモリセルが選択されたときにメモリ
セルに流れる電流分だけ減少した電流を出力する回路を
設ける。
【０００５】
【作用】ビットライン対にそれぞれ、ビットラインの電
位を保持する回路を設けることにより、メモリセルが選
択された際のビットラインの電位をそれぞれのビットラ
インが独立して保持する。また、データラインに付加し
たクロスカップルトランジスタと負荷トランジスタによ
り出力をラッチせずに高ゲインが得られる。
位を保持する回路を設けることにより、メモリセルが選
択された際のビットラインの電位をそれぞれのビットラ
インが独立して保持する。また、データラインに付加し
たクロスカップルトランジスタと負荷トランジスタによ
り出力をラッチせずに高ゲインが得られる。
【０００６】
【実施例】図１は、本発明の実施例を示す回路図であっ
て、トランジスタは、全てエンハンスメント型のMOS型
トランジスタであり、矢印がゲート側を向いているもの
はNタイプを表し、外側を向いているものはPタイプを表
す。
て、トランジスタは、全てエンハンスメント型のMOS型
トランジスタであり、矢印がゲート側を向いているもの
はNタイプを表し、外側を向いているものはPタイプを表
す。
【０００７】図１において、反転ビットライン（以下バ
ーBLという）と電源Vccの間にはゲートがバーBLに接続
されたプルアップトランジスタT1が接続され、ビットラ
イン（以下BLという）と電源Vccの間にはゲートがBLに
接続されたプルアップトランジスタT2が接続されてい
る。また、ビットライン対バーBL、BL間にはメモリセル
が接続されている。バーBLと反転データライン（以下バ
ーDLという）との間にはゲートがカラム選択信号YSELに
接続されたトランジスタT3が接続され、BLとデータライ
ン（以下DLという）との間にはゲートがバーYSELに接続
されたトランジスタT4が接続されている。バーDLにはイ
ンバータ1Aの入力が接続され、その出力は、バーDLとバ
ーOUTとの間に接続されたトランジスタT5のゲートに接
続されている。DLにはインバータ2Aの入力が接続され、
その出力は、DLとOUTとの間に接続されたトランジスタT
6のゲートに接続されている。バーOUTと接地との間には
トランジスタT7、T8が接続され、OUTと接地との間にはT
9、T10が接続されている。トランジスタT7、T9のゲート
はバーOUTに、トランジスタT8、T10のゲートはOUTにそ
れぞれ接続されている。
ーBLという）と電源Vccの間にはゲートがバーBLに接続
されたプルアップトランジスタT1が接続され、ビットラ
イン（以下BLという）と電源Vccの間にはゲートがBLに
接続されたプルアップトランジスタT2が接続されてい
る。また、ビットライン対バーBL、BL間にはメモリセル
が接続されている。バーBLと反転データライン（以下バ
ーDLという）との間にはゲートがカラム選択信号YSELに
接続されたトランジスタT3が接続され、BLとデータライ
ン（以下DLという）との間にはゲートがバーYSELに接続
されたトランジスタT4が接続されている。バーDLにはイ
ンバータ1Aの入力が接続され、その出力は、バーDLとバ
ーOUTとの間に接続されたトランジスタT5のゲートに接
続されている。DLにはインバータ2Aの入力が接続され、
その出力は、DLとOUTとの間に接続されたトランジスタT
6のゲートに接続されている。バーOUTと接地との間には
トランジスタT7、T8が接続され、OUTと接地との間にはT
9、T10が接続されている。トランジスタT7、T9のゲート
はバーOUTに、トランジスタT8、T10のゲートはOUTにそ
れぞれ接続されている。
【０００８】次に、このように構成されたセンスアンプ
の動作を説明する。カラム選択信号バーYSELが"L"レベ
ルになるとトランジスタT3とT4がオン状態となり、セン
スアンプが動作可能状態となる。このとき電流ｉが負荷
トランジスタT1、T2からT3、T4を通してバーDL、DLに流
れ込む。さらにバーDL、DLに流れ込んだ電流ｉはトラン
ジスタT5、T6を通してT7、T8、T9、T10に流れ込む。バ
ーOUT、OUTは接地レベルに近い状態で動作するためトラ
ンジスタT5、T6、T7、T8、T9、T10は飽和領域で動作す
る。
の動作を説明する。カラム選択信号バーYSELが"L"レベ
ルになるとトランジスタT3とT4がオン状態となり、セン
スアンプが動作可能状態となる。このとき電流ｉが負荷
トランジスタT1、T2からT3、T4を通してバーDL、DLに流
れ込む。さらにバーDL、DLに流れ込んだ電流ｉはトラン
ジスタT5、T6を通してT7、T8、T9、T10に流れ込む。バ
ーOUT、OUTは接地レベルに近い状態で動作するためトラ
ンジスタT5、T6、T7、T8、T9、T10は飽和領域で動作す
る。
【０００９】今、メモリセルが選択され、図１に示すよ
うにメモリセルに電流Ｉが流れたとき、データラインバ
ーDLに流れる電流が減少する。バーDLに流れる電流が減
少するとバーDLの電位が低下するが、バーDLのレベルは
インバータ1Aを通してトランジスタT5のゲートに入力さ
れているためバーDLの電位が下がると、トランジスタT5
のゲートにかかる電位が上がり、トランジスタT5を流れ
る電流を減少させる。つまり、バーDLの電位がメモリセ
ルが選択される前と同一の電位になるようにトランジス
タT5による帰還がかかる。このため、バーDLのレベル
は、メモリセルが選択される前と後で同一である。バー
DLのレベルがメモリセルが選択される前と後で同一とい
うことはプルアップトランジスタT1からバーBLに流れる
電流は常に一定に保たれる。つまりトランジスタT5に流
れる電流はメモリセル選択前は電流ｉが流れ、メモリセ
ル選択後は、ｉ−Ｉまで電流がＩだけ減少する。このよ
うにしてメモリセル電流の変化がバーOUTに現われ、電
流検出がなされる。このように検出されたメモリセル電
流Ｉは、負荷トランジスタT7、T8に流れる電流がｉから
ｉ−ＩまでＩだけ減少することにより、バーOUTの電位
の低下として現われる。また、トランジスタT7、T8は、
飽和領域で動作しているため、トランジスタT7、T8に流
れる電流が少し減少しただけでも、より大きな電位の低
下として現われる。さらに、トランジスタT8とT9はクロ
スカップルによる正帰還がかかっているためバーOUTの
電位はさらに低下される。反対にメモリセルの右側に電
流が流れた場合も同様な動作が行われ、この場合はトラ
ンジスタT6、T9、T10に流れる電流が減少し、OUTの電位
が低下する。このように検出された電位差が次段回路に
対する出力となる。
うにメモリセルに電流Ｉが流れたとき、データラインバ
ーDLに流れる電流が減少する。バーDLに流れる電流が減
少するとバーDLの電位が低下するが、バーDLのレベルは
インバータ1Aを通してトランジスタT5のゲートに入力さ
れているためバーDLの電位が下がると、トランジスタT5
のゲートにかかる電位が上がり、トランジスタT5を流れ
る電流を減少させる。つまり、バーDLの電位がメモリセ
ルが選択される前と同一の電位になるようにトランジス
タT5による帰還がかかる。このため、バーDLのレベル
は、メモリセルが選択される前と後で同一である。バー
DLのレベルがメモリセルが選択される前と後で同一とい
うことはプルアップトランジスタT1からバーBLに流れる
電流は常に一定に保たれる。つまりトランジスタT5に流
れる電流はメモリセル選択前は電流ｉが流れ、メモリセ
ル選択後は、ｉ−Ｉまで電流がＩだけ減少する。このよ
うにしてメモリセル電流の変化がバーOUTに現われ、電
流検出がなされる。このように検出されたメモリセル電
流Ｉは、負荷トランジスタT7、T8に流れる電流がｉから
ｉ−ＩまでＩだけ減少することにより、バーOUTの電位
の低下として現われる。また、トランジスタT7、T8は、
飽和領域で動作しているため、トランジスタT7、T8に流
れる電流が少し減少しただけでも、より大きな電位の低
下として現われる。さらに、トランジスタT8とT9はクロ
スカップルによる正帰還がかかっているためバーOUTの
電位はさらに低下される。反対にメモリセルの右側に電
流が流れた場合も同様な動作が行われ、この場合はトラ
ンジスタT6、T9、T10に流れる電流が減少し、OUTの電位
が低下する。このように検出された電位差が次段回路に
対する出力となる。
【００１０】
【発明の効果】以上詳細に説明したように、この発明に
よるセンスアンプは、片側のビットラインに流れる電流
を検出する構造である。このためビットライン、データ
ライン間の抵抗のアンバランスの影響を受けづらいの
で、周辺回路にセンスアンプを設けることができるとい
う特徴がある。これによりカラムスイッチ部にメモリセ
ルと同一ピッチで入れるトランジスタは２つで済み、セ
ンスアンプによるチップ面積の増大は少ない。また、さ
らにクロスカップルのトランジスタと、これと並列に負
荷トランジスタを付加しているため、出力をラッチせず
に高ゲインの出力が得られる。
よるセンスアンプは、片側のビットラインに流れる電流
を検出する構造である。このためビットライン、データ
ライン間の抵抗のアンバランスの影響を受けづらいの
で、周辺回路にセンスアンプを設けることができるとい
う特徴がある。これによりカラムスイッチ部にメモリセ
ルと同一ピッチで入れるトランジスタは２つで済み、セ
ンスアンプによるチップ面積の増大は少ない。また、さ
らにクロスカップルのトランジスタと、これと並列に負
荷トランジスタを付加しているため、出力をラッチせず
に高ゲインの出力が得られる。
【図１】本発明の実施例を示すセンスアンプの回路図で
ある。
ある。
T1,T2：PMOSプルアップトランジスタ T3,T4：PMOS 1A,2A：インバータ T5,T6：PMOS T7,T10：NMOS負荷トランジスタ T8,T9：NMOSクロスカップルトランジスタ
Claims (4)
- 【請求項１】 第１、第２のビット線と、第１のノード
と、 前記第１、第２のビット線に第１の電位を与える電源
と、 前記第１、第２のビット線間に接続されたメモリセル
と、 前記第１のビット線と前記第１のノードとの間に接続さ
れた制御回路であって、 前記メモリセルが選択され、前記第１のビット線から前
記メモリセルに電流が流れることにより、前記第１のビ
ット線が前記第１の電位から第２の電位に変化したと
き、この変化分を検知し、前記第１のノードに流れ出す
電流値を制御することにより前記第１のビット線の電位
を実質的に前記第１の電位に保持する前記制御回路と、 前記第１のノードに流れだす電流によって前記第１のノ
ードに発生する第３の電位を増幅して出力する増幅回路
と、 前記増幅回路に接続された前記増幅された電位を出力す
る出力端子とを有することを特徴とするセンスアンプ。 - 【請求項２】 前記検知回路が、前記第１のビット線と
前記出力との間の抵抗値を変化させる回路であることを
特徴とする請求項１項記載のセンスアンプ。 - 【請求項３】 前記検知回路が、第１のノード及び第１
のビット線に接続されたトランジスタであって、そのゲ
ートには第１のビット線の反転信号が接続されているこ
とを特徴とする請求項２項記載のセンスアンプ。 - 【請求項４】 前記増幅回路が、前記第１のノードと接
地電源との間に接続され、そのゲートが前記第２のビッ
ト線に接続された第１のトランジスタと、 前記第２のビット線と前記接地電源との間に接続され、
そのゲートが前記第１のノードに接続された第２のトラ
ンジスタと、 前記第２のビット線及び第１のノードと接地電源との間
にそれぞれ接続された負荷トランジスタとにより構成さ
れることを特徴とする請求項３項記載のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157305A JPH097375A (ja) | 1995-06-23 | 1995-06-23 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157305A JPH097375A (ja) | 1995-06-23 | 1995-06-23 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097375A true JPH097375A (ja) | 1997-01-10 |
Family
ID=15646768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7157305A Withdrawn JPH097375A (ja) | 1995-06-23 | 1995-06-23 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097375A (ja) |
-
1995
- 1995-06-23 JP JP7157305A patent/JPH097375A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |