JPH098053A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH098053A JPH098053A JP8152732A JP15273296A JPH098053A JP H098053 A JPH098053 A JP H098053A JP 8152732 A JP8152732 A JP 8152732A JP 15273296 A JP15273296 A JP 15273296A JP H098053 A JPH098053 A JP H098053A
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- JP
- Japan
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- polycrystalline silicon
- layer
- region
- insulating
- side wall
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 工程の数を減らしながらもコレクタ・ベース
接合静電容量を減少させる半導体装置とその製造方法。 【解決手段】 Ｎ+ 埋没層及びＮエピ層が順に形成され
ているＰ- 半導体基板の活性領域に開口部を設ける。こ
の内にＰ+ 多結晶珪素層と接して、エピ層を露出する多
結晶珪素側壁を形成する。その側壁の間に露出されたエ
ピ層にＰ型不純物を注入した後、絶縁物質を積層して食
刻しベース多結晶珪素層及びその側壁を覆い、エピ層を
露出する絶縁側壁を形成する。第２絶縁層を食刻しコレ
クタ接続窓を作った後、Ｎ+ 多結晶珪素を積層しパター
ニングしてエミッタ及びコクレタ層を形成する。最後に
拡散工程を通じてエミッタと側壁から不純物がエピ層に
拡散されるようにし、エミッタ領域及びベース領域を形
成する。
接合静電容量を減少させる半導体装置とその製造方法。 【解決手段】 Ｎ+ 埋没層及びＮエピ層が順に形成され
ているＰ- 半導体基板の活性領域に開口部を設ける。こ
の内にＰ+ 多結晶珪素層と接して、エピ層を露出する多
結晶珪素側壁を形成する。その側壁の間に露出されたエ
ピ層にＰ型不純物を注入した後、絶縁物質を積層して食
刻しベース多結晶珪素層及びその側壁を覆い、エピ層を
露出する絶縁側壁を形成する。第２絶縁層を食刻しコレ
クタ接続窓を作った後、Ｎ+ 多結晶珪素を積層しパター
ニングしてエミッタ及びコクレタ層を形成する。最後に
拡散工程を通じてエミッタと側壁から不純物がエピ層に
拡散されるようにし、エミッタ領域及びベース領域を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、より詳しくは、多結晶珪素と絶縁物質
とからなる２重側壁を有する双極性トランジスタ及びそ
の製造方法に関するものである。
製造方法に係り、より詳しくは、多結晶珪素と絶縁物質
とからなる２重側壁を有する双極性トランジスタ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】一般に超高速双極性（bipolar)トランジ
スタは、１０〜４５ＧＨｚの広い周波数領域で通信機
器、計測器、大型コンピューター（computer）等の付加
価値の高い超高速集積回路に使われている。
スタは、１０〜４５ＧＨｚの広い周波数領域で通信機
器、計測器、大型コンピューター（computer）等の付加
価値の高い超高速集積回路に使われている。
【０００３】図９は、従来の双極性トランジスタの構造
を図示した断面図である。
を図示した断面図である。
【０００４】Ｐ- 基板（substrate)１００上にコレクタ
領域（collector region）の役割をするＮ型のエピタキ
シャル層（epitaxtial layer）或はエピ層１２０が形成
され、エピ層１２０と基板１００との間には埋没層（bu
ried layer）１１０が形成されている。エピ層１２０に
形成されているＰ+ ベース領域（base region)１３０中
には浅いＮ+ エミッタ領域（emitter region）１４０が
形成されている。エピ層１２０内に形成され、埋没層
（buried layer）１１０と接しているＮ+ コレクタ・シ
ンク領域（collector sink region)１２１はフィールド
酸化膜１６７を境界にベース領域１３０と隔離されてい
る。また、Ｎ+ 多結晶珪素（polysilicon)からなるコレ
クタ多結晶珪素層（collector polysilicon layer)１２
２を介してコレクタ電極（collector electrode)１２３
と連結されている。
領域（collector region）の役割をするＮ型のエピタキ
シャル層（epitaxtial layer）或はエピ層１２０が形成
され、エピ層１２０と基板１００との間には埋没層（bu
ried layer）１１０が形成されている。エピ層１２０に
形成されているＰ+ ベース領域（base region)１３０中
には浅いＮ+ エミッタ領域（emitter region）１４０が
形成されている。エピ層１２０内に形成され、埋没層
（buried layer）１１０と接しているＮ+ コレクタ・シ
ンク領域（collector sink region)１２１はフィールド
酸化膜１６７を境界にベース領域１３０と隔離されてい
る。また、Ｎ+ 多結晶珪素（polysilicon)からなるコレ
クタ多結晶珪素層（collector polysilicon layer)１２
２を介してコレクタ電極（collector electrode)１２３
と連結されている。
【０００５】ベース領域１３０はＰ+ 多結晶珪素からな
るベース多結晶珪素層（base polysilicon layer）１３
１を介してベース電極（base electrode）１３３と連結
されている。エミッタ領域１４０はＮ+ 多結晶珪素から
なるエミッタ多結晶珪素層（emitter polysilicon laye
r)１４１を介してエミッタ電極（emitter electrode)１
４２と連結されている。三つの電極１２３，１３３，１
４２は酸化膜１６２，１６４，１６５によって電気的に
隔離されており、ベース多結晶珪素層１３１とエミッタ
多結晶珪素層１４１とはベース多結晶珪素層１３１上に
形成されている酸化膜１６１及びベース多結晶珪素層１
３１と及び酸化膜１６１との側面に形成されている酸化
側壁（sidewall）１５１によって隔離されている。ベー
ス領域１３０の片側１３２上にはＰ+ ベース多結晶珪素
層１３２が形成されており、このベース多結晶珪素層１
３２は側壁１５２とその上にある酸化膜１６３とによっ
てエミッタ多結晶珪素層１４１及びコレクタ多結晶珪素
層１２２とそれぞれ隔離されている。
るベース多結晶珪素層（base polysilicon layer）１３
１を介してベース電極（base electrode）１３３と連結
されている。エミッタ領域１４０はＮ+ 多結晶珪素から
なるエミッタ多結晶珪素層（emitter polysilicon laye
r)１４１を介してエミッタ電極（emitter electrode)１
４２と連結されている。三つの電極１２３，１３３，１
４２は酸化膜１６２，１６４，１６５によって電気的に
隔離されており、ベース多結晶珪素層１３１とエミッタ
多結晶珪素層１４１とはベース多結晶珪素層１３１上に
形成されている酸化膜１６１及びベース多結晶珪素層１
３１と及び酸化膜１６１との側面に形成されている酸化
側壁（sidewall）１５１によって隔離されている。ベー
ス領域１３０の片側１３２上にはＰ+ ベース多結晶珪素
層１３２が形成されており、このベース多結晶珪素層１
３２は側壁１５２とその上にある酸化膜１６３とによっ
てエミッタ多結晶珪素層１４１及びコレクタ多結晶珪素
層１２２とそれぞれ隔離されている。
【０００６】このような双極性トランジスタの動作速度
を評価する要素としては、最大発振周波数（maximum os
cillation frequency)、エミッタ結合論理（ＥＣＬ：em
itter coupled logic)回路の伝送遅延時間、最大遮断周
波数、ベース伝送時間等がある。これらの項目を図１０
及び図１１を参考として、それぞれ検討する。
を評価する要素としては、最大発振周波数（maximum os
cillation frequency)、エミッタ結合論理（ＥＣＬ：em
itter coupled logic)回路の伝送遅延時間、最大遮断周
波数、ベース伝送時間等がある。これらの項目を図１０
及び図１１を参考として、それぞれ検討する。
【０００７】図１０は、共通エミッタ双極性トランジス
タの回路を図示したものであり、図１１は負荷抵抗を持
っている場合の小信号等価回路を表わしたものである。
タの回路を図示したものであり、図１１は負荷抵抗を持
っている場合の小信号等価回路を表わしたものである。
【０００８】（ア）最大発振周波数 この要素は、小信号及び大信号増幅器だけでなく広帯域
アナログ増幅器と非飽和論理ゲート回路より最大電力利
得が得られる素子周波数を言っている。
アナログ増幅器と非飽和論理ゲート回路より最大電力利
得が得られる素子周波数を言っている。
【０００９】図１０及び図１１の回路図でＣjcはコレク
タ・ベース静電容量（junction capacitance）であり、
Ｃjeはエミッタ・ベース接合静電容量であり、Ｃdiff＝
Ｃbbは拡散静電容量であり、ｇm は入力電圧に対する出
力電流比である。この時、Ｃπ＝Ｃje＋Ｃbbとすると、
出力抵抗ｒout は次のように表わされる。
タ・ベース静電容量（junction capacitance）であり、
Ｃjeはエミッタ・ベース接合静電容量であり、Ｃdiff＝
Ｃbbは拡散静電容量であり、ｇm は入力電圧に対する出
力電流比である。この時、Ｃπ＝Ｃje＋Ｃbbとすると、
出力抵抗ｒout は次のように表わされる。
【００１０】
【数１】
【００１１】しかしながら、ここでの高周波動作時の入
力抵抗に於いて、Ｃπ成分がベース抵抗ｒbbより極めて
小さいため高周波電力利得Ｇp は次のように表現でき
る。
力抵抗に於いて、Ｃπ成分がベース抵抗ｒbbより極めて
小さいため高周波電力利得Ｇp は次のように表現でき
る。
【００１２】
【数２】
【００１３】ここで、負荷抵抗ＲL が出力抵抗ｒout と
等しい時最大電力利得が発生するために最大電力利得が
次のように表現できる。
等しい時最大電力利得が発生するために最大電力利得が
次のように表現できる。
【００１４】
【数３】
【００１５】（式３）よりｇm ／２πＣπをｆt （最大
遮断周波数）に、ωを２πｆに置換すると最大発振周波
数ｆosc max が次のように表現できる。
遮断周波数）に、ωを２πｆに置換すると最大発振周波
数ｆosc max が次のように表現できる。
【００１６】
【数４】
【００１７】結局、最大電力利得が得られる最大発振周
波数を大きくするためには、コレクタ・ベース接合静電
容量を減少させ、遮断周波数を増加させるべきであると
いう結論に達する。
波数を大きくするためには、コレクタ・ベース接合静電
容量を減少させ、遮断周波数を増加させるべきであると
いう結論に達する。
【００１８】（イ）ＥＣＬ回路の伝送遅延時間 ＥＣＬ回路の伝送遅延時間は次の通りに表現できる。
【００１９】
【数５】
【００２０】ここで、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは比例常
数であり、Ｃsbはコレクタ・基板接合静電容量であり、
ＣL は寄生静電容量（interconnection capacitance)で
ある。この時、（式５）の右の方より３番目の項が最も
大きい遅延成分であるので、ＥＣＬ回路の伝送遅延時間
を減らすためにはコレクタ・ベース接合静電容量を減少
させる必要がある。
数であり、Ｃsbはコレクタ・基板接合静電容量であり、
ＣL は寄生静電容量（interconnection capacitance)で
ある。この時、（式５）の右の方より３番目の項が最も
大きい遅延成分であるので、ＥＣＬ回路の伝送遅延時間
を減らすためにはコレクタ・ベース接合静電容量を減少
させる必要がある。
【００２１】（ウ）最大遮断周波数 最大遮断周波数は素子の高周波特性を評価する最も重要
な要素である。
な要素である。
【００２２】図１１で小信号電流利得ｈfeは次のように
表わされる。
表わされる。
【００２３】
【数６】
【００２４】この時、νbe／ｉb は入力インピーダンス
ｇπで次の通りである。
ｇπで次の通りである。
【００２５】
【数７】
【００２６】Ｃπ＝Ｃje＋Ｃje＋Ｃbbであるとする時、
（式６）と（式７）より小信号電流利得は次の通りに定
義される。
（式６）と（式７）より小信号電流利得は次の通りに定
義される。
【００２７】
【数８】
【００２８】（式８）よりｈfeの大きさが“１”になる
遮断周波数を誘導すると次の通りである。
遮断周波数を誘導すると次の通りである。
【００２９】
【数９】
【００３０】遮断周波数ｆt は素子の共通エミッタ回路
動作の時、所要される全体の遅延時間の逆数として下記
で説明する遅延成分を減らすと、より高いｆt が得られ
る。
動作の時、所要される全体の遅延時間の逆数として下記
で説明する遅延成分を減らすと、より高いｆt が得られ
る。
【００３１】（式９）を遅延時間形態に換えて展開する
と次の通りである。
と次の通りである。
【００３２】
【数１０】
【００３３】前記数式の右辺の一番目の成分は、エミッ
タ・ベース接合静電容量とコレクタ・ベース接合静電容
量に基づく時間常数を表わしている。右辺の二番目の成
分は、ベース領域を過ぎていく少数キャリアの伝送時間
を表わしている。結局、ｆtを増加させるためには接合
容量とベース内の少数キャリアの伝送時間を減らすべき
である。実際には、この二つの項以外にもエミッタ領域
を過ぎていく少数キャリアの伝送時間、エミッタ接合と
コレクタ接合の空乏層を過ぎていく自由キャリアの伝送
時間成分等が存在し、素子の速度を増加すればするほ
ど、このような成分の比率は増加する。
タ・ベース接合静電容量とコレクタ・ベース接合静電容
量に基づく時間常数を表わしている。右辺の二番目の成
分は、ベース領域を過ぎていく少数キャリアの伝送時間
を表わしている。結局、ｆtを増加させるためには接合
容量とベース内の少数キャリアの伝送時間を減らすべき
である。実際には、この二つの項以外にもエミッタ領域
を過ぎていく少数キャリアの伝送時間、エミッタ接合と
コレクタ接合の空乏層を過ぎていく自由キャリアの伝送
時間成分等が存在し、素子の速度を増加すればするほ
ど、このような成分の比率は増加する。
【００３４】前述のように、双極性トランジスタが高速
の動作をするためには、特にコレクタ・ベース接合静電
容量が小さくなければならない。
の動作をするためには、特にコレクタ・ベース接合静電
容量が小さくなければならない。
【００３５】次に、図１２乃至図１６を参照して従来の
双極性トランジスタの製造方法を特にエミッタ部分を中
心にして説明する。
双極性トランジスタの製造方法を特にエミッタ部分を中
心にして説明する。
【００３６】まず、図１２に図示するように、Ｐ- 基板
１００に第１マスクを用いてＮ+ 埋没層１１０を形成
し、次にコレクタ領域の役割をするＮエピ層１２０を形
成する。そして、素子を分離させる分離領域（図示され
ていない）を第２マスクを用いて形成した後、第３マス
クを用いてＮ+ コレクタ・シンク領域１２１を埋没層１
１０に接するよう形成する。その後、ＬＯＣＯＳ工程な
どを通じてフィールド酸化膜１６６，１６７，１６８を
第４マスクを用いて形成し、第１及び第２領域２００，
３００を定め、第５マスクを用いてＰ+ 多結晶珪素を積
層する領域の単結晶珪素が露出されるようにする。
１００に第１マスクを用いてＮ+ 埋没層１１０を形成
し、次にコレクタ領域の役割をするＮエピ層１２０を形
成する。そして、素子を分離させる分離領域（図示され
ていない）を第２マスクを用いて形成した後、第３マス
クを用いてＮ+ コレクタ・シンク領域１２１を埋没層１
１０に接するよう形成する。その後、ＬＯＣＯＳ工程な
どを通じてフィールド酸化膜１６６，１６７，１６８を
第４マスクを用いて形成し、第１及び第２領域２００，
３００を定め、第５マスクを用いてＰ+ 多結晶珪素を積
層する領域の単結晶珪素が露出されるようにする。
【００３７】図１３に図示した通り、Ｐ+ 多結晶珪素を
全面に積層し、第６マスクを用いてパターニングし、第
２領域３００を覆わないで第１領域２００を覆う多結晶
珪素層１７０を形成する。
全面に積層し、第６マスクを用いてパターニングし、第
２領域３００を覆わないで第１領域２００を覆う多結晶
珪素層１７０を形成する。
【００３８】ついで図１４に示すように、絶縁物質を全
面に積層し、第７マスクを用いて多結晶珪素層１７０と
一緒にパターニングして開口部４００を持つベース多結
晶珪素層１３１，１３２及び絶縁層１６０を形成する。
その後、熱酸化を実施し開口部４００の底に酸化膜５０
０を形成した後、第８マスクを用いてＢＦ2 のようなＰ
型不純物を酸化膜５００を介して注入する。
面に積層し、第７マスクを用いて多結晶珪素層１７０と
一緒にパターニングして開口部４００を持つベース多結
晶珪素層１３１，１３２及び絶縁層１６０を形成する。
その後、熱酸化を実施し開口部４００の底に酸化膜５０
０を形成した後、第８マスクを用いてＢＦ2 のようなＰ
型不純物を酸化膜５００を介して注入する。
【００３９】さらに図１５に示すように、酸化珪素（Si
O2) を全面に積層し、反応性イオン食刻（ＲＩＥ：reac
tive ion etching）し、ベース多結晶珪素層１３１，１
３２を遮る酸化側壁１５１，１５２を開口部４００内に
形成する。
O2) を全面に積層し、反応性イオン食刻（ＲＩＥ：reac
tive ion etching）し、ベース多結晶珪素層１３１，１
３２を遮る酸化側壁１５１，１５２を開口部４００内に
形成する。
【００４０】その後、絶縁層１６０を第９マスクを用い
て食刻し、シンク領域１２１上の部分を開口した後、Ｎ
+ 多結晶珪素を全面に積層し、第１０マスクを用いてパ
ターニングし、エミッタ多結晶珪素１４１及びコレクタ
多結晶珪素層１２２を形成し、再び酸化膜を形成した
後、拡散工程を遂行する。この時、エピ層１２０中に注
入されたＰ型不純物とＰ+ ベース多結晶珪素層１３１及
びＮ+ エミッタ多結晶珪素層１４１中の不純物とがエピ
層１２０内部に拡散され、ベース多結晶珪素１３１，１
３２と接するベース領域１３０、そしてエミッタ多結晶
珪素層１４１と接するエミッタ領域１４０が形成され
る。酸化膜を第１１マスクを用いてパターニングし、ベ
ース多結晶珪素１３１、エミッタ多結晶珪素層１４１及
びコレクタ多結晶珪素層１２２が露出するようにした
後、最後にアルミニウム（Al）を積層して第１２マスク
を用いてパターニングし、ベース多結晶珪素１３１、エ
ミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１
２２とそれぞれ連結されるベース電極、エミッタ電極及
びコレクタ電極を形成して図１６に示すような構造を得
る。
て食刻し、シンク領域１２１上の部分を開口した後、Ｎ
+ 多結晶珪素を全面に積層し、第１０マスクを用いてパ
ターニングし、エミッタ多結晶珪素１４１及びコレクタ
多結晶珪素層１２２を形成し、再び酸化膜を形成した
後、拡散工程を遂行する。この時、エピ層１２０中に注
入されたＰ型不純物とＰ+ ベース多結晶珪素層１３１及
びＮ+ エミッタ多結晶珪素層１４１中の不純物とがエピ
層１２０内部に拡散され、ベース多結晶珪素１３１，１
３２と接するベース領域１３０、そしてエミッタ多結晶
珪素層１４１と接するエミッタ領域１４０が形成され
る。酸化膜を第１１マスクを用いてパターニングし、ベ
ース多結晶珪素１３１、エミッタ多結晶珪素層１４１及
びコレクタ多結晶珪素層１２２が露出するようにした
後、最後にアルミニウム（Al）を積層して第１２マスク
を用いてパターニングし、ベース多結晶珪素１３１、エ
ミッタ多結晶珪素層１４１及びコレクタ多結晶珪素層１
２２とそれぞれ連結されるベース電極、エミッタ電極及
びコレクタ電極を形成して図１６に示すような構造を得
る。
【００４１】
【発明が解決しようとする課題】しかし、このような従
来の双極性トランジスタの製造方法では、エピ層と接し
ているＰ+ 多結晶珪素層より拡散されて入ってくる硼素
（boron)ドープ剤（dopant）によってベース領域を形成
するので、リソグラフィー（lithography)技術上の問題
及び構造上の問題で接合面積を減少させにくいという問
題点を有する。
来の双極性トランジスタの製造方法では、エピ層と接し
ているＰ+ 多結晶珪素層より拡散されて入ってくる硼素
（boron)ドープ剤（dopant）によってベース領域を形成
するので、リソグラフィー（lithography)技術上の問題
及び構造上の問題で接合面積を減少させにくいという問
題点を有する。
【００４２】
【課題を解決するための手段】本発明は、前記問題点を
解決するためのものであり、工程段階を減らしながらも
コレクタ・ベース接合静電容量を減少させることがその
目的である。
解決するためのものであり、工程段階を減らしながらも
コレクタ・ベース接合静電容量を減少させることがその
目的である。
【００４３】前記目的を解決するために二重多結晶珪素
自己整列（セルフアライン）工程を用いて、ベース領域
をＰ+ ベース多結晶珪素層を通じてセルフアラインで形
成し、ベース接続窓をリモート（remote）で形成させ、
コレクタ・ベース接合容量を小さくするようにしてい
る。
自己整列（セルフアライン）工程を用いて、ベース領域
をＰ+ ベース多結晶珪素層を通じてセルフアラインで形
成し、ベース接続窓をリモート（remote）で形成させ、
コレクタ・ベース接合容量を小さくするようにしてい
る。
【００４４】本発明に従う双極性トランジスタは次のよ
うな構成を有する。
うな構成を有する。
【００４５】第１導電型の第１領域と、前記第１領域内
に形成される第２導電型の第２領域と、前記第２領域か
ら離隔された位置に形成される第２導電型の第３領域と
を有する半導体基板と、少なくとも前記第１領域及び第
２領域の一部が露出されるように前記第１領域上に開口
部を有する三重層であって、前記半導体基板上に順次積
層された第１絶縁層と第１導電型の第１多結晶珪素層と
第２絶縁層とからなり、前記開口部側面に前記第１絶縁
層、前記第１多結晶珪素層及び前記第２絶縁層が露出す
る三重層と、前記開口部の側面を覆うように形成され前
記第１多結晶珪素層及び前記第１領域に接続される第１
導電型の多結晶珪素側壁と、前記多結晶珪素側壁を覆う
ように形成された絶縁側壁と、前記開口部に前記第２領
域と接するように形成され、前記絶縁側壁により前記第
１多結晶珪素層、前記多結晶側壁及び前記第１領域と絶
縁される第２導電型の第２多結晶珪素層と、前記第３領
域と接するよう形成され、前記第１及び第２多結晶珪素
層及び前記多結晶珪素側壁と絶縁される第２導電型の第
３多結晶珪素層とを含む。
に形成される第２導電型の第２領域と、前記第２領域か
ら離隔された位置に形成される第２導電型の第３領域と
を有する半導体基板と、少なくとも前記第１領域及び第
２領域の一部が露出されるように前記第１領域上に開口
部を有する三重層であって、前記半導体基板上に順次積
層された第１絶縁層と第１導電型の第１多結晶珪素層と
第２絶縁層とからなり、前記開口部側面に前記第１絶縁
層、前記第１多結晶珪素層及び前記第２絶縁層が露出す
る三重層と、前記開口部の側面を覆うように形成され前
記第１多結晶珪素層及び前記第１領域に接続される第１
導電型の多結晶珪素側壁と、前記多結晶珪素側壁を覆う
ように形成された絶縁側壁と、前記開口部に前記第２領
域と接するように形成され、前記絶縁側壁により前記第
１多結晶珪素層、前記多結晶側壁及び前記第１領域と絶
縁される第２導電型の第２多結晶珪素層と、前記第３領
域と接するよう形成され、前記第１及び第２多結晶珪素
層及び前記多結晶珪素側壁と絶縁される第２導電型の第
３多結晶珪素層とを含む。
【００４６】このような構造の双極性トランジスタを製
造する本発明に従う方法は、第２導電型表面を有する半
導体基板上に第１絶縁層、第１導電型のベース多結晶珪
素層及び第２絶縁層を順次積層して三重層を形成し、こ
の三重層の所望領域に開口部を形成する第１工程と、前
記ベース多結晶珪素層及び第２導電型の前記半導体基板
表面に接するよう、第１導電型の多結晶珪素を前記開口
部の側壁を覆うように被着して多結晶珪素側壁を形成す
る第２工程と、前記多結晶珪素側壁の間に露出する前記
半導体基板の表面に第１導電型の不純物を注入する第３
工程と、前記多結晶珪素側壁及び前記ベース多結晶珪素
層を覆うように絶縁物質を被着して前記開口部内に絶縁
側壁を形成する第４工程と、前記絶縁側壁の間に露出す
る前記半導体基板の表面に接するように第２導電型の多
結晶珪素を被着してエミッタ多結晶珪素層を、前記エミ
ッタ多結晶珪素層とは絶縁された離隔された位置に前記
半導体基板の表面に接するように第２導電型の多結晶珪
素を被着してコレクタ多結晶珪素層をそれぞれ形成する
第５工程と、前記エミッタ多結晶珪素層及び前記多結晶
珪素側壁の不純物を前記半導体基板に拡散させると共
に、前記半導体基板に注入された不純物を拡散させてエ
ミッタ領域及びベース領域を形成する第６工程とを含
む。
造する本発明に従う方法は、第２導電型表面を有する半
導体基板上に第１絶縁層、第１導電型のベース多結晶珪
素層及び第２絶縁層を順次積層して三重層を形成し、こ
の三重層の所望領域に開口部を形成する第１工程と、前
記ベース多結晶珪素層及び第２導電型の前記半導体基板
表面に接するよう、第１導電型の多結晶珪素を前記開口
部の側壁を覆うように被着して多結晶珪素側壁を形成す
る第２工程と、前記多結晶珪素側壁の間に露出する前記
半導体基板の表面に第１導電型の不純物を注入する第３
工程と、前記多結晶珪素側壁及び前記ベース多結晶珪素
層を覆うように絶縁物質を被着して前記開口部内に絶縁
側壁を形成する第４工程と、前記絶縁側壁の間に露出す
る前記半導体基板の表面に接するように第２導電型の多
結晶珪素を被着してエミッタ多結晶珪素層を、前記エミ
ッタ多結晶珪素層とは絶縁された離隔された位置に前記
半導体基板の表面に接するように第２導電型の多結晶珪
素を被着してコレクタ多結晶珪素層をそれぞれ形成する
第５工程と、前記エミッタ多結晶珪素層及び前記多結晶
珪素側壁の不純物を前記半導体基板に拡散させると共
に、前記半導体基板に注入された不純物を拡散させてエ
ミッタ領域及びベース領域を形成する第６工程とを含
む。
【００４７】このようにベース多結晶珪素層下に酸化珪
素或は窒化珪素からなる絶縁層が常に存在しているた
め、拡散工程を進行する時、ベース多結晶珪素層からエ
ピ層に不純物が拡散されない。その代わりに、ベース多
結晶珪素層と接していてエピ層と接する部分が少ない多
結晶珪素側壁から不純物が拡散され外性ベース領域（ex
trinsic base region)が形成されるため、全体ベース領
域の長さが短くなると同時にコレクタ領域との接合面積
が減る。そのため、コレクタ・ベース接合静電容量が減
り素子の動作が速くなる。
素或は窒化珪素からなる絶縁層が常に存在しているた
め、拡散工程を進行する時、ベース多結晶珪素層からエ
ピ層に不純物が拡散されない。その代わりに、ベース多
結晶珪素層と接していてエピ層と接する部分が少ない多
結晶珪素側壁から不純物が拡散され外性ベース領域（ex
trinsic base region)が形成されるため、全体ベース領
域の長さが短くなると同時にコレクタ領域との接合面積
が減る。そのため、コレクタ・ベース接合静電容量が減
り素子の動作が速くなる。
【００４８】
【発明の実施の形態】添付した図面を参考として本発明
の実施の形態に従う双極性トランジスタ及びその製造方
法を、本発明の属している技術分野の中で通常の知識を
持っている者が容易に実施できるよう詳しく説明する。
の実施の形態に従う双極性トランジスタ及びその製造方
法を、本発明の属している技術分野の中で通常の知識を
持っている者が容易に実施できるよう詳しく説明する。
【００４９】図１、図２〜図８は、本発明の実施の形態
に従うＮＰＮ双極性トランジスタの製造方法を工程順序
に従って図示した断面図であり、図１は完成された双極
性トランジスタを表わしている。この図面を参考として
本発明の実施の形態に従う双極性トランジスタの製造方
法を詳しく説明する。
に従うＮＰＮ双極性トランジスタの製造方法を工程順序
に従って図示した断面図であり、図１は完成された双極
性トランジスタを表わしている。この図面を参考として
本発明の実施の形態に従う双極性トランジスタの製造方
法を詳しく説明する。
【００５０】まず、図２に示すように、Ｐ- 半導体基板
１に第１マスクを用いてＮ+ 埋没層１０を形成し、続い
てコレクタ領域の役割をするＮエピ層２０を形成する。
そして、素子を分離させる分離領域（図示されていな
い）を第２マスクを用いて形成した後、第３マスクを用
いてＮ+ コレクタ・シンク領域２１を埋没層１０に接す
るようエピ層２０に形成する。続いて、ＬＯＣＯＳ工程
などを用いて、所定の間隔を置いて互いに隔離されてい
るフィールド酸化膜３１，３２，３３を第４マスクを用
いてエピ層２０に形成する。
１に第１マスクを用いてＮ+ 埋没層１０を形成し、続い
てコレクタ領域の役割をするＮエピ層２０を形成する。
そして、素子を分離させる分離領域（図示されていな
い）を第２マスクを用いて形成した後、第３マスクを用
いてＮ+ コレクタ・シンク領域２１を埋没層１０に接す
るようエピ層２０に形成する。続いて、ＬＯＣＯＳ工程
などを用いて、所定の間隔を置いて互いに隔離されてい
るフィールド酸化膜３１，３２，３３を第４マスクを用
いてエピ層２０に形成する。
【００５１】図２では、コレクタ・シンク領域２１を間
に置いて二つのフィールド酸化膜３２，３３を形成され
ており、またフィールド酸化膜３２と所定の距離を置い
ているフィールド酸化膜３１によって活性領域２が定義
されている。
に置いて二つのフィールド酸化膜３２，３３を形成され
ており、またフィールド酸化膜３２と所定の距離を置い
ているフィールド酸化膜３１によって活性領域２が定義
されている。
【００５２】ここまでは従来の工程と同じであるが、こ
れからの工程は従来の工程とは異なる。
れからの工程は従来の工程とは異なる。
【００５３】図３に示したように、エピ層２０上に酸化
珪素（SiO2）或は窒化珪素（Si3N4)等の絶縁物質及びＰ
+ 多結晶珪素を順次積層して第５マスクを用いてパター
ニングし、活性領域２を覆うがコレクタ・シンク領域３
上は覆わない絶縁層４０及び多結晶珪素５０を形成す
る。
珪素（SiO2）或は窒化珪素（Si3N4)等の絶縁物質及びＰ
+ 多結晶珪素を順次積層して第５マスクを用いてパター
ニングし、活性領域２を覆うがコレクタ・シンク領域３
上は覆わない絶縁層４０及び多結晶珪素５０を形成す
る。
【００５４】続いて、酸化珪素或は窒化珪素等の絶縁物
質を全面に積層した後、第６マスクを用いて絶縁層４０
及び多結晶珪素層５０を同時に食刻し、活性領域２の中
に開口部４を形成し、図４のような構造を得る。この
時、ベース多結晶珪素層５１，５２及び絶縁層４１，４
２，６０が形成された開口部４の側面に露出されるよう
な構造となる。
質を全面に積層した後、第６マスクを用いて絶縁層４０
及び多結晶珪素層５０を同時に食刻し、活性領域２の中
に開口部４を形成し、図４のような構造を得る。この
時、ベース多結晶珪素層５１，５２及び絶縁層４１，４
２，６０が形成された開口部４の側面に露出されるよう
な構造となる。
【００５５】次に、もう一度Ｐ+ 多結晶珪素層を全面に
積層した後、絶縁層６０の高さまで反応性イオン食刻
（ＲＩＥ：reactive ion etching）し開口部４ａの側面
に側壁５３′，５４′を形成してエピ層２０が露出され
るようにすると、図５のような構造になる。
積層した後、絶縁層６０の高さまで反応性イオン食刻
（ＲＩＥ：reactive ion etching）し開口部４ａの側面
に側壁５３′，５４′を形成してエピ層２０が露出され
るようにすると、図５のような構造になる。
【００５６】次に、全面に感光膜（photoresist)（Ｐ
Ｒ）を塗布して時間を調節し反応性イオン食刻して図６
に示すように、絶縁層６０側面の側壁５３′，５４′上
部が露出されるようにする。
Ｒ）を塗布して時間を調節し反応性イオン食刻して図６
に示すように、絶縁層６０側面の側壁５３′，５４′上
部が露出されるようにする。
【００５７】次に、側壁５３′，５４′を選択比を利用
した過度食刻（overetching)により、ベース多結晶珪素
層５１，５２と接する多結晶珪素層５３，５４が形成さ
れるようにする。この時、多結晶珪素側壁５３′，５
４′はベース多結晶珪素層５１，５２の高さまで残って
いるのが望ましい。また最少限ベース多結晶珪素層５
１，５２と電気的に連結できるようにする。また、エピ
層２０が二つの多結晶珪素側壁５３′，５４′の間に露
出されるようにする。
した過度食刻（overetching)により、ベース多結晶珪素
層５１，５２と接する多結晶珪素層５３，５４が形成さ
れるようにする。この時、多結晶珪素側壁５３′，５
４′はベース多結晶珪素層５１，５２の高さまで残って
いるのが望ましい。また最少限ベース多結晶珪素層５
１，５２と電気的に連結できるようにする。また、エピ
層２０が二つの多結晶珪素側壁５３′，５４′の間に露
出されるようにする。
【００５８】ついで、図７に示されるように、感光膜
（ＰＲ）を除去した後、熱酸化を実施し側壁５３，５４
及び露出されたエピ層２０に酸化膜５５を形成し、第７
マスクを用いてＢＦ2 等のＰ型不純物を注入する。この
酸化膜５５は、イオンを注入する時、緩衝用として使う
ためのものであり、熱酸化過程で多結晶珪素側壁５３，
５４からＰ型不純物がエピ層２０に拡散されて入ってい
く。
（ＰＲ）を除去した後、熱酸化を実施し側壁５３，５４
及び露出されたエピ層２０に酸化膜５５を形成し、第７
マスクを用いてＢＦ2 等のＰ型不純物を注入する。この
酸化膜５５は、イオンを注入する時、緩衝用として使う
ためのものであり、熱酸化過程で多結晶珪素側壁５３，
５４からＰ型不純物がエピ層２０に拡散されて入ってい
く。
【００５９】続いて、図８のように、酸化珪素等の絶縁
物質を全面に積層した後、反応性イオン食刻して多結晶
珪素側壁５３，５４を覆い、ベース多結晶珪素層５１，
５２が露出されないよう絶縁側壁６４，６５を形成す
る。この時、絶縁側壁６４，６５の高さは絶縁層６０の
高さとほぼ同一となるようにし、また絶縁側壁６４，６
５の間にある酸化膜５５は除外されてエピ層２０が露出
される。
物質を全面に積層した後、反応性イオン食刻して多結晶
珪素側壁５３，５４を覆い、ベース多結晶珪素層５１，
５２が露出されないよう絶縁側壁６４，６５を形成す
る。この時、絶縁側壁６４，６５の高さは絶縁層６０の
高さとほぼ同一となるようにし、また絶縁側壁６４，６
５の間にある酸化膜５５は除外されてエピ層２０が露出
される。
【００６０】第８マスクを用いて絶縁層６０を食刻し、
Ｎ+ シンク領域２１上にコレクタ接続窓を形成する。つ
いで、Ｎ+ 多結晶珪素を全面に積層し、第９マスクを用
いてパターニングし、絶縁側壁６４，６５の間に露出さ
れたエピ層２０と接するエミッタ多結晶珪素層７１及び
コレクタ・シンク領域２１と接するコレクタ多結晶珪素
層７２を形成する。
Ｎ+ シンク領域２１上にコレクタ接続窓を形成する。つ
いで、Ｎ+ 多結晶珪素を全面に積層し、第９マスクを用
いてパターニングし、絶縁側壁６４，６５の間に露出さ
れたエピ層２０と接するエミッタ多結晶珪素層７１及び
コレクタ・シンク領域２１と接するコレクタ多結晶珪素
層７２を形成する。
【００６１】続いて、絶縁物質を積層した後、熱処理を
施し、拡散工程を通じてエミッタ多結晶珪素層７１及び
多結晶珪素側壁５３，５４内の不純物をエピ層２０に拡
散させると同時にエピ層２０に注入された不純物を拡散
させ、エミッタ領域２３及びベース領域２２を形成す
る。
施し、拡散工程を通じてエミッタ多結晶珪素層７１及び
多結晶珪素側壁５３，５４内の不純物をエピ層２０に拡
散させると同時にエピ層２０に注入された不純物を拡散
させ、エミッタ領域２３及びベース領域２２を形成す
る。
【００６２】その後、絶縁物質を第１０マスクを用いて
食刻し、ベース多結晶珪素層５１、エミッタ多結晶珪素
層７１及びコレクタ多結晶珪素層７２が露出されるよう
にする。
食刻し、ベース多結晶珪素層５１、エミッタ多結晶珪素
層７１及びコレクタ多結晶珪素層７２が露出されるよう
にする。
【００６３】最後に導電物質を積層して第１１マスクを
用いてパターニングし、ベース多結晶珪素層５１、エミ
ッタ多結晶珪素層７１及びコレクタ多結晶珪素層７２に
それぞれ接するベース電極９１、エミッタ電極９２及び
コレクタ電極９３を形成すると図１に示すように本発明
の実施の形態に従う双極性トランジスタが完成される。
用いてパターニングし、ベース多結晶珪素層５１、エミ
ッタ多結晶珪素層７１及びコレクタ多結晶珪素層７２に
それぞれ接するベース電極９１、エミッタ電極９２及び
コレクタ電極９３を形成すると図１に示すように本発明
の実施の形態に従う双極性トランジスタが完成される。
【００６４】このように形成された双極性トランジスタ
は次のような構造を持つ。
は次のような構造を持つ。
【００６５】Ｐ- 基板１上にコレクタ領域の役割をする
Ｎエピ層２０が形成されており、エピ層と基板１との間
には埋没層１０が形成されている。
Ｎエピ層２０が形成されており、エピ層と基板１との間
には埋没層１０が形成されている。
【００６６】エピ層２０に形成されているＰ+ ベース領
域２２上には薄いＮ+ エミッタ領域が形成されている。
エピ層２０に形成されており埋没層１０と接しているＮ
+ コレクタ・シンク領域２１はフィールド酸化膜３２を
境目にベース領域２２と隔離されており、Ｎ+ 多結晶珪
素からなるコレクタ多結晶珪素層７２を介してコレクタ
電極９３と連結されている。
域２２上には薄いＮ+ エミッタ領域が形成されている。
エピ層２０に形成されており埋没層１０と接しているＮ
+ コレクタ・シンク領域２１はフィールド酸化膜３２を
境目にベース領域２２と隔離されており、Ｎ+ 多結晶珪
素からなるコレクタ多結晶珪素層７２を介してコレクタ
電極９３と連結されている。
【００６７】ベース領域２２はＰ+ 多結晶珪素からなる
多結晶珪素側壁５３及びこれと連結されているベース多
結晶珪素層５１を介してベース電極９１と連結されてお
り、エミッタ領域２３はＮ+ 多結晶珪素からなるエミッ
タ多結晶珪素層７１を介してエミッタ電極９２と連結さ
れている。
多結晶珪素側壁５３及びこれと連結されているベース多
結晶珪素層５１を介してベース電極９１と連結されてお
り、エミッタ領域２３はＮ+ 多結晶珪素からなるエミッ
タ多結晶珪素層７１を介してエミッタ電極９２と連結さ
れている。
【００６８】多結晶珪素側壁５３，５４上にこれを覆う
ように絶縁側壁６４，６５が形成されていて、多結晶珪
素側壁５３，５４がエミッタ領域２３及びエミッタ多結
晶珪素層７１と隔離され、ベース領域２２がエミッタ多
結晶珪素層７１と隔離されている。
ように絶縁側壁６４，６５が形成されていて、多結晶珪
素側壁５３，５４がエミッタ領域２３及びエミッタ多結
晶珪素層７１と隔離され、ベース領域２２がエミッタ多
結晶珪素層７１と隔離されている。
【００６９】ベース多結晶珪素層５１，５２下には第１
絶縁層４１，４２が形成されていてベース多結晶珪素層
５１，５２がエピ層２０と直接接触しない。
絶縁層４１，４２が形成されていてベース多結晶珪素層
５１，５２がエピ層２０と直接接触しない。
【００７０】三つの電極９１，９２，９３は第３絶縁層
８１，８２，８３によって電気的に隔離されていて、ベ
ース多結晶珪素層５１，５２とエミッタ多結晶珪素層７
１とはベース多結晶珪素層５１上に形成されている第２
絶縁層６１，６２及び絶縁側壁６４，６５によって隔離
されている。また、ベース多結晶珪素層５２とコレクタ
多結晶珪素層７２とは第２絶縁層６２によって隔離され
ている。
８１，８２，８３によって電気的に隔離されていて、ベ
ース多結晶珪素層５１，５２とエミッタ多結晶珪素層７
１とはベース多結晶珪素層５１上に形成されている第２
絶縁層６１，６２及び絶縁側壁６４，６５によって隔離
されている。また、ベース多結晶珪素層５２とコレクタ
多結晶珪素層７２とは第２絶縁層６２によって隔離され
ている。
【００７１】
【発明の効果】以上のように製造された本発明に従う双
極性トランジスタでは、Ｐ+ ベース多結晶珪素層下に酸
化珪素或は窒化珪素からなる絶縁層が常に存在している
ため、拡散工程を進行する時、ベース多結晶珪素層から
エピ層に不純物が拡散されない。その代わりにベース多
結晶珪素層と接続していてエピ層と接する部分が少ない
多結晶珪素側壁から不純物が拡散され外性ベース領域が
形成されるため全体ベース領域の長さが短くなると同時
にコレクタ領域との接合面積が減る。従ってコレクタ・
ベース接合静電容量が減り素子の動作速度が速くなる。
極性トランジスタでは、Ｐ+ ベース多結晶珪素層下に酸
化珪素或は窒化珪素からなる絶縁層が常に存在している
ため、拡散工程を進行する時、ベース多結晶珪素層から
エピ層に不純物が拡散されない。その代わりにベース多
結晶珪素層と接続していてエピ層と接する部分が少ない
多結晶珪素側壁から不純物が拡散され外性ベース領域が
形成されるため全体ベース領域の長さが短くなると同時
にコレクタ領域との接合面積が減る。従ってコレクタ・
ベース接合静電容量が減り素子の動作速度が速くなる。
【図１】本発明による半導体装置の構造を示す断面図。
【図２】本発明の製造方法をその工程順に従って図示し
た断面図（その１）。
た断面図（その１）。
【図３】本発明の製造方法をその工程順に従って図示し
た断面図（その２）。
た断面図（その２）。
【図４】本発明の製造方法をその工程順に従って図示し
た断面図（その３）。
た断面図（その３）。
【図５】本発明の製造方法をその工程順に従って図示し
た断面図（その４）。
た断面図（その４）。
【図６】本発明の製造方法をその工程順に従って図示し
た断面図（その５）。
た断面図（その５）。
【図７】本発明の製造方法をその工程順に従って図示し
た断面図（その６）。
た断面図（その６）。
【図８】本発明の製造方法をその工程順に従って図示し
た断面図（その７）。
た断面図（その７）。
【図９】従来の半導体装置の構造を示す断面図。
【図１０】共通エミッタ双極性トランジスタの回路図。
【図１１】負荷抵抗を持っている場合の小信号等価回路
図。
図。
【図１２】従来の製造方法をその工程順に従って図示し
た断面図（その１）。
た断面図（その１）。
【図１３】従来の製造方法をその工程順に従って図示し
た断面図（その２）。
た断面図（その２）。
【図１４】従来の製造方法をその工程順に従って図示し
た断面図（その３）。
た断面図（その３）。
【図１５】従来の製造方法をその工程順に従って図示し
た断面図（その４）。
た断面図（その４）。
【図１６】従来の製造方法をその工程順に従って図示し
た断面図（その５）。
た断面図（その５）。
１ Ｐ- 基板 ４ 開口部 １０ 埋没層 ２０ エピ層 ２２ ベース領域 ２３ エミッタ領域 ５１，５２ Ｐ+ ベース多結晶珪素層 ５３，５４ Ｐ+ ベース多結晶珪素側壁 ６１，６２，６３ 絶縁膜 ６４，６５ 絶縁側壁 ７１ Ｎ+ エミッタ多結晶珪素層 ７２ コレクタ多結晶珪素層 ９２ エミッタ電極 ９３ コレクタ電極
Claims (6)
- 【請求項１】 第１導電型の第１領域と、前記第１領域
内に形成される第２導電型の第２領域と、前記第２領域
から離隔された位置に形成される第２導電型の第３領域
とを有する半導体基板と、 少なくとも前記第１領域及び第２領域の一部が露出され
るように前記第１領域上に開口部を有する三重層であっ
て、前記半導体基板上に順次積層された第１絶縁層と第
１導電型の第１多結晶珪素層と第２絶縁層とからなり、
前記開口部側面に前記第１絶縁層、前記第１多結晶珪素
層及び前記第２絶縁層が露出する三重層と、 前記開口部の側面を覆うように形成され前記第１多結晶
珪素層及び前記第１領域に接続される第１導電型の多結
晶珪素側壁と、 前記多結晶珪素側壁を覆うように形成された絶縁側壁
と、 前記開口部に前記第２領域と接するように形成され、前
記絶縁側壁によりにより前記第１多結晶珪素層、前記多
結晶側壁及び前記第１領域と絶縁される第２導電型の第
２多結晶珪素層と、 前記第３領域と接するよう形成され、前記第１及び第２
多結晶珪素層及び前記多結晶珪素側壁と絶縁される第２
導電型の第３多結晶珪素層とを含むことを特徴とする半
導体装置。 - 【請求項２】 第２導電型表面を有する半導体基板上に
第１絶縁層、第１導電型のベース多結晶珪素層及び第２
絶縁層を順次積層して三重層を形成し、この三重層の所
望領域に開口部を形成する第１工程と、 前記ベース多結晶珪素層及び第２導電型の前記半導体基
板表面に接するよう、第１導電型の多結晶珪素を前記開
口部の側壁を覆うように被着して多結晶珪素側壁を形成
する第２工程と、 前記多結晶珪素側壁の間に露出する前記半導体基板の表
面に第１導電型の不純物を注入する第３工程と、 前記多結晶珪素側壁及び前記ベース多結晶珪素層を覆う
ように絶縁物質を被着して前記開口部内に絶縁側壁を形
成する第４工程と、 前記絶縁側壁の間に露出する前記半導体基板の表面に接
するように第２導電型の多結晶珪素を被着してエミッタ
多結晶珪素層を、前記エミッタ多結晶珪素層とは絶縁さ
れた離隔された位置に前記半導体基板の表面に接するよ
うに第２導電型の多結晶珪素を被着してコレクタ多結晶
珪素層をそれぞれ形成する第５工程と、 前記エミッタ多結晶珪素層及び前記多結晶珪素側壁の不
純物を前記半導体基板に拡散させると共に、前記半導体
基板に注入された不純物を拡散させてエミッタ領域及び
ベース領域を形成する第６工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記多結晶珪素側壁の高さは前記ベース
多結晶珪素層の高さとほぼ同一に形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記絶縁側壁の高さは前記第２絶縁層の
高さとほぼ同一に形成することを特徴とする請求項２ま
たは請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項２記載の半
導体装置の製造方法。 - 【請求項６】 前記第２工程は、 第１導電型の多結晶珪素を積層した後、反応性イオン食
刻により前記開口部の底面の前記半導体基板表面が露出
されるようにすると同時に、前記開口部の側面に側壁を
形成する工程と、 感光膜を塗布し反応性イオン食刻により前記三重層側面
の前記側壁上部を露出させる工程と、 前記側壁を過度食刻し、前記ベース多結晶珪素層の高さ
とほぼ同一な高さとなるよう多結晶珪素側壁を形成する
工程と、 残った前記感光膜を除去する工程とを含むことを特徴と
する請求項２記載の半導体装置の製造方法。
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