JPH0981457A - キャッシュ記憶制御装置 - Google Patents
キャッシュ記憶制御装置Info
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- JPH0981457A JPH0981457A JP7238011A JP23801195A JPH0981457A JP H0981457 A JPH0981457 A JP H0981457A JP 7238011 A JP7238011 A JP 7238011A JP 23801195 A JP23801195 A JP 23801195A JP H0981457 A JPH0981457 A JP H0981457A
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Abstract
(57)【要約】
【課題】高速なキャッシュ読出し動作を実現する。
【解決手段】バンクデータＤ０，Ｄ１のうちの前のアク
セス時の選択バンクデータを引続き選択バンクデータＳ
Ｄとして選択するようにセレクタ８を設定し、その後供
給を受けたバンク選択信号Ｃ０，Ｃ１のいずれか一方に
対応するバンクデータが選択バンクデータＳＤと異る場
合にはセレクタ８の設定を切替るセレクタ制御回路９を
備える。
セス時の選択バンクデータを引続き選択バンクデータＳ
Ｄとして選択するようにセレクタ８を設定し、その後供
給を受けたバンク選択信号Ｃ０，Ｃ１のいずれか一方に
対応するバンクデータが選択バンクデータＳＤと異る場
合にはセレクタ８の設定を切替るセレクタ制御回路９を
備える。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュ記憶制御
装置に関し、特に情報処理装置のセットアソシアティブ
方式のキャッシュ記憶制御装置に関する。
装置に関し、特に情報処理装置のセットアソシアティブ
方式のキャッシュ記憶制御装置に関する。
【０００２】
【従来の技術】比較的高速の中央演算処理装置（ＣＰ
Ｕ）と比較的低速の主記憶との間に小容量高速のメモリ
を設け、ＣＰＵから主記憶への見掛けのアクセス速度を
向上するキャッシュ記憶（キャッシュ）は広く用いられ
ている。このうち最も一般的なセットアソシアティブ方
式は、キャッシュメモリと主記憶を同一の大きさ（数語
長のデータの集まり）のブロックに分割し、それを単位
として対応ずける（マッピング）。ＣＰＵ・キャッシュ
間のデータの授受は１語単位で行われ、キャッシュ・Ｃ
ＰＵ間のデータの授受はブロック単位で行なわれる。ま
た、キャッシュ内は複数のブロックから成るセットに分
割される。
Ｕ）と比較的低速の主記憶との間に小容量高速のメモリ
を設け、ＣＰＵから主記憶への見掛けのアクセス速度を
向上するキャッシュ記憶（キャッシュ）は広く用いられ
ている。このうち最も一般的なセットアソシアティブ方
式は、キャッシュメモリと主記憶を同一の大きさ（数語
長のデータの集まり）のブロックに分割し、それを単位
として対応ずける（マッピング）。ＣＰＵ・キャッシュ
間のデータの授受は１語単位で行われ、キャッシュ・Ｃ
ＰＵ間のデータの授受はブロック単位で行なわれる。ま
た、キャッシュ内は複数のブロックから成るセットに分
割される。
【０００３】主記憶中のあるブロックをキャッシュに格
納する場合には、そのブロックの主記憶中でのアドレス
に対応してキャッシュ内の上記ブロック格納セットが決
まり、さらにその格納セット内の上記ブロック格納ブロ
ックは、ランダム法，ＬＲＵ法等の予め定められたアル
ゴリズムによって決定される。
納する場合には、そのブロックの主記憶中でのアドレス
に対応してキャッシュ内の上記ブロック格納セットが決
まり、さらにその格納セット内の上記ブロック格納ブロ
ックは、ランダム法，ＬＲＵ法等の予め定められたアル
ゴリズムによって決定される。
【０００４】近年の情報処理装置に対する高速動作への
要求は益々増大する傾向にあり、より一層のキャッシュ
読出し動作の高速化が求められている。
要求は益々増大する傾向にあり、より一層のキャッシュ
読出し動作の高速化が求められている。
【０００５】キャッシュ読出し動作の高速化を図った従
来のこの種のキャッシュ制御用の第１のキャッシュ記憶
制御装置をブロックで示す図４を参照すると、この従来
のキャッシュ記憶制御装置は、２ウェイセットアソシア
ティブ方式であり、ＣＰＵ１と、キャッシュ記憶２と、
主記憶３とを備える。
来のこの種のキャッシュ制御用の第１のキャッシュ記憶
制御装置をブロックで示す図４を参照すると、この従来
のキャッシュ記憶制御装置は、２ウェイセットアソシア
ティブ方式であり、ＣＰＵ１と、キャッシュ記憶２と、
主記憶３とを備える。
【０００６】キャッシュ記憶２は、１セットを構成する
２つのブロックである０バンク４，１バンク５と、アド
レスＡＡのタグ部ＴＡと０バンク４のアクセスデータ４
１のタグ部Ｔ０とを比較し一致に応答して選択バンク信
号Ｃ０を出力する比較器６と、アドレスＡＡのタグ部Ｔ
Ａと１バンク５のアクセスデータ５１のタグ部Ｔ１とを
比較し一致に応答して選択バンク信号Ｃ１を出力する比
較器７と、選択バンク信号Ｃ０の供給に応答して０バン
ク４のアクセスデータ４１のブロック内オフセットＯＡ
で指定されたデータ部Ｄ０（バンクデータＤ０）を選択
し選択バンク信号Ｃ１の供給に応答して１バンク５のア
クセスデータ５１のブロック内オフセットＯＡで指定さ
れたデータ部Ｄ１（バンクデータＤ１）を選択して選択
バンクデータＳＤをＣＰＵに供給するセレクタ８とを備
える。
２つのブロックである０バンク４，１バンク５と、アド
レスＡＡのタグ部ＴＡと０バンク４のアクセスデータ４
１のタグ部Ｔ０とを比較し一致に応答して選択バンク信
号Ｃ０を出力する比較器６と、アドレスＡＡのタグ部Ｔ
Ａと１バンク５のアクセスデータ５１のタグ部Ｔ１とを
比較し一致に応答して選択バンク信号Ｃ１を出力する比
較器７と、選択バンク信号Ｃ０の供給に応答して０バン
ク４のアクセスデータ４１のブロック内オフセットＯＡ
で指定されたデータ部Ｄ０（バンクデータＤ０）を選択
し選択バンク信号Ｃ１の供給に応答して１バンク５のア
クセスデータ５１のブロック内オフセットＯＡで指定さ
れたデータ部Ｄ１（バンクデータＤ１）を選択して選択
バンクデータＳＤをＣＰＵに供給するセレクタ８とを備
える。
【０００７】次に、図４を参照して、従来のキャッシュ
記憶制御装置の動作について説明すると、まず、ＣＰＵ
１がキャッシュ記憶２に対し、アドレスＡＡを発行す
る。このアドレスＡＡは、このアドレスＡＡがどのブロ
ックに属するかを示すＴＡＧ部ＴＡと、そのブロックに
対応するセットを示すインデックス部ＩＡと、ブロック
内での位置を示すブロック内オフセットＯＡとから成
る。次に、インデックス部ＩＡの情報により、キャッシ
ュ２中のセットを選択する。前述のように２ウェイセッ
トアソシアティブ方式であるため、０バンク４，１バン
ク５の該当部分であるアクセスデータ４１，５１を選択
する。次に、選択したセットの両バンクのアＭセスデー
タ４１，５１からタグＴ０，Ｔ１を読出し、比較器６，
７はこれらタグＴ０，Ｔ１とアドレスＡＡのタグＴＡと
をそれぞれ比較する。これらの比較動作と並行して、ア
クセスデータ４１，５１の各々のデータ部からブロック
内オフセットＯＡでアクセスされるバンクデータＤ０，
Ｄ１をセレクタ８に読出する。上記比較結果、セレクタ
８はバンクデータＤ０，Ｄ１のうちタグの一致した方の
バンクデータを選択バンクデータＳＤとして選択するよ
う設定され、この選択バンクデータＳＤを選択する。次
に、この選択バンクデータＳＤをＣＰＵ１へ送る。
記憶制御装置の動作について説明すると、まず、ＣＰＵ
１がキャッシュ記憶２に対し、アドレスＡＡを発行す
る。このアドレスＡＡは、このアドレスＡＡがどのブロ
ックに属するかを示すＴＡＧ部ＴＡと、そのブロックに
対応するセットを示すインデックス部ＩＡと、ブロック
内での位置を示すブロック内オフセットＯＡとから成
る。次に、インデックス部ＩＡの情報により、キャッシ
ュ２中のセットを選択する。前述のように２ウェイセッ
トアソシアティブ方式であるため、０バンク４，１バン
ク５の該当部分であるアクセスデータ４１，５１を選択
する。次に、選択したセットの両バンクのアＭセスデー
タ４１，５１からタグＴ０，Ｔ１を読出し、比較器６，
７はこれらタグＴ０，Ｔ１とアドレスＡＡのタグＴＡと
をそれぞれ比較する。これらの比較動作と並行して、ア
クセスデータ４１，５１の各々のデータ部からブロック
内オフセットＯＡでアクセスされるバンクデータＤ０，
Ｄ１をセレクタ８に読出する。上記比較結果、セレクタ
８はバンクデータＤ０，Ｄ１のうちタグの一致した方の
バンクデータを選択バンクデータＳＤとして選択するよ
う設定され、この選択バンクデータＳＤを選択する。次
に、この選択バンクデータＳＤをＣＰＵ１へ送る。
【０００８】なお、上述の動作はキャッシュ２がヒット
した場合であり、キャッシュ２がミスした時は、上記比
較動作で両バンクのタグＴ０，Ｔ１の両方共不一致とな
り、ＣＰＵ１はその情報を受け取り、主記憶３とキャッ
シュ２間でデータを置換する等の動作を行う。
した場合であり、キャッシュ２がミスした時は、上記比
較動作で両バンクのタグＴ０，Ｔ１の両方共不一致とな
り、ＣＰＵ１はその情報を受け取り、主記憶３とキャッ
シュ２間でデータを置換する等の動作を行う。
【０００９】以上説明した従来の第１のキャッシュ制御
装置では、タグを比較しその比較結果を用いてセレクタ
の設定を行う動作と、ブロック内のオフセットＯＡを用
いてデータを読出す動作とを並行して行うことによりキ
ャッシュ読み出し動作の高速化を図っている。しかし、
通常は上記データの読出動作所要時間に比して上記タグ
比較結果によるセレクタ設定の所要時間はかなり長く、
連想メモリと呼ばれる記憶素子を用いる等の高速化手法
を採用しても、上記タグ比較／セレクタ設定所要時間
は、上記データ読出時間の概ね２〜３倍以上である。さ
らに、上述の２ウェイセットアソシアティブ方式に対し
て、４ウェイ，８ウェイと連想度が大きくなるにしたが
い上記タグ比較動作所要時間は増大する。
装置では、タグを比較しその比較結果を用いてセレクタ
の設定を行う動作と、ブロック内のオフセットＯＡを用
いてデータを読出す動作とを並行して行うことによりキ
ャッシュ読み出し動作の高速化を図っている。しかし、
通常は上記データの読出動作所要時間に比して上記タグ
比較結果によるセレクタ設定の所要時間はかなり長く、
連想メモリと呼ばれる記憶素子を用いる等の高速化手法
を採用しても、上記タグ比較／セレクタ設定所要時間
は、上記データ読出時間の概ね２〜３倍以上である。さ
らに、上述の２ウェイセットアソシアティブ方式に対し
て、４ウェイ，８ウェイと連想度が大きくなるにしたが
い上記タグ比較動作所要時間は増大する。
【００１０】また、特開平１−１１６７４５号公報記載
の従来の第２のキャッシュメモリ制御装置は、タグ索引
時間の短縮を目的としたものであり、前回アクセスのあ
ったタグ情報を保持するアドレスラッチを設け、次回ア
クセス時のタグ情報との比較を行う。
の従来の第２のキャッシュメモリ制御装置は、タグ索引
時間の短縮を目的としたものであり、前回アクセスのあ
ったタグ情報を保持するアドレスラッチを設け、次回ア
クセス時のタグ情報との比較を行う。
【００１１】さらに、特開平３−２２０５４号公報記載
の従来の第３のキャッシュメモリ制御装置は、キャッシ
ュミス時の主記憶からキャッシュへのブロックロード時
間の短縮のため、キャッシュアクセス時に並行して主記
憶へのアクセスを開始し、主記憶とキャッシュメモリの
間に配置されたロードバッファに主記憶のデータを保持
する。しかしながら、これはあくまでもキャッシュミス
時のミスペナルティの短縮により、平均的なメモリアク
セス時間の短縮を目的としており、キャッシュヒット時
の読出し動作の高速化の手法ではない。
の従来の第３のキャッシュメモリ制御装置は、キャッシ
ュミス時の主記憶からキャッシュへのブロックロード時
間の短縮のため、キャッシュアクセス時に並行して主記
憶へのアクセスを開始し、主記憶とキャッシュメモリの
間に配置されたロードバッファに主記憶のデータを保持
する。しかしながら、これはあくまでもキャッシュミス
時のミスペナルティの短縮により、平均的なメモリアク
セス時間の短縮を目的としており、キャッシュヒット時
の読出し動作の高速化の手法ではない。
【００１２】
【発明が解決しようとする課題】上述した従来の第１，
第２のキャッシュ記憶制御装置は、タグを比較しその比
較結果を用いてセレクタの設定を行う動作と、ブロック
内オフセットを用いてデータを読出す動作とを並行して
行うことによりキャッシュ読出し動作の高速化を図って
いるが、通常は上記データの読出動作所要時間に比して
上記タグ比較結果によるセレクタ設定動作の所要時間は
約２〜３倍以上と大きいため、高速化に対する大きな障
害となるという欠点があった。
第２のキャッシュ記憶制御装置は、タグを比較しその比
較結果を用いてセレクタの設定を行う動作と、ブロック
内オフセットを用いてデータを読出す動作とを並行して
行うことによりキャッシュ読出し動作の高速化を図って
いるが、通常は上記データの読出動作所要時間に比して
上記タグ比較結果によるセレクタ設定動作の所要時間は
約２〜３倍以上と大きいため、高速化に対する大きな障
害となるという欠点があった。
【００１３】さらに、上述の２ウェイセットアソシアテ
ィブ方式に対して、４ウェイ，８ウェイと連想度が大き
くなるにしたがい上記タグ比較動作所要時間は増大する
という問題点があった。
ィブ方式に対して、４ウェイ，８ウェイと連想度が大き
くなるにしたがい上記タグ比較動作所要時間は増大する
という問題点があった。
【００１４】
【課題を解決するための手段】本発明のキャッシュ記憶
制御装置は、それぞれ１セットを構成する第１，第２の
バンクと、アドレス信号のタグであるアドレスタグ部と
前記第１のバンクの第１のアクセスデータの第１のタグ
部とを比較し一致に応答して第１のバンク選択信号を出
力する第１の比較器と、前記アドレスタグ部と前記第２
のバンクの第２のアクセスデータの第２のタグ部とを比
較し一致に応答して第２のバンク選択信号を出力する第
２の比較器と、前記第１，第２のアクセスデータの各々
の第１，第２のバンクデータ部のいずれか一方を選択し
て選択バンクデータをＣＰＵに供給するセレクタとを備
えるキャッシュ記憶制御装置において、前記第１，第２
のバンクデータのうちの前のアクセス時の選択バンクデ
ータを引続き前記選択バンクデータとして選択するよう
に前記セレクタを設定しその後供給を受けた前記第１，
第２のバンク選択信号のいずれか一方に対応するバンク
データが前記選択バンクデータと異る場合には前記セレ
クタの設定を切替るセレクタ制御回路を備えて構成され
ている。
制御装置は、それぞれ１セットを構成する第１，第２の
バンクと、アドレス信号のタグであるアドレスタグ部と
前記第１のバンクの第１のアクセスデータの第１のタグ
部とを比較し一致に応答して第１のバンク選択信号を出
力する第１の比較器と、前記アドレスタグ部と前記第２
のバンクの第２のアクセスデータの第２のタグ部とを比
較し一致に応答して第２のバンク選択信号を出力する第
２の比較器と、前記第１，第２のアクセスデータの各々
の第１，第２のバンクデータ部のいずれか一方を選択し
て選択バンクデータをＣＰＵに供給するセレクタとを備
えるキャッシュ記憶制御装置において、前記第１，第２
のバンクデータのうちの前のアクセス時の選択バンクデ
ータを引続き前記選択バンクデータとして選択するよう
に前記セレクタを設定しその後供給を受けた前記第１，
第２のバンク選択信号のいずれか一方に対応するバンク
データが前記選択バンクデータと異る場合には前記セレ
クタの設定を切替るセレクタ制御回路を備えて構成され
ている。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図４と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のキャッシュ記憶制御装置は、従来と
共通のＣＰＵ１と、主記憶３と、キャッシュ２の代りに
従来と共通の０バンク４，１バンク５と比較器６，７と
セレクタ８とに加えて前アクセス時に選択した選択バン
クデータを引続き選択バンクデータＳＤとして選択する
ようにセレクタ８を制御するとともに比較器６，７の各
々の選択バンク信号Ｃ０，Ｃ１対応のバンクデータが上
記選択バンクデータＳＤと異る場合にはセレクタ８の設
定を切替るともにＣＰＵ１にこの切替情報ＳＳを供給す
るセレクタ制御回路９を備えるキャッシュ２Ａを備え
る。
を図４と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のキャッシュ記憶制御装置は、従来と
共通のＣＰＵ１と、主記憶３と、キャッシュ２の代りに
従来と共通の０バンク４，１バンク５と比較器６，７と
セレクタ８とに加えて前アクセス時に選択した選択バン
クデータを引続き選択バンクデータＳＤとして選択する
ようにセレクタ８を制御するとともに比較器６，７の各
々の選択バンク信号Ｃ０，Ｃ１対応のバンクデータが上
記選択バンクデータＳＤと異る場合にはセレクタ８の設
定を切替るともにＣＰＵ１にこの切替情報ＳＳを供給す
るセレクタ制御回路９を備えるキャッシュ２Ａを備え
る。
【００１６】次に、図１を参照して本実施の形態の動作
について説明すると、まず、従来と同様にＣＰＵ１がキ
ャッシュ記憶２に対し、アドレスＡＡを発行する。次
に、インデックス部ＩＡの情報により、キャッシュ２中
のセットすなわち０バンク４，１バンク５の該当部分で
あるアクセスデータ４１，５１を選択する。アクセスデ
ータ４１，５１の各々のバンクデータＤ０，Ｄ１をセレ
クタ８に読出す。セレクタ８はセレクタ制御回路９から
の制御信号ＣＳにより前回アクセスしたバンクデータす
なわち前回の選択バンクデータＳＤをこのアクセスの選
択バンクデータＳＤとして選択しバンクデータＤ０，Ｄ
１のうちこの選択バンクデータＳＤ対応のデータを出力
するよう設定されている。したがって、この選択バンク
データＳＤはそのままＣＰＵ１に転送される。
について説明すると、まず、従来と同様にＣＰＵ１がキ
ャッシュ記憶２に対し、アドレスＡＡを発行する。次
に、インデックス部ＩＡの情報により、キャッシュ２中
のセットすなわち０バンク４，１バンク５の該当部分で
あるアクセスデータ４１，５１を選択する。アクセスデ
ータ４１，５１の各々のバンクデータＤ０，Ｄ１をセレ
クタ８に読出す。セレクタ８はセレクタ制御回路９から
の制御信号ＣＳにより前回アクセスしたバンクデータす
なわち前回の選択バンクデータＳＤをこのアクセスの選
択バンクデータＳＤとして選択しバンクデータＤ０，Ｄ
１のうちこの選択バンクデータＳＤ対応のデータを出力
するよう設定されている。したがって、この選択バンク
データＳＤはそのままＣＰＵ１に転送される。
【００１７】以上の動作と並行して、選択したセットの
両バンクのアクセスデータ４１，５１からタグＴ０，Ｔ
１を読出し、比較器６，７はこれらタグＴ０，Ｔ１とア
ドレスＡＡのタグＴＡとをそれぞれ比較する。この比較
でタグの一致したバンクデータとセレクタ８の選択バン
クデータとが異なる場合には、セレクタ制御回路９はセ
レクタ８の設定を切替えるとともにＣＰＵ１へこの切替
情報ＳＳを送る。既に選択バンクデータＳＤを受領した
ＣＰＵ１は次の処理に進んでいるが、切替情報ＳＳの受
領時点で選択バンクデータＳＤ受領以前の状態を回復
し、アクセスデータ４１，５１の選択動作に復帰する。
両バンクのアクセスデータ４１，５１からタグＴ０，Ｔ
１を読出し、比較器６，７はこれらタグＴ０，Ｔ１とア
ドレスＡＡのタグＴＡとをそれぞれ比較する。この比較
でタグの一致したバンクデータとセレクタ８の選択バン
クデータとが異なる場合には、セレクタ制御回路９はセ
レクタ８の設定を切替えるとともにＣＰＵ１へこの切替
情報ＳＳを送る。既に選択バンクデータＳＤを受領した
ＣＰＵ１は次の処理に進んでいるが、切替情報ＳＳの受
領時点で選択バンクデータＳＤ受領以前の状態を回復
し、アクセスデータ４１，５１の選択動作に復帰する。
【００１８】また、上記タグ比較結果、タグの一致した
バンクデータと選択バンクデータとが同一の場合は特別
な処理は行わず、このとき、既にＣＰＵ１は次の処理に
移行している。
バンクデータと選択バンクデータとが同一の場合は特別
な処理は行わず、このとき、既にＣＰＵ１は次の処理に
移行している。
【００１９】以上の動作は、キャッシュがヒットした場
合の動作であり、キャッシュがミスした場合の動作は、
従来と同様である。
合の動作であり、キャッシュがミスした場合の動作は、
従来と同様である。
【００２０】次に、以上の動作のタイミングを従来と比
較して示すタイムチャートである図２を参照すると、ま
ず、従来のキャッシュ記憶制御装置のキャッシュアクセ
スタイムＴＣＡ（Ａ）は、タグ比較結果によるバンク決
定時間ＴＢとＣＰＵ１へのデータ送付時間ＴＤとの和と
なる。
較して示すタイムチャートである図２を参照すると、ま
ず、従来のキャッシュ記憶制御装置のキャッシュアクセ
スタイムＴＣＡ（Ａ）は、タグ比較結果によるバンク決
定時間ＴＢとＣＰＵ１へのデータ送付時間ＴＤとの和と
なる。
【００２１】一方、本実施の形態のバンク変更が無い場
合のキャッシュアクセスタイムＴＣＢ（Ｂ）は、ブロッ
クオフセット内でのデータ読出時間ＴＲとＣＰＵ１への
データ送付時間ＴＤとの和となる。図示のように、デー
タ読出時間ＴＲに比較してバンク決定時間ＴＢはかなり
長い。すなわち、本実施の形態では、従来に比較してキ
ャッシュ読出所要時間をバンク決定時間ＴＢとデータ読
出時間ＴＲとの差に相当する時間ＴＥだけ短縮可能とな
る。
合のキャッシュアクセスタイムＴＣＢ（Ｂ）は、ブロッ
クオフセット内でのデータ読出時間ＴＲとＣＰＵ１への
データ送付時間ＴＤとの和となる。図示のように、デー
タ読出時間ＴＲに比較してバンク決定時間ＴＢはかなり
長い。すなわち、本実施の形態では、従来に比較してキ
ャッシュ読出所要時間をバンク決定時間ＴＢとデータ読
出時間ＴＲとの差に相当する時間ＴＥだけ短縮可能とな
る。
【００２２】また、本実施の形態のバンク変更が発生し
た場合のキャッシュアクセスタイムは、従来のバンク決
定時間ＴＢにＣＰＵ１への変更通知時間が加わるので従
来と同等あるいは若干遅くなることが予想されるが、公
知の局所参照性の法則（経験則）を考慮すると、そのよ
うなケースはほとんど無いと考えて問題ない。したがっ
て、処理全体をみた場合のキャッシュ読出の所要時間
は、従来よりも短縮される。
た場合のキャッシュアクセスタイムは、従来のバンク決
定時間ＴＢにＣＰＵ１への変更通知時間が加わるので従
来と同等あるいは若干遅くなることが予想されるが、公
知の局所参照性の法則（経験則）を考慮すると、そのよ
うなケースはほとんど無いと考えて問題ない。したがっ
て、処理全体をみた場合のキャッシュ読出の所要時間
は、従来よりも短縮される。
【００２３】次に本発明の第２の実施の形態を図１と共
通の構成要素には共通の参照文字／数字を付して同様に
ブロックで示す図３を参照すると、この第２の実施の形
態の前述の第１の実施の形態との相違点は、セレクタ制
御回路９の代りに制御選択信号ＳＴの供給に応答してセ
レクタ８の制御方法を切替るセレクタ制御選択回路１０
を備えることである。
通の構成要素には共通の参照文字／数字を付して同様に
ブロックで示す図３を参照すると、この第２の実施の形
態の前述の第１の実施の形態との相違点は、セレクタ制
御回路９の代りに制御選択信号ＳＴの供給に応答してセ
レクタ８の制御方法を切替るセレクタ制御選択回路１０
を備えることである。
【００２４】上述したように、本発明により得られる効
果は、実行対象処理内容に対応するキャッシュアクセス
の振舞いに大きく依存する。すなわち局所参照性の法則
に殆んどしたがわないようなキャッシュアクセスが行わ
れる場合は、かえって従来よりも性能低下する場合が有
る。本実施の形態はこのような問題に対応するためのも
のである。
果は、実行対象処理内容に対応するキャッシュアクセス
の振舞いに大きく依存する。すなわち局所参照性の法則
に殆んどしたがわないようなキャッシュアクセスが行わ
れる場合は、かえって従来よりも性能低下する場合が有
る。本実施の形態はこのような問題に対応するためのも
のである。
【００２５】図３を参照して本実施の形態の動作につい
て説明すると、まず、実行対象処理が通常の処理の場合
はＣＰＵ１は制御選択信号ＳＴによりセレクタ８の選択
バンクが前回のアクセスバンクとするようセレクタ制御
選択回路１０を設定し、第１の実施の形態と同一の動作
を行う。次に、実行対象処理が局所参照性の法則から著
しく逸脱するような処理の場合は、ＣＰＵ１は制御選択
信号ＳＴによりタグ比較結果を用いて選択バンクを決定
するようにセレクタ制御選択回路１０を設定し、従来と
同様の動作を行う。これにより、どのような場合でも従
来よりも性能低下することがなくなり、キャッシュ読出
の所要時間をさらに短縮することができる。
て説明すると、まず、実行対象処理が通常の処理の場合
はＣＰＵ１は制御選択信号ＳＴによりセレクタ８の選択
バンクが前回のアクセスバンクとするようセレクタ制御
選択回路１０を設定し、第１の実施の形態と同一の動作
を行う。次に、実行対象処理が局所参照性の法則から著
しく逸脱するような処理の場合は、ＣＰＵ１は制御選択
信号ＳＴによりタグ比較結果を用いて選択バンクを決定
するようにセレクタ制御選択回路１０を設定し、従来と
同様の動作を行う。これにより、どのような場合でも従
来よりも性能低下することがなくなり、キャッシュ読出
の所要時間をさらに短縮することができる。
【００２６】
【発明の効果】以上説明したように、本発明のキャッシ
ュ記憶制御装置は、前アクセス時の選択バンクデータを
引続き選択バンクデータとして選択するようにセレクタ
を設定しその後供給を受けた方のバンク選択信号対応の
バンクデータが上記選択バンクデータと異る場合には上
記セレクタの設定を切替るセレクタ制御回路を備えるこ
とにより、タグ比較結果によるセレクタ設定時間が殆ど
不要となるためキャッシュ読出所要時間を大幅な短縮が
可能となるという効果がある。
ュ記憶制御装置は、前アクセス時の選択バンクデータを
引続き選択バンクデータとして選択するようにセレクタ
を設定しその後供給を受けた方のバンク選択信号対応の
バンクデータが上記選択バンクデータと異る場合には上
記セレクタの設定を切替るセレクタ制御回路を備えるこ
とにより、タグ比較結果によるセレクタ設定時間が殆ど
不要となるためキャッシュ読出所要時間を大幅な短縮が
可能となるという効果がある。
【図１】本発明のキャッシュ記憶制御装置の第１の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図２】本実施の形態と従来のキャッシュ記憶制御装置
の各々のキャッシュアクセス時間を比較して示すタイム
特性比較図である。
の各々のキャッシュアクセス時間を比較して示すタイム
特性比較図である。
【図３】本発明のキャッシュ記憶制御装置の第２の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図４】従来のキャッシュ記憶制御装置の一例を示すブ
ロック図である。
ロック図である。
１ ＣＰＵ ２ キャッシュ ３ 主記憶 ４ ０バンク ５ １バンク ６，７ 比較器 ８ セレクタ ９ セレクタ制御回路 １０ セレクタ制御選択回路 ４１，５１ アクセスデータ
Claims (3)
- 【請求項１】 それぞれ１セットを構成する第１，第２
のバンクと、アドレス信号のタグであるアドレスタグ部
と前記第１のバンクの第１のアクセスデータの第１のタ
グ部とを比較し一致に応答して第１のバンク選択信号を
出力する第１の比較器と、前記アドレスタグ部と前記第
２のバンクの第２のアクセスデータの第２のタグ部とを
比較し一致に応答して第２のバンク選択信号を出力する
第２の比較器と、前記第１，第２のアクセスデータの各
々の第１，第２のバンクデータ部のいずれか一方を選択
して選択バンクデータをＣＰＵに供給するセレクタとを
備えるキャッシュ記憶制御装置において、 前記第１，第２のバンクデータのうちの前のアクセス時
の選択バンクデータを引続き前記選択バンクデータとし
て選択するように前記セレクタを設定しその後供給を受
けた前記第１，第２のバンク選択信号のいずれか一方に
対応するバンクデータが前記選択バンクデータと異る場
合には前記セレクタの設定を切替るセレクタ制御回路を
備えることを特徴とするキャッシュ記憶制御装置。 - 【請求項２】 前記セレクタ制御回路が、前記セレクタ
の設定を切替たときこの切替情報を前記ＣＰＵに供給す
ることを特徴とする請求項１記載のキャッシュ記憶制御
装置。 - 【請求項３】 前記セレクタ制御回路が、前記ＣＰＵか
らの予め定めた条件に対応して発生する制御選択信号の
供給に応答して前記セレクタを前記第１，第２のバンク
データのうちの前のアクセス時の選択バンクデータを引
続き前記選択バンクデータとして選択するよう設定する
第１の設定と、 前記第１，第２のバンク選択信号のいずれか一方の供給
に応答して前記選択バンクデータを選択するよう設定す
る第２の設定とのいずれか一方を選択することを特徴と
する請求項１記載のキャッシュ記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238011A JPH0981457A (ja) | 1995-09-18 | 1995-09-18 | キャッシュ記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238011A JPH0981457A (ja) | 1995-09-18 | 1995-09-18 | キャッシュ記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981457A true JPH0981457A (ja) | 1997-03-28 |
Family
ID=17023827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238011A Pending JPH0981457A (ja) | 1995-09-18 | 1995-09-18 | キャッシュ記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0981457A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156352A (ja) * | 1988-12-09 | 1990-06-15 | Hitachi Ltd | キャッシュメモリ |
| JPH02245949A (ja) * | 1989-02-15 | 1990-10-01 | Internatl Business Mach Corp <Ibm> | アドレス変換装置及び方法 |
| JPH04252343A (ja) * | 1991-01-29 | 1992-09-08 | Matsushita Electric Ind Co Ltd | キャッシュメモリ装置 |
| JPH05120135A (ja) * | 1991-10-25 | 1993-05-18 | Oki Electric Ind Co Ltd | キヤツシユ制御方式 |
| JPH05120142A (ja) * | 1991-10-30 | 1993-05-18 | Sanyo Electric Co Ltd | キヤツシユメモリの制御装置 |
| JPH0619794A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | データのセット位置の予測装置 |
-
1995
- 1995-09-18 JP JP7238011A patent/JPH0981457A/ja active Pending
Patent Citations (6)
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|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |