JPH10275129A

JPH10275129A - バス接続装置

Info

Publication number: JPH10275129A
Application number: JP9078640A
Authority: JP
Inventors: Takashi Hoshino; 隆星野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-13
Anticipated expiration: 2017-03-28
Also published as: JP3296240B2

Abstract

(57)【要約】【課題】論理アドレスがバス接続装置内のＴＬＢにヒ
ットしなかった場合の処理時間を短縮させる。【解決手段】処理装置２００はＤＭＡ命令発行トラン
ザクションを発行すると、バス接続装置１００は内蔵す
るＴＬＢを索引する。バス接続装置１００は、入出力制
御装置５００にＤＭＡ起動トランザクションを発行する
と同時に、もしＴＬＢミスであればメモリ制御装置４０
０にその旨を通知する。これにより、メモリ３００内の
アドレス変換テーブルがアクセスされ、入出力制御装置
５００からバス接続装置１００にＤＭＡ転送トランザク
ションが発行された時にはＴＬＢに該当エントリが格納
された状態となる。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、バス接続装置に関
し、特にトランスレーション・ルックアサイド・バッフ
ァ（ＴＬＢ）を含むバス接続装置に関する。

【０００１】

【従来の技術】バス接続装置に接続された入出力バスよ
りダイレクトメモリアクセス（ＤＭＡ）処理を行うシス
テムにおいて、バス接続装置にＤＭＡ用のトランスレー
ション・ルックアサイド・バッファ（ＴＬＢ）が含まれ
ている場合、処理装置はメモリへのＤＭＡ処理を即座に
起動することができる。ここで、ＴＬＢとはアドレス変
換用の論理アドレス及び物理アドレスの対を格納するメ
モリであり、アドレス変換テーブルに対するキャッシュ
メモリの役割を有するものである。また、ＤＭＡ処理と
は、処理装置を介さず入出力制御装置とメモリとの間で
直接データ転送を行うことをいう。従って、論理アドレ
スから物理アドレスへの変換処理を省くことができ、Ｄ
ＭＡ処理性能も向上する。しかしながら、起動されたＤ
ＭＡ処理がバス接続装置内のＴＬＢにヒットすれば直ち
にＤＭＡ処理が開始されるが、もしミスならばメモリ上
のアドレス変換テーブルから該当するエントリデータを
読み出してＴＬＢにセットしなければその後の処理を進
めることができない。

【０００２】

【発明が解決しようとする課題】上述の従来技術では、
バス接続装置が有するＴＬＢのエントリ数には必ず物理
的限界が存在するため、ＤＭＡ処理時に論理ＤＭＡアド
レスに一致するエントリが存在しない場合には、ＴＬＢ
ミス処理としてメモリから該当エントリのデータを取得
してＴＬＢにセットする必要が生じる。この場合、ＤＭ
Ａ処理が開始されて入出力バスを介して入出力制御装置
からバス接続装置に対してＤＭＡ処理の起動がかかって
初めて論理アドレスがＴＬＢにヒットするか否かを判定
しているために、ＴＬＢミス時のオーバーヘッド時間す
べてがミス時の処理時間に計上されてしまう。

【０００３】本発明の目的は、プロセッサが論理アドレ
スによるＤＭＡ処理の開始を指示してから、バス接続装
置がＤＭＡ命令を受け取り、メモリへメモリアクセスを
発行するまでの処理時間において、論理アドレスがバス
接続装置内のＴＬＢにヒットしなかった場合の処理時間
を短縮させることにある。そして、これにより、システ
ム全体の性能を向上させて高速化を図ることを目的とす
る。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に本発明のバス接続装置は、ＴＬＢを含み、第１のバス
と第２のバスとを接続し、前記第１のバスにＤＭＡ命令
が発行されると前記第２のバスにおいて前記ＤＭＡ命令
に対応するＤＭＡ転送が発行されるのを待つことなく前
記ＤＭＡ命令に含まれる論理アドレスについて前記ＴＬ
Ｂを索引する。

【０００５】また、本発明の他のバス接続装置におい
て、前記ＴＬＢの索引の結果、前記論理アドレスが前記
ＴＬＢに含まれている場合には当該エントリを読み出
し、前記論理アドレスが前記ＴＬＢに含まれていない場
合にはアドレス変換テーブルから該当するエントリを読
み出す。

【０００６】また、本発明のバス接続装置は、第１のバ
スと第２のバスとを接続し、論理アドレスから物理アド
レスへの変換を行うＴＬＢと、前記第１のバスにＤＭＡ
命令が発行されると当該ＤＭＡ命令に含まれる論理アド
レスについて前記ＴＬＢを索引する索引手段と、この索
引手段において前記ＤＭＡ命令に含まれる論理アドレス
が前記ＴＬＢに含まれていないと判断した場合にアドレ
ス変換テーブルから該当するエントリを読み出して前記
ＴＬＢに格納する手段と、前記ＤＭＡ命令に応答して前
記第２のバスにＤＭＡ起動をかける起動手段とを含む。

【０００７】また、本発明の他のバス接続装置は、前記
ＤＭＡ起動に対応したＤＭＡ転送が前記第２のバスに発
行されると当該ＤＭＡ転送に含まれる論理アドレスにつ
いて前記ＴＬＢを索引する第２の索引手段を含み、前記
第１の索引手段は前記ＤＭＡ起動に対応したＤＭＡ転送
が前記第２のバスに発行されるのを待つことなく前記Ｔ
ＬＢの索引を開始する。

【０００８】また、本発明の情報処理システムは、第１
のバスと第２のバスとがバス接続装置により接続された
情報処理システムであって、前記第１のバスは、処理装
置とメモリとを接続し、前記バス接続装置は、論理アド
レスから物理アドレスへの変換を行うＴＬＢと、前記処
理装置が前記第１のバスにＤＭＡ命令を発行すると当該
ＤＭＡ命令に含まれる論理アドレスについて前記ＴＬＢ
を索引する索引手段と、この索引手段において前記ＤＭ
Ａ命令に含まれる論理アドレスが前記ＴＬＢに含まれて
いないと判断した場合に前記メモリから該当するエント
リを読み出して前記ＴＬＢに格納する手段と、前記ＤＭ
Ａ命令に応答して前記第２のバスにＤＭＡ起動をかける
起動手段とを含み、前記第２のバスは、前記起動手段に
よるＤＭＡ起動に応答してＤＭＡ転送を発行する入出力
装置を接続する。

【０００９】また、本発明の他の情報処理システムにお
いて、前記バス接続装置は、前記入出力装置が前記ＤＭ
Ａ転送を前記第２のバスに発行すると当該ＤＭＡ転送に
含まれる論理アドレスについて前記ＴＬＢを索引する第
２の索引手段をさらに含み、前記第１の索引手段は、前
記入出力装置が前記ＤＭＡ転送を前記第２のバスに発行
されるのを待つことなく前記ＴＬＢの索引を開始する。

【００１０】また、本発明のＤＭＡ転送方法は、ＴＬＢ
を含むバス接続装置が第１のバスと第２のバスとを接続
する情報処理システムにおいて、前記第１のバスにＤＭ
Ａ命令が発行されるステップと、前記第１のバスに前記
ＤＭＡ命令が発行されると前記第２のバスにＤＭＡ起動
を発行するのと同時に前記ＤＭＡ命令に含まれる論理ア
ドレスについて前記ＴＬＢを索引するステップと、前記
ＴＬＢの索引において前記論理アドレスが前記ＴＬＢに
含まれていない場合にはアドレス変換テーブルから該当
するエントリを読み出して前記ＴＬＢに格納するステッ
プと、前記第２のバスにおいて前記ＤＭＡ命令に対応す
るＤＭＡ転送が発行されると当該ＤＭＡ転送について前
記ＴＬＢを索引するステップとを含む。

【００１１】

【発明の実施の形態】次に本発明のバス接続装置の実施
の形態について図面を参照して詳細に説明する。

【００１２】図１を参照すると、本発明の実施の形態で
は、バス接続装置１００がシステムバス６００と入出力
バス７００とを接続して情報処理システムを構成する。
システムバス６００には、各種命令を発行する処理装置
２００と、メモリ制御装置４００とが接続されている。
メモリ制御装置４００にはさらにメモリ３００が接続さ
れている。入出力バス７００には、入出力制御装置５０
０が接続されている。

【００１３】また、バス接続装置１００は、さらにＴＬ
Ｂヒットミス応答線８００によってメモリ制御装置４０
０に接続している。

【００１４】処理装置２００は、システムバス６００上
にＤＭＡ命令を発行する。このＤＭＡ命令発行のための
トランザクションをＤＭＡ命令発行トランザクションと
いう。ここで、ＤＭＡ命令は、入出力制御装置５００に
対してＤＭＡ処理の起動を指示するＤＭＡ起動指示フィ
ールドと、ＤＭＡ処理によって使用される論理アドレス
を指定する論理アドレスフィールドとを含む。さらに、
ＤＭＡ起動指示フィールドには、特定の入出力制御装置
５００を指定するための入出力バスアドレス情報や、Ｄ
ＭＡ処理がリードかライトかを示すアクセス種別等が含
まれる。また、論理アドレスフィールドは、バス接続装
置１００がＴＬＢヒット／ミスの判定に用いる他に、入
出力制御装置５００にも伝達される。

【００１５】なお、ＤＭＡ命令は単一のトランザクショ
ンとして構成されてもよく、また複数のトランザクショ
ンにより一連の処理を構成するようにしてもよい。

【００１６】バス接続装置１００は、システムバス６０
０上のＤＭＡ命令を受信し、内部のＴＬＢによって論理
アドレスのヒット／ミス判定を行って、その結果をＴＬ
Ｂヒット／ミス応答線８００によってメモリ制御装置４
００に通知する。また、バス接続装置１００は、ＤＭＡ
命令を解析および変換して入出力バス７００上にＤＭＡ
起動トランザクションを発行する。また、バス接続装置
１００は、システムバス６００上のＴＬＢ格納トランザ
クションを受信し、これにより内部のＴＬＢを更新す
る。

【００１７】ここで、ＴＬＢ格納トランザクションは、
具体的には論理アドレスと物理アドレスとが対となった
ＴＬＢエントリ情報を転送するためのトランザクション
である。但し、他の方法として、ＴＬＢミスした時に、
バス接続装置が内部の保持手段によりミスした論理アド
レスを保持しておくこととすれば、ＴＬＢ格納トランザ
クションとしては物理アドレス情報のみを転送するよう
にしてもよい。

【００１８】また、バス接続装置１００は、入出力バス
６００上のＤＭＡ転送トランザクションを受信し、内部
のＴＬＢによって論理アドレスのヒット／ミス判定を行
い、ヒットならばＤＭＡ処理を続行し、ミスならばＴＬ
Ｂデータ転送トランザクションによりＴＬＢが更新され
るのまで処理を停止する。あるいは他の方法として、ミ
スならば処理を中断して入出力制御装置にＤＭＡ転送ト
ランザクションをリトライするよう応答するようにして
もよい。

【００１９】メモリ制御装置４００は、システムバス６
００上のＤＭＡ命令発行トランザクションとＴＬＢヒッ
ト／ミス応答線８００とを監視する。ＤＭＡ命令に対応
するＴＬＢヒット／ミス応答がミスならば、そのＤＭＡ
命令に含まれる論理アドレス情報よりアドレス変換テー
ブル上の該当するエントリアドレスを生成し、該当エン
トリのデータを読み出してＴＬＢ格納トランザクション
としてシステムバス６００上に発行する。

【００２０】メモリ３００は、メモリ制御装置４００か
らのアクセスを受け取り、データを記憶したり読み出し
たりする。

【００２１】入出力制御装置５００は、入出力バス７０
０上のＤＭＡ起動トランザクションを受信し、これに応
答してＤＭＡ転送トランザクションを入出力バス７００
へ発行する。

【００２２】システムバス６００は、ＤＭＡ命令発行ト
ランザクションやＴＬＢ格納トランザクションなどの通
信を行うためのバスである。

【００２３】入出力バス７００は、ＤＭＡ起動トランザ
クションやＤＭＡ転送トランザクションなどの通信を行
うためのバスである。

【００２４】ＴＬＢヒット／ミス応答線８００は、バス
接続装置１００がＤＭＡ命令を受信した時に、ＤＭＡ命
令に含まれる論理アドレスの値がバス接続装置内のＴＬ
Ｂにヒットしたか否かをメモリ制御装置４００に通知す
るための専用線である。

【００２５】図２を参照すると、バス接続装置１００
は、論理アドレスと物理アドレスの対を格納するＴＬＢ
１１０と、システムバス６００上のＤＭＡ命令に含まれ
ている論理アドレスフィールドの値を保持するシステム
バス論理アドレスレジスタ１２０と、システムバス論理
アドレスレジスタ１２０の値とＴＬＢ１１０から読み出
した値との一致を検出する比較器１４０と、入出力バス
７００上のＤＭＡ転送トランザクションに含まれている
論理アドレスフィールドの値を保持する入出力バス論理
アドレスレジスタ１３０と、入出力バス論理アドレスレ
ジスタ１３０の値とＴＬＢ１１０から読み出した値との
一致を検出する比較器１５０と、比較器１５０の結果に
基づきＴＬＢ１１０の出力を選択する選択器１７０と、
システムバス６００上のＴＬＢ格納トランザクションに
含まれている物理アドレスを保持する物理アドレスレジ
スタ１６０とを含んでいる。

【００２６】このバス接続装置１００では、システムバ
ス６００上のＤＭＡ命令発行トランザクションを受信す
ると、ＤＭＡ命令内の論理アドレスフィールドの値をシ
ステムバス論理アドレスレジスタ１２０に保持する。こ
のシステムバス論理アドレスレジスタ１２０に保持され
た論理アドレスは、比較器１４０によってＴＬＢ１１０
の全てのエントリと比較される。この比較結果は、ＴＬ
Ｂヒット／ミス応答線８００によりメモリ制御装置４０
０へ通知される。また、バス接続装置１００は、入出力
バス７００上のＤＭＡ転送トランザクションを受信する
と、ＤＭＡ転送トランザクション中の論理アドレスを入
出力バス論理アドレスレジスタ１３０に保持する。この
入出力バス論理アドレスレジスタ１３０に保持された論
理アドレスは、比較器１５０によってＴＬＢ１１０の全
てのエントリと比較される。この比較結果により、ヒッ
トならば処理を継続し、ミスならばＴＬＢ１１０に該当
エントリが書き込まれるまで処理を待機する。

【００２７】また、バス接続装置１００は、システムバ
ス６００上のＴＬＢ格納トランザクションを受信すると
新たなエントリデータをＴＬＢ１１０に格納する。

【００２８】ＴＬＢ１１０は、例えば、各エントリにお
いて、論理アドレス値を格納するタグ部と、物理アドレ
スを格納するデータ部との対を格納するように構成され
る。この場合、タグ部がヒット／ミス判定に用いられ、
データ部は入出力バス７００からのＤＭＡ転送トランザ
クションがヒットした後のＤＭＡ処理に用いられる。ま
た、システムバス６００からのＤＭＡ命令がＴＬＢミス
した時には、新しいＴＬＢエントリデータがシステムバ
ス６００のＴＬＢ格納トランザクションにより送られて
くるので、例えばＬＲＵ（Least Recently Used）など
のアルゴリズムを用いて新たなエントリデータを格納す
べきＴＬＢエントリを決定する。また、新たなエントリ
データのタグ部の値としては、ミスした時のシステムバ
ス論理アドレスレジスタ１２０に保持されている値が格
納されるように構成することができる。

【００２９】図３を参照すると、メモリ制御装置４００
は、システムバス６００上のＤＭＡ命令に含まれている
論理アドレスを保持するシステムバス論理アドレスレジ
スタ４２０と、アドレス変換テーブルのベースアドレス
を保持するベースアドレスレジスタ４３０と、システム
バス論理アドレスレジスタ４２０の保持する値とベース
アドレスレジスタ４３０の保持する値とを加算する加算
器４４０と、メモリ３００から受け取った物理アドレス
を保持する物理アドレスレジスタ４５０と、バス接続装
置１００からヒット／ミス応答８００を受け取りメモリ
３００へのアクセスを制御するアクセス制御回路４１０
とを含んでいる。

【００３０】メモリ制御装置４００は、システムバス６
００上のＤＭＡ命令と、ＴＬＢヒット／ミス応答線８０
０とを常に監視している。システムバス６００にＤＭＡ
命令が発行されると、そのＤＭＡ命令に含まれている論
理アドレスがシステムバス論理アドレスレジスタ４２０
に保持される。その後バス接続装置１００からヒットミ
スであることが信号線８００により通知されると、アク
セス制御回路４１０は加算器４４０の結果をメモリ３０
０に出力させる。そして、メモリ３００より対応する物
理アドレスが出力されると、アクセス制御回路４１０は
物理アドレスレジスタ４５０にその物理アドレスを保持
させる。この物理アドレスはＴＬＢ格納トランザクショ
ンの一部として、システムバス６００を介してバス接続
装置１００内の物理アドレスレジスタ１６０に転送され
る。

【００３１】なお、ベースアドレスレジスタ４３０は、
例えばシステムバス上のトランザクションを用いて、処
理装置２００からの読出しや更新が出来るようになって
いることが望ましい。

【００３２】次に、本発明のバス接続装置の実施の形態
の動作について図面を参照して説明する。

【００３３】図４及び図５を参照すると、本発明の実施
の形態における各要素間の関係は、次のようになる。な
お、図４では、各要素間の物理的信号線は全て省略して
いる。まず、Ｔ１ステップとして、処理装置２００がＤ
ＭＡ命令発行トランザクションを発行すると、これはバ
ス接続装置１００及びメモリ制御装置４００に受け取ら
れる。これにより、メモリ制御装置４００は、ＤＭＡ命
令内の論理アドレスをシステムバス論理アドレスレジス
タ４２０に保持する。また、バス接続装置１００は、Ｄ
ＭＡ命令内の論理アドレスをシステムバス論理アドレス
レジスタ１２０に保持する。

【００３４】Ｔ２ステップとして、バス接続装置１００
はＴＬＢ１１０のヒット／ミスを判定して、その結果を
ヒット／ミス応答としてメモリ制御装置４００に報告す
る。この例ではＴＬＢ１１０にミスしたものと仮定す
る。これにより、メモリ３００のアドレス変換テーブル
の該当エントリが読み出される。また、バス接続装置１
００は、ＤＭＡ起動トランザクションを入出力制御装置
５００に発行する。

【００３５】Ｔ３ステップとして、メモリ制御装置４０
０は、メモリ３００から読み出したエントリデータ、す
なわち絶対アドレス、をＴＬＢ格納トランザクションと
してバス接続装置１００に出力する。一方、入出力制御
装置５００は、ＤＭＡ転送トランザクションをバス接続
装置１００に出力する。

【００３６】この動作例からもわかるように、従来は入
出力制御装置からのＤＭＡ転送トランザクションを受け
取った後でバス接続装置内のＴＬＢを索引していたもの
を、この実施の形態では処理装置２００からＤＭＡ命令
発行トランザクションを受け取ると即座に索引すること
により、ＴＬＢ格納トランザクションを前倒しして処理
することができ、ＴＬＢミス時のシステム全体の処理を
高速化できる。

【００３７】

【発明の効果】以上の説明で明らかなように、本発明に
よると、処理装置からＤＭＡ命令発行トランザクション
が発行された時点でバス接続装置内のＴＬＢを索引する
ことにより、ＴＬＢミス時であっても入出力制御装置か
らＤＭＡ転送トランザクションが発行された時には既に
必要なアドレス変換対がＴＬＢに格納された状態にする
ことができ、ＴＬＢミス時のシステム全体の処理を高速
化できる。

【図面の簡単な説明】

【図１】本発明のバス接続装置を含む情報処理システム
の全体図である。

【図２】本発明のバス接続装置の実施の形態のブロック
図を示す図である。

【図３】本発明の実施の形態におけるメモリ制御装置の
ブロック図を示す図である。

【図４】本発明の実施の形態における動作を説明するた
めの図である。

【図５】本発明の実施の形態における動作タイミングを
示す図である。

【符号の説明】

１００バス接続装置１１０ＴＬＢ１２０，４２０システムバス論理アドレスレジスタ１３０入出力バス論理アドレスレジスタ１４０，１５０比較器１６０，４５０物理アドレスレジスタ１７０選択器２００処理装置３００メモリ４００メモリ制御装置４１０アクセス制御回路４３０アドレス変換バッファベースアドレスレジスタ５００入出力制御装置６００システムバス７００入出力バス

Claims

【特許請求の範囲】

【請求項１】ＴＬＢを含み第１のバスと第２のバスと
を接続するバス接続装置において、前記第１のバスにＤ
ＭＡ命令が発行されると前記第２のバスにおいて前記Ｄ
ＭＡ命令に対応するＤＭＡ転送が発行されるのを待つこ
となく前記ＤＭＡ命令に含まれる論理アドレスについて
前記ＴＬＢを索引することを特徴とするバス接続装置。
【請求項２】前記ＴＬＢの索引の結果、前記論理アド
レスが前記ＴＬＢに含まれている場合には当該エントリ
を読み出し、前記論理アドレスが前記ＴＬＢに含まれて
いない場合にはアドレス変換テーブルから該当するエン
トリを読み出すことを特徴とする請求項１記載のバス接
続装置。
【請求項３】第１のバスと第２のバスとを接続するバ
ス接続装置において、論理アドレスから物理アドレスへの変換を行うＴＬＢ
と、前記第１のバスにＤＭＡ命令が発行されると当該ＤＭＡ
命令に含まれる論理アドレスについて前記ＴＬＢを索引
する索引手段と、この索引手段において前記ＤＭＡ命令に含まれる論理ア
ドレスが前記ＴＬＢに含まれていないと判断した場合に
アドレス変換テーブルから該当するエントリを読み出し
て前記ＴＬＢに格納する手段と、前記ＤＭＡ命令に応答して前記第２のバスにＤＭＡ起動
をかける起動手段とを含むことを特徴とするバス接続装
置。
【請求項４】前記ＤＭＡ起動に対応したＤＭＡ転送が
前記第２のバスに発行されると当該ＤＭＡ転送に含まれ
る論理アドレスについて前記ＴＬＢを索引する第２の索
引手段を含み、前記第１の索引手段は、前記ＤＭＡ起動に対応したＤＭ
Ａ転送が前記第２のバスに発行されるのを待つことなく
前記ＴＬＢの索引を開始することを特徴とする請求項３
記載のバス接続装置。
【請求項５】第１のバスと第２のバスとがバス接続装
置により接続された情報処理システムにおいて、前記第１のバスは、処理装置とメモリとを接続し、前記バス接続装置は、論理アドレスから物理アドレスへ
の変換を行うＴＬＢと、前記処理装置が前記第１のバス
にＤＭＡ命令を発行すると当該ＤＭＡ命令に含まれる論
理アドレスについて前記ＴＬＢを索引する索引手段と、
この索引手段において前記ＤＭＡ命令に含まれる論理ア
ドレスが前記ＴＬＢに含まれていないと判断した場合に
前記メモリから該当するエントリを読み出して前記ＴＬ
Ｂに格納する手段と、前記ＤＭＡ命令に応答して前記第
２のバスにＤＭＡ起動をかける起動手段とを含み、前記第２のバスは、前記起動手段によるＤＭＡ起動に応
答してＤＭＡ転送を発行する入出力装置を接続すること
を特徴とする情報処理システム。
【請求項６】前記バス接続装置は、前記入出力装置が
前記ＤＭＡ転送を前記第２のバスに発行すると当該ＤＭ
Ａ転送に含まれる論理アドレスについて前記ＴＬＢを索
引する第２の索引手段をさらに含み、前記第１の索引手段は、前記入出力装置が前記ＤＭＡ転
送を前記第２のバスに発行されるのを待つことなく前記
ＴＬＢの索引を開始することを特徴とする請求項５記載
の情報処理システム。
【請求項７】ＴＬＢを含むバス接続装置が第１のバス
と第２のバスとを接続する情報処理システムにおいて、前記第１のバスにＤＭＡ命令が発行されるステップと、前記第１のバスに前記ＤＭＡ命令が発行されると前記第
２のバスにＤＭＡ起動を発行するのと同時に前記ＤＭＡ
命令に含まれる論理アドレスについて前記ＴＬＢを索引
するステップと、前記ＴＬＢの索引において前記論理アドレスが前記ＴＬ
Ｂに含まれていない場合にはアドレス変換テーブルから
該当するエントリを読み出して前記ＴＬＢに格納するス
テップと、前記第２のバスにおいて前記ＤＭＡ命令に対応するＤＭ
Ａ転送が発行されると当該ＤＭＡ転送について前記ＴＬ
Ｂを索引するステップとを含むことを特徴とするＤＭＡ
転送方法。